JP2008172006A5 - - Google Patents

Claims (11)

1. 第２半導体基板の表面層に選択的に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、を備えたことを特徴とする半導体装置。
2. 第２半導体基板の表面層に選択的に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第１導電型の第３半導体領域と、該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、を備えたことを特徴とする半導体装置。
3. 前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された導電膜を有することを特徴とする請求項２に記載の半導体装置。
4. 前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続される第３ゲート電極を有することを特徴とする請求項１に記載の半導体装置。
5. 前記第２トレンチの前記第２半導体領域側の側壁に絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続される第２ゲート電極を有することを特徴とする請求項２または３のいずれか一つに記載の半導体装置。
6. 前記第１トレンチおよび第２トレンチの底部に形成され、前記第２半導体領域および前記第３半導体領域に接する第６半導体領域を有することを特徴とする請求項１または４のいずれか一つに記載された半導体装置。
7. 第２導電型の半導体基板の表面層に選択的に形成された第１導電型の第１半導体領域と、
   前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、
   前記第１トレンチを囲むように形成された平面形状が閉ループ状の第２トレンチと、
   前記第１トレンチと前記第２トレンチとの間の前記第１半導体領域の表面層に形成された前記第１トレンチおよび前記第２トレンチよりも深さが浅い第２導電型の第２半導体領域と、
   前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、
   該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、
   前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、
   前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、
   前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、
   前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、
   前記第１のトレンチと第２のトレンチに挟まれた領域の前記半導体基板の表面上に配置される前記第１ゲート電極と接する第１ゲート配線と、
   前記第１のトレンチに囲まれた領域の前記半導体基板の表面上に配置される前記第２ゲート電極と接する第２ゲート配線と、
   を備えたことを特徴とする半導体装置。
8. 前記第１トレンチは、複数の互いに平行に形成された直線部と、前記複数の直線部において互いに隣接する前記直線部を接続する円弧状部と、からなる蛇行箇所を有し、
   前記円弧状部において、前記第１ゲート電極と前記第１ゲート配線とが接し、前記円弧状部において、前記第２ゲート電極と前記第２ゲート配線が接していることを特徴とする請求項７に記載の半導体装置。
9. 前記円弧状部の円弧の外側に位置する前記第１トレンチの側壁が前記第２半導体領域に突出する第１突出部を有し、該第１突出部において、前記第１ゲート電極と前記第１ゲート配線とが接し、前記円弧状部の円弧の外側に位置する前記第１トレンチの側壁が前記第３半導体領域に突出する第２突出部を有し、該第２突出部において、前記第２ゲート電極と前記第２ゲート配線が接していることを特徴とする請求項８に記載の半導体装置。
10. 前記第４半導体領域および前記第５半導体領域は、前記直線部に挟まれた領域にのみ配置されることを特徴とする請求項８または９に記載の半導体装置。
11. 第２導電型の半導体基板の表面層に選択的に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域の表面層に形成された平面形状が閉ループ状の第１トレンチと、
    前記第１トレンチを囲む前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第２半導体領域と、
    前記第１トレンチにより囲まれた前記第１半導体領域の表面層に形成された前記第１トレンチよりも深さが浅い第２導電型の第３半導体領域と、
    該第３半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第４半導体領域と、前記第２半導体領域の表面層に前記第１トレンチに接して形成された第１導電型の第５半導体領域と、
    前記第１トレンチの前記第５半導体領域側の側壁に絶縁膜を介して形成された第１ゲート電極と、
    前記第１トレンチの前記第４半導体領域側の側壁に絶縁膜を介して形成された第２ゲート電極と、
    前記第３半導体領域と前記第４半導体領域とに電気的に接続される第１主電極と、
    前記第２半導体領域と前記第５半導体領域とに電気的に接続される第２主電極と、
    前記第１のトレンチを囲む領域の前記半導体基板の表面上に配置される前記第１ゲート電極と接する第１ゲート配線と、
    前記第１のトレンチに囲まれた領域の前記半導体基板の表面上に配置される前記第２ゲート電極と接する第２ゲート配線と、
    を備えたことを特徴とする半導体装置。