JP2008171540A - 集積回路の性能制御 - Google Patents

Abstract

【課題】集積回路の性能を制御する方法を提供する。
【解決手段】検査回路素子及び１つ以上の追加的な回路素子を備える集積回路が提供される。性能制御パラメータの様々な設定における検査回路素子の性能が決定される。その性能制御パラメータは、その場合に、１つ以上の追加的な回路素子の全体にわたって適用される。集積回路は、メモリバンクを備え得ると共に、性能制御パラメータは、一般的に、センス増幅器タイミング、ディレイライン長、または、動作電圧、動作クロック周波数、及び回路タイミング値のような他のパラメータであり得る。
【選択図】図１

Description

本発明は、集積回路の分野に関連する。更に特に、本発明は、例えばクロック周波数、供給電圧、回路タイミング等の制御のような、集積回路の性能の制御に関連する。

メモリ回路のような集積回路が設計されるとき、その集積回路の様々な性能パラメータは、一般的に設計者によって選択される必要がある。メモリ回路の場合は、それらの設計者は、例えばセンス増幅器のタイミングのようなパラメータを設定するために、設計段階の間、様々なマージン設定（margining：）手法を使用する。プロセス（process）技術が更に小さな幾何学的形状に段階的に進むので、集積回路の異なる実例の間の変化は、更に大きくなり、全ての範囲のプロセスの電圧−温度パラメータにわたって最悪の場合のビットセル等の正しい動作を保証するために、これらの設計マージンはますます大きくなると共に、たとえ、実際には特定の集積回路が、はるかに高い性能が可能であろうとも、集積回路における極限を抑制する性能を与える。プロセスの変動の増加に対応するためのこれらの大きなマージンは、周波数性能の損失、増加した電力消費、及び／または他の性能減少に帰着する。メモリ回路の中のセンス増幅器の例の場合、センス増幅器に関するタイミングは、最悪の場合のビットセル性能に対して選択され、従って、全てのセンス増幅器は、更に高い性能が可能である集積回路メモリの特別な場合に関係なく、その最悪の場合のタイミングによって時刻を決められる。

いくつかの以前の提案は、著しく生産高を低下させずに実践と同じくらい設計マージンを減少させることによって、これらの問題を緩和しようと試みるために、設計段階における統計的シミュレーションを採用した。しかしながら、種々の製造環境に対する適切な統計の標準偏差データを得ることは困難であり、これらの提案を実行不可能なものにする。更に、異なる故障メカニズムは、基本的に異なる統計的分布を持つ傾向があるであろうと共に、全ての故障メカニズムを説明することになるエラーの単一の共通の統計的分布は存在しない。更に、更に良いマージンを獲得するために、統計的情報をマージン設定（margining）手法に統合するための容易で、一般的に受け入れられた方法論は存在しない。

１つの特徴から見ると、本発明は、検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能を検査する段階と、前記検査結果に基づいて、前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定する段階と、動作段階の間、少なくとも前記１つ以上の追加的な回路素子を、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作させる段階とを含み、前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有することを特徴とする集積回路を制御する方法を提供する。

本発明は、その場合に（検査回路素子に適合しているそれらのパラメータによって性能における変化を有する）１つ以上の追加的な回路素子に関連して使用され得る適切な１つ以上のプログラム可能な性能制御パラメータを決定するために、代表的な検査回路素子の検査を実行することによって、集積回路の個々の性能が、現実の能力に調整され得ると共に、それにもかかわらず、検査と性能制御パラメータのプログラム可能な制御に関連付けられたオーバーヘッドは、低い状態に保持され得るということを認識する。技術は、多くの集積回路において、集積回路の至る所で同一もしくは同様の形式で繰り返される多数の回路素子が存在すると共に、特別な制御パラメータに基づいてどのようにそれらが性能において変化するかに関して、回路素子が共通の特性を共有することになるということを認識する。従って、そのパラメータに関する最も適切な設定は、検査回路素子に関して規定され得ると共に、その場合に、最悪の場合のマージン設定（margining）が有利に削減されることを可能にする、ある意味では高い程度の有効性を有する追加的な回路素子の全体にわたって適用され得る。

検査回路素子、及び１つ以上の追加的な回路素子が同じである必要がないと同時に、その技術は、これらの素子が実質的に同じである状況においては、更に容易に適用できる。

共通の形式を共有する回路素子の存在は、メモリ集積回路の中で特に普及しており、すなわち、メモリ集積回路は、全体として集積回路の中で何度も繰り返された回路素子を有する整然とした方式でレイアウトされたメモリの非常に均一なバンクを有する傾向がある。

メモリ回路に照らすと、設定を必要とする１つの性能制御パラメータは、ビットラインセンス増幅器のタイミングに関係する。過度の最悪の場合のマージン設定は、著しくメモリの読み込み速度を減少させる。本技術は、関係のある集積回路の実際の実例に基づいて、センス増幅器に関するより現実的なタイミングを規定するために使用され得ると共に、タイミングは、その場合に、その実例の中のセンス増幅器のセットの全体にわたって適用され得る。

プログラム可能な性能制御パラメータは、様々な異なる形式をとることができると共に、本技術は、これらの形式の全体にわたって適用できるということが正当に評価されることになると同時に、そのようなパラメータの特別な例は、動作電圧、動作クロック周波数、そして回路タイミング値である。

検査段階によって返された検査結果は、特別な設定に関する単純な合否の結果（pass fail results）であり得るが、しかし、検査段階によって返された検査結果は、パラメータが単純な最悪の場合のマージン設定よりむしろ統計的分析に基づいて設定され得るように、更に、異なる設定における誤った動作の確率を表す検査統計値でもあり得る。

追加的な改良点は、プログラム可能な性能制御パラメータの設定が、検査統計値、及び追加的な回路素子内の既知のレベルの冗長性に依存していることであり得る。一例として、もし集積回路が、幾つかの特別なタイプの故障（例えば、メモリ行故障、メモリ列故障等）に対処するのに十分な冗長性を有することが知られている場合、その場合に、要求される信頼性の目標を満足させるために、制御パラメータをどのようなレベルに設定するかを決定するときに、この利用可能な冗長性の使用が考慮されるように、パラメータは設定され得る。

集積回路が１つ以上の追加的な回路素子に関する制御パラメータを規定する１つの検査回路を含み得ると同時に、その技術は、更に一般的に、それぞれが関係のある検査回路素子に空間的に最も近い一群の追加的な回路素子に関する制御パラメータの決定に関与する複数の検査回路の条件に対して適用され得る。回路パラメータが空間に関する距離によって著しく異なる場合に、これは重要である。

検査及び設定は、オンチップ（on-chip）検査制御器またはオフチップ（off-chip）検査制御器によって制御され得る。両方とも、オンチップの改良型に関する自己完結したリアルタイムパラメータ設定か、対比するオフチップ検査制御器が使用される場合の集積回路の生産に関する削減された回路のオーバーヘッド及び複雑さのオーバーヘッドのような、異なる利点及び欠点を有する。

１つまたは複数の制御パラメータは、集積回路の使用の全体にわたって保存されるように、不揮発性記憶装置の中に格納され得る。検査及び設定は、検査及び設定動作を繰り返すことによって制御パラメータを動的に調整するために、工場検査の一部分として、そして、更に／代りにリアルタイムに実行され得る。

別の特徴から見られるように、本発明は、検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能に応答する検査回路構成と、前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定するために前記検査結果に応答する性能制御器回路構成とを備え、前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有し、動作段階の間、少なくとも前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作することを特徴とする集積回路を提供する。

更に別の特徴から見られるように、本発明は、検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能を検査するための検査手段と、前記検査結果に応答して、前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定するための性能制御器手段とを備え、前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有し、動作段階の間、少なくとも前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作することを特徴とする集積回路を提供する。

本発明の前述の目的及び他の目的、特徴、そして利点は、添付図面を参照して読まれるべきである実例となる実施例の以下の詳細な説明から明白になる。

図１は、プロセッサコア４、密結合メモリ６、共用メモリ８、及び複数のメモリバンクＢ０、Ｂ１、Ｂ２、Ｂ３から成るメインランダムアクセスメモリ１０を備える集積回路２を例証する。メインランダムアクセスメモリ１０及び密結合メモリ６の動作は、それぞれ不揮発性記憶装置１２、１４の中に格納されるプログラム可能な性能制御パラメータを用いて制御される。一例として、性能制御パラメータは、関係のあるメモリアレイの中のビットライン値を読み取るためのセンス増幅器タイミングを設定するために使用され得る。別の例は、プログラム可能な性能制御パラメータによって設定されるディレイラインの長さまたはタッピングポイント（tapping point）を有するメモリアレイの中の自己−タイミング機構（self-timing mechanism）のために使用されるべきディレイラインの長さを設定しているであろう。

メインランダムアクセスメモリ１０の場合、メモリバンクＢ０は、適切な制御パラメータ設定値を決定するための検査に影響を受けるメモリバンクであると共に、これは“＃”記号で示される。メモリバンクＢ０は、従って集積回路の中の検査回路素子として機能する。検査回路１６は、様々な制御パラメータ設定に対する検査回路素子Ｂ０の応答を測定するように機能する。不揮発性記憶装置１２（外部の検査を使用する実施例においては、揮発性メモリが使用可能であり得る）は、メモリバンクＢ０によって使用される性能パラメータを設定するプログラム可能な値を保持することによって、性能制御器回路構成として機能する。検査制御器１８は、一連の設定をカバーするために様々な制御パラメータ値を選択すると共に、その場合に、それらの異なる制御パラメータ値に応答してメモリバンクＢ０の動作を決定することによって、検査及び設定の動作を調整するように機能する。検査制御器１８は、その場合に、動作段階の間使用されると共に、メインランダムアクセスメモリ１０の中の他のメモリバンクＢ１、Ｂ２、Ｂ３に適用されるべき適切な値を選択する。従って、メインランダムアクセスメモリ１０は、その間にメモリバンクＢ０の性能が異なるパラメータ設定（例えばセンス増幅器タイミング、動作電圧、動作周波数等）で検査される検査段階に影響を受け、その場合に、プログラム可能な性能制御パラメータに関する値は、不揮発性記憶装置１２に格納されると共に、性能制御器回路構成として機能する不揮発性記憶装置１２によって設定され、動作段階の間、全てのバンクＢ０、Ｂ１、Ｂ２、及び、Ｂ３を含むメインランダムアクセスメモリ１０の全体に適用されるということがわかる。

検査段階は、それ以降特定の集積回路２に関して固定した状態を維持するプログラム可能な性能制御パラメータの値による工場検査の一部分のような一度だけの動作として実行されるであろう。代りに、もしくは、更に、検査段階は、環境状態（例えば、周囲のもの、及び／または、動作環境によって引き起こされた温度差）による変化のような性能における変化を追跡するために、定期的に繰り返され得る。

集積回路２は、更に、密結合メモリ６、及び共用メモリ８を備える。密結合メモリ６は、検査段階の間、それに関して性能制御パラメータが外部の検査制御器２０によって決定される検査回路素子として機能する。動作段階の間、その性能制御パラメータは、密結合メモリ６と、物理的に密結合メモリ６に近く、従って同じ制限／要求の影響を受けそうである共用メモリ８との両方に適用される。この動作は、密結合メモリ６及び共用メモリ８に関して、それらに適用されたプログラム可能な性能制御パラメータにおける変化によって、少なくともどのようにそれらがそれらの性能において変化するかという点では、実質的に同じ形式をとるということが認識されることになる。共用メモリ８及び密結合メモリ６は、同じ設計ライブラリから引き出された回路素子によって形成されるであろうが、しかし１つの例として異なるサイズのメモリにコンパイルされるであろう。

図２は、動作の検査段階を概略的に例証するフローチャートである。ステップ２２において、集積回路のキャリブレーション（calibration）が必要とされるか否かが決定される。もしキャリブレーションが必要とされる場合、例えば集積回路が初めて使用された場合、検査の反復間隔に対応する一周期間に到達した場合、または外部パラメータ（例えば温度）が著しく変わった場合、その場合に、処理は、代表的検査回路が異なる制御パラメータを使用してそれについての性能を規定するための検査に影響を受けるステップ２４に進行する。ステップ２６において、前記パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ追加的な回路に関する適切な制御パラメータが、（例えば、回路構成（例えば、冗長メモリの行及び／または列、ＥＣＣメカニズム等）内の信頼できる故障率に対処することに利用可能な既知の冗長性の度合いに関連付けられた故障の可能性に基づく統計ベースによる計算を使用して）計算されるか、または他の場合には規定される。ステップ２８において、計算された制御パラメータは、それによって制御される複数の回路素子の動作を制御するために、性能制御器回路構成にプログラムされる。

図３は、それのビットライン出力と接続されたセンス増幅器３２を備えるコンベンショナルメモリアレイ３０を例証する。センス増幅器３２は、センス増幅器３２がビットライン電圧間の差異を測定すると共に、従ってビット０またはビット１をセンスするポイントのタイミングを制御するセンスイネーブル信号ＳＡＥＮによって制御される。あまりにも早くセンス増幅器３２をスイッチオンすることは、誤った値が読み込まれることに帰着し得るということが認識されることになる。逆に、あまりにも遅れてセンス増幅器をスイッチオンすることは、減少した速度に帰着することになる。正常な設計上の慣例は、センス増幅器のタイミングに関する最悪の場合のマージンを許容することであると共に、これは、実際に必要とされるより後で、それらをスイッチオンする傾向があり、従って性能を不必要に浪費することになる。

図４は、修正されたセンス増幅器３６が提供されると共に、センス増幅器回路が具体化される集積回路の一例の中のセンス増幅器回路の性能を検査する能力を有するメモリアレイ３４を例証する。特に、センス増幅器３６は、２つのタイミング信号を提供される。１つは、正しい値を読むように“保証された”、著しい最悪の場合のマージンを有する安全なタイミング信号である。２つ目は、より早くにセンス増幅器をスイッチオンすると共に、従ってビット線間電圧がまだ十分に振れなかったならば、ビット値を不正確に読み取る可能性がある不確かなセンス増幅器タイミング信号である。より早くにセンス増幅器をスイッチオンすることは、速度を増加するが、しかし、誤った動作の危険を冒す。検査段階の間、異なる不確かなセンス増幅器タイミングが、実際にあまりにも早くセンス増幅器をスイッチオンすることによる誤った動作を回避する一方、速度を所望の程度まで増加するタイミングを発見するために利用される。この検査動作の間に、マルチプレクサ３８は、アレイから安全な値または不確かな値のいずれかを出力するように機能すると共に、これらの安全な値及び不確かな値は、関連する検査制御器によって、エラーを表しているあらゆる差異と比較され、従って、不確かな値は安全ではないと共に、更に多くのマージンがメモリ集積回路のその実際の場合のために必要とされる。プロセスは、次に通常動作の下でタイミングを設定するのに利用することができる制御タイミングの関数としての統計的な故障率が得られるまで、検査中の場合の全てのメモリ素子に対して繰り返される。制御パラメータは、例えば、異なるサイズ、電圧、周波数等を考慮すると共に、更に、いくらかの追加的なマージンをできる限り加えるように、それに対して制御パラメータが適用されるデバイスの既知の特性に基づいて調整され得る。

図５は、更に詳細に検査センス増幅器３６の論理設計を概略的に例証する。これらの中に含まれるものは、メモリアレイの残りの部分で発見される形式の２つのセンス増幅器３２である。１つ以上の追加的な回路素子の中で使用されるように検査回路素子の中で同じセンス増幅器を使用することは、検査素子から決定された制御パラメータを１つ以上の追加的な回路素子の全体にわたって適用することの有効性を増大させる。

図６は、複数のメモリアレイ４０、４２、４４が１つの検査エンジン４６と接続される一例を例証する。検査エンジン４６は、メモリアレイ４０に対して実行されるべきセンス増幅器タイミングの検査を制御する。この検査によって決定されたプログラム可能な性能制御パラメータは、その場合に、他のメモリアレイ４２、４４に適用される。これらの他のメモリアレイ４２、４４に適用されたパラメータは、決定されたパラメータと既知の関係を持つ同じパラメータ、または異なるパラメータであり得る。メモリアレイ４０の性能に影響を与える製造またはプロセスの変動が、メモリアレイ４２及びメモリアレイ４４の性能に、同様の方法、または少なくとも高度に相関性を有する方法で、同様に影響を与えることになるということは、統計的に有り得る。本技術は、１つの検査素子に対して検査を実行すると共に、その後、検査機構をそれらの追加的な回路素子の中に配置しなくても、いくらかの追加的な回路素子の全体にわたって決定されたパラメータを適用することによって、これを有効に利用する。

大きな集積回路の中に適合している特性を有する回路素子の多くのグループが存在し得ると共に、これらのグループは、従って、それら自身の局所的な検査回路素子によって決定された個別の性能制御パラメータを有することができ、それらの個別の性能制御パラメータは、その場合に、局所的なグループ内で適用されるということが認識されることになる。このように、個々の集積回路の全体にわたるプロセスの変動、または個々の集積回路の全体にわたる環境の変動は、過度のマージンを設ける（margining）ことなしに説明され得る。

図７は、追加的な例の実施例を例証する。集積回路４８は、オンチップで提供されるメインランダムアクセスメモリ５４だけでなく、キャッシュメモリ５２も備えるプロセッサコア５０が提供される。このメインランダムアクセスメモリ５４は、４つのメモリバンクＢ０、Ｂ１、Ｂ２、Ｂ３に分割される。これらのメモリバンクＢ０、Ｂ１、Ｂ２、Ｂ３と関連付けられたディレイライン５６は、これらの回路素子のための自己−タイミング機構の一部分として使用される。使用されるディレイライン５６の長さは、性能制御パラメータである。非常に長いディレイラインは、スピード性能を制限することになるが、一方非常に短いディレイラインは、誤った動作に帰着し得る。このディレイラインが提供する様々なタップは、自己−タイミング信号を生成するために使用され得る。動作において、検査インタフェース６０を通じて通信する外部の検査制御器５８は、ディレイライン５６が提供するタップの内の１つを使用するために選択する性能制御パラメータを、不揮発性記憶装置６２の中に設定するために使用される。そのディレイタイミングを有するメモリの動作が、その場合に規定される。もし動作が正しい場合、その場合に、失敗する点に到達するまで、更に短いディレイラインが検査され得る。実際のディレイラインの長さは、その場合に、あらゆる提供された内蔵型の冗長性機構の組み合わせにおけるエラー発生の統計的確率を考慮するように選択されると共に、例えば、１つの冗長メモリの行が内蔵されている場合には、２つのメモリ行における故障は、制約条件であり得る。

実例となる本発明の実施例が、添付図面を参照してここで詳細に説明されたが、本発明はそれらの正確な実施例に制限されないと共に、様々な変更、及び修正が、添付された特許請求の範囲によって定義された本発明の範囲及び精神からはずれずに、当業者によってもたらされ得るということが理解されるべきである。

プログラム可能な性能制御パラメータを有する複数のオンチップメモリを備える集積回路を概略的に例証する図である。 検査及びパラメータ設定プロセスを概略的に例証するフローチャートである。 メモリ内のビットセルのアレイと関連付けられたセンス増幅器を概略的に例証する図である。 実質的に同じ形式を有する追加的なメモリアレイと同様に関係するメモリアレイに適用され得る適切なプログラム可能な制御パラメータを規定するためのセンス増幅器のタイミングの検査を概略的に例証する図である。 この検査機能を実行するために修正された検査増幅器の論理形式を概略的に例証する図である。 検査メモリアレイに対するセンス増幅器の設定が空間的に近接した追加的なメモリアレイに適用される例を例証する図である。 メモリの複数のバンクを含む追加的な例の集積回路及びオフ−チップ（off-chip）検査制御器を例証する図である。

符号の説明

２ 集積回路
４ プロセッサコア
６ 密結合メモリ
８ 共用メモリ
１０ メインランダムアクセスメモリ
１２、１４ 不揮発性記憶装置
１６ 検査回路
１８ 検査制御器
２０ 外部の検査制御器
３０ コンベンショナルメモリアレイ
３２ センス増幅器
３４ メモリアレイ
３６ 修正されたセンス増幅器
３８ マルチプレクサ
４０、４２、４４ メモリアレイ
４６ 検査エンジン
４８ 集積回路
５０ プロセッサコア
５２ キャッシュメモリ
５４ メインランダムアクセスメモリ
５６ ディレイライン
５８ 検査制御器
６０ 検査インタフェース
６２ 不揮発性記憶装置
Ｂ０、Ｂ１、Ｂ２、Ｂ３ メモリバンク

Claims (29)

1. 集積回路を制御する方法であって、
   検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能を検査する段階と、
   前記検査結果に基づいて、前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定する段階と、
   動作段階の間、少なくとも前記１つ以上の追加的な回路素子を、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作させる段階とを含み、
   前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有する
   ことを特徴とする方法。
2. 前記１つ以上の追加的な回路素子が、前記検査回路素子と実質的に同一である
   ことを特徴とする請求項１に記載の方法。
3. 前記１つ以上の追加的な回路素子が、メモリ内の繰り返された回路素子である
   ことを特徴とする請求項１に記載の方法。
4. 前記メモリ内の繰り返された回路素子が、ビットラインセンス増幅器である
   ことを特徴とする請求項３に記載の方法。
5. 前記プログラム可能な性能制御パラメータが、
   動作電圧;
   動作クロック周波数；そして
   回路タイミング値の内の１つである
   ことを特徴とする請求項１に記載の方法。
6. 前記プログラム可能な性能制御パラメータが、前記ビットラインセンス増幅器のスイッチオンタイミングである
   ことを特徴とする請求項４に記載の方法。
7. 前記検査結果が、前記１つ以上のプログラム可能な性能制御パラメータの異なる設定におけるエラーのある動作の可能性を表す検査統計値を含む
   ことを特徴とする請求項１に記載の方法。
8. 前記設定する段階が、前記検査統計値、及び前記１つ以上の追加的な回路素子内の既知のレベルの冗長性に基づいて、前記１つ以上の追加的な回路素子に対する前記１つ以上のプログラム可能な性能制御パラメータを設定する
   ことを特徴とする請求項７に記載の方法。
9. 前記検査段階の間、複数の検査結果を生成するために、前記集積回路内の複数の検査回路素子の性能を検査する段階と、
   前記集積回路内の前記グループに空間的に近い位置における検査回路に関する検査結果に基づいて、前記集積回路内の前記１つ以上の追加的な回路素子の複数のグループの各グループに対する前記１つ以上のプログラム可能な性能制御パラメータを設定する段階と、
   前記動作段階の間、少なくとも前記１つ以上の追加的な回路素子の前記複数のグループを、それぞれの前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作させる段階と
   を含むことを特徴とする請求項１に記載の方法。
10. 前記検査する段階、及び前記設定する段階が、前記集積回路内の検査制御器によって制御される
    ことを特徴とする請求項１に記載の方法。
11. 前記検査する段階、及び前記設定する段階が、前記集積回路の外部の検査制御器によって制御される
    ことを特徴とする請求項１に記載の方法。
12. 前記１つ以上のプログラム可能な性能制御パラメータが、前記集積回路内の不揮発性記憶装置の中に格納される
    ことを特徴とする請求項１に記載の方法。
13. 前記検査する段階、及び前記設定する段階は、前記１つ以上のプログラム可能な性能制御パラメータが固定されることによって、工場検査動作の一部分として実行される
    ことを特徴とする請求項１に記載の方法。
14. 前記検査する段階、及び前記設定する段階は、前記１つ以上のプログラム可能な性能制御パラメータがその後で変更されることによって、リアルタイム検査動作の一部分として繰り返し実行される
    ことを特徴とする請求項１に記載の方法。
15. 検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能に応答する検査回路構成と、
    前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定するために前記検査結果に応答する性能制御器回路構成とを備え、
    前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有し、
    動作段階の間、少なくとも前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作する
    ことを特徴とする集積回路。
16. 前記１つ以上の追加的な回路素子が、前記検査回路素子と実質的に同一である
    ことを特徴とする請求項１５に記載の集積回路。
17. 前記１つ以上の追加的な回路素子が、メモリ内の繰り返された回路素子である
    ことを特徴とする請求項１５に記載の集積回路。
18. 前記メモリ内の繰り返された回路素子が、ビットラインセンス増幅器である
    ことを特徴とする請求項１７に記載の集積回路。
19. 前記プログラム可能な性能制御パラメータが、
    動作電圧;
    動作クロック周波数；そして
    回路タイミング値の内の１つである
    ことを特徴とする請求項１５に記載の集積回路。
20. 前記プログラム可能な性能制御パラメータが、前記ビットラインセンス増幅器のスイッチオンタイミングである
    ことを特徴とする請求項１８に記載の集積回路。
21. 前記検査結果が、前記１つ以上のプログラム可能な性能制御パラメータの異なる設定におけるエラーのある動作の可能性を表す検査統計値を含む
    ことを特徴とする請求項１５に記載の集積回路。
22. 前記性能制御器回路構成が、前記検査統計値、及び前記１つ以上の追加的な回路素子内の既知のレベルの冗長性に基づいて、前記１つ以上の追加的な回路素子に対する前記１つ以上のプログラム可能な性能制御パラメータを設定する
    ことを特徴とする請求項２１に記載の集積回路。
23. 前記検査回路構成が、複数の検査結果を生成するために、前記集積回路内の複数の検査回路素子の性能を検査し、
    前記性能制御器回路構成が、前記集積回路内の前記グループに空間的に近い位置における検査回路に関する検査結果に基づいて、前記集積回路内の前記１つ以上の追加的な回路素子の複数のグループの各グループに対する前記１つ以上のプログラム可能な性能制御パラメータを設定すると共に、
    前記動作段階の間、少なくとも前記１つ以上の追加的な回路素子の前記複数のグループが、それぞれの前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作する
    ことを特徴とする請求項１５に記載の集積回路。
24. 前記検査回路構成、及び前記性能制御器回路構成が、前記集積回路内の検査制御器によって制御される
    ことを特徴とする請求項１５に記載の集積回路。
25. 前記検査回路構成、及び前記性能制御器回路構成が、前記集積回路の外部の検査制御器によって制御される
    ことを特徴とする請求項１５に記載の集積回路。
26. 前記１つ以上のプログラム可能な性能制御パラメータが、前記集積回路内の不揮発性記憶装置の中に格納される
    ことを特徴とする請求項１５に記載の集積回路。
27. 前記検査回路構成、及び前記性能制御器回路構成は、前記１つ以上のプログラム可能な性能制御パラメータがその後で固定されることによって、工場検査動作の一部分として動作する
    ことを特徴とする請求項１５に記載の集積回路。
28. 前記検査回路構成、及び前記性能制御器回路構成は、前記１つ以上のプログラム可能な性能制御パラメータが変更されることによって、リアルタイム検査動作の一部分として繰り返し動作する
    ことを特徴とする請求項１５に記載の集積回路。
29. 検査段階の間、検査結果を生成するために、前記検査回路素子の１つ以上のプログラム可能な性能制御パラメータの異なる設定において、前記集積回路内の検査回路素子の性能を検査するための検査手段と、
    前記検査結果に応答して、前記集積回路内の１つ以上の追加的な回路素子の前記１つ以上のプログラム可能な性能制御パラメータを設定するための性能制御器手段とを備え、
    前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによる前記検査回路素子の性能における変化に対して既知の関係を持つ前記１つ以上のプログラム可能な性能制御パラメータによって、性能における変化を有し、
    動作段階の間、少なくとも前記１つ以上の追加的な回路素子が、前記１つ以上のプログラム可能な性能制御パラメータによって、設定されたように動作する
    ことを特徴とする集積回路。