JP2008170920A - 有機電界発光表示装置及びその製造方法 - Google Patents

Abstract

【課題】本発明は、画素領域及び非画素領域を含む基板の内周の少なくとも一辺に保護回路形成して有機電界発光表示装置に含まれる画素及び駆動部が静電気放電によって破壊されることを防止するための有機電界発光表示装置及びその製造方法を提供する。
【解決手段】本発明の有機電界発光表示装置は、画素領域及び非画素領域を含む基板と、前記基板の前記非画素領域に形成される静電気放電回路と、を含むことを特徴とする。前記静電気放電回路は、前記基板に形成される半導体層と、前記半導体層に形成されるゲート絶縁膜と、前記ゲート絶縁膜に形成されるゲート電極と、前記ゲート電極を覆うように形成される層間絶縁膜と、前記層間絶縁膜に形成されるソース／ドレイン電極と、を含んで形成されることを特徴とする請求項１に記載の有機電界発光表示装置。
【選択図】図１

Description

本発明は、有機電界発光表示装置及びその製造方法に関し、より詳しくは、有機電界発光表示装置に含まれる画素及び駆動部が静電気放電によって破壊されることを防止するための保護回路を含む有機電界発光表示装置及びその製造方法に関する。

有機電界発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）は、カソードから供給される電子と、アノードから供給される正孔との再結合によって光を発生する有機電界発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ：ＯＬＥＤ）を利用したものであり、平板表示装置の一種である。このような有機電界発光表示装置は、厚さが薄くて、視野角が広く、応答速度が早いという長所を有する。

上記有機電界発光表示装置は、駆動方法によって受動駆動（パッシブマトリクス）方式と能動駆動（アクティブマトリクス）方式に分けられる。受動駆動方式は、基板上に正極と負極を直交するように形成した後、ラインを選択して駆動する方式である。一方、能動駆動方式は、各画素に形成される薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ:ＴＦＴ）を利用してデータ信号に対応する駆動電流を有機電界発光素子に供給して有機電界発光素子から光が発光されて画像を具現する方式として、受動駆動方式に比べて、安定した輝度を示すことができ、且つ電力消耗が少なくて、高解像度及び大型ディスプレイの適用に有利であるという長所を有する。

従来、有機電界発光表示装置は、マトリックス形態に配列される画素を含む画素領域と画素とを駆動するための電源及び駆動部を備える非画素領域を含む。画素領域の画素は、駆動またはスイッチング動作に必要な薄膜トランジスタと有機電界発光素子を含む。画素領域と非画素領域は、複数のラインを介して電気的に接続される。

上述した従来の有機電界発光表示装置は、大きく、薄膜トランジスタ形成段階、有機電界発光素子形成段階、封止段階、モジューリング段階を介して製造される。有機電界発光表示装置は、このような製造段階で内部環境要因またはその他の外部環境要因によって静電気が発生されることができる。静電気は、有機電界発光表示装置を製造するための蒸着、蝕刻などを含むほぼ全製造工程で発生されることができる。また、有機電界発光表示装置に画像が表示される途中に外部環境によっても発生されることができる。

従来の有機電界発光表示装置は、上述した製造段階及び外部環境要因によって発生される静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によって内部回路が損傷される問題点がある。

本発明は、従来の有機電界発光表示装置の問題点を解決するためになされたものであって、その目的は、静電気放電から有機電界発光表示装置に含まれる画素及び駆動部が破壊されることを防止するための静電気放電回路を含む有機電界発光表示装置を提供することである。

上述の目的を達成するための本発明に係る有機電界発光表示装置は、画素領域及び非画素領域を含む基板と、前記基板の前記非画素領域に形成される静電気放電回路を含むことを特徴とする。

また、本発明によれば、前記静電気放電回路は、前記基板に形成される半導体層と、前記半導体層に形成されるゲート絶縁膜と、前記ゲート絶縁膜に形成されるゲート電極と、前記ゲート電極を覆うように形成される層間絶縁膜と、前記層間絶縁膜に形成されるソース／ドレイン電極とを備えて形成されることを特徴とする。

また、本発明によれば、前記ソース／ドレイン電極は、前記ゲート電極と水平方向に１μｍないし１０μｍの距離だけ離隔して形成されることを特徴とする。

また、本発明によれば、前記非画素領域は、前記画素領域の画素を駆動するため少なくとも一つの駆動部と、前記画素及び前記駆動部を外部モジュールと電気的に連結するためのパッド部とをさらに含むことができる。この時、前記パッド部は、前記基板の内周の少なくとも一辺に形成されることができる。この時、前記静電気放電回路は、前記基板の内周に前記パッド部が形成された領域を除いた残りの中から選択される少なくとも一辺に形成されることができる。

また、本発明によれば、前記静電気放電回路は、前記基板の内周の各辺に独立的に形成されることを特徴とする。

また、本発明によれば、前記静電気放電回路は、前記基板の内周を取り囲むように一体型に形成されることができる。この時、前記ゲート電極は、前記パッド部に形成されるグラウンドパッドと電気的に接続されることができる。

また、本発明によれば、前記静電気放電回路は、前記基板と前記半導体層との間に形成されるバッファ層をさらに含むことを特徴とする。

また、本発明によれば、前記静電気放電回路は、前記ソース／ドレイン電極の上面に形成される保護層をさらに含むことを特徴とする。

また、本発明によれば、前記静電気放電回路は、前記ソース／ドレイン電極と前記半導体層とを電気的に連結するための導電性コンタクトを含むことを特徴とする。

また、本発明によれば、前記静電気放電回路は、前記保護層の上面に形成される電極層をさらに含むことができる。この時、前記電極層は前記ソース／ドレイン電極と導電性ビアホールを介して電気的に接続されることができる。

また、本発明に係る有機電界発光表示装置の製造方法は、画素領域及び非画素領域を有する基板を準備する段階と、前記画素領域及び非画素領域に半導体層を形成する段階と、前記画素領域及び非画素領域の半導体層にゲート絶縁膜を形成する段階と、前記画素領域及び非画素領域のゲート絶縁膜にゲート電極を形成する段階と、前記画素領域及び非画素領域のゲート電極を覆う層間絶縁膜を形成する段階と、前記画素領域及び非画素領域の層間絶縁膜にソース／ドレイン電極を形成する段階とを含み、前記画素領域には、少なくとも一つの薄膜トランジスタが形成され、前記非画素領域には、静電気放電回路が形成されることを特徴とする。この時、前記静電気放電回路は、前記薄膜トランジスタと同一な層上に形成されることができる。

本発明に係る有機電界発光表示装置及びその製造方法によれば、基板の内周の少なくとも一辺に静電気放電回路を形成して、静電気放電から画素及び駆動部が損傷されることを防止する効果がある。

また、本発明によれば、静電気放電回路のソース／ドレイン電極とゲート電極との間の水平距離を制御して比較的に高電圧レベルを有する静電気を制御することができる効果がある。

また、本発明によれば、静電気放電回路に含まれるゲート絶縁膜と層間絶縁膜がソース／ドレイン電極と半導体層、またはゲート電極と半導体層との間に垂直方向に発生される静電気放電から絶縁破壊を誘導して有機電界発光表示装置の静電気放電を保護する効果がある。

また、本発明によれば、非画素領域の静電気放電回路は画素領域の薄膜トランジスタとほぼ同様な方法によって製造されて有機電界発光表示装置の製造費用減少及び時間短縮の効果がある。

以下、添付された図面と実施形態を参照して本発明に係る有機電界発光表示装置に対して詳しく説明する。図面において本発明を明確に説明するために説明と関係ない部分は省略して、明細書の全体を介して類似な部分に対しては、類似な図面符号を使用して説明する。

図１は、本発明の一実施形態に係る有機電界発光表示装置を概略的に示した図面である。

本発明の一実施形態に係る有機電界発光表示装置１００は、図１を参照すれば、マトリックス形態に配列される画素（Ｐ、Ｐｉｘｅｌ）を含む画素領域１１０ａ及び画素領域１１０ａ外周縁に形成される非画素領域１１０ｂを含む基板１１０と、非画素領域１１０ｂ上に形成される静電気放電回路１２０とを含む。

上記基板１１０は、ほぼ四角形状の画素領域１１０ａ及び画素領域１１０ａの外周縁に形成される非画素領域１１０ｂを含む。この時、基板１１０にはデータ駆動部１３０、スキャン駆動部１４０及び発光制御駆動部１５０が電気的にさらに接続されることができる。

上記画素領域１１０ａは、マトリックス形態に配列された複数の画素が駆動されて画像が具現される領域である。それぞれの画素は、データライン（図示せず）、スキャンライン（図示せず）及び発光制御ライン（図示せず）が交差する領域に形成される。画素Ｐは、図面に示されてないが、薄膜トランジスタに形成される駆動素子及び少なくとも一つのスイッチング素子、容量性素子及び有機電界発光素子を含むことができる。

上記非画素領域１１０ｂは、基板１１０上に画素領域１１０ａを取り囲む領域に形成される。非画素領域１１０ｂには、静電気放電回路１２０、画素Ｐを定義する各々のデータライン、スキャンライン及び発光制御ラインに駆動信号を供給するためのデータ駆動部１２０、スキャン駆動部１３０及び発光制御駆動部１４０が形成されることができる。また、非画素領域１１０ｂには、画素Ｐ、データ駆動部１３０、スキャン駆動部１４０及び発光制御駆動部１５０と外部モジュールとを電気的に連結するためのパッド部１６０を含むことができる。

上記静電気放電回路１２０は、基板１１０のうちに非画素領域１１０ｂに形成される。静電気放電回路１２０は、基板１１０の端の少なくとも一辺に形成されることができる。静電気放電回路１２０は、基板１１０のうち、以下に説明されるパッド部１６０が形成される部分を除いた残りの各辺に形成される。この時、静電気放電回路１２０は、基板１１０の各辺を取り囲むように一体型に形成されることができる。このような、静電気放電回路１２０は、有機電界発光表示装置１００の製造工程または以後の取り扱い時に発生されることができる静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から内部回路、例えば、画素Ｐに含まれる駆動素子、スイッチング素子または有機電界発光素子が損傷されることを防止する役割をする。静電気放電回路１２０は、以下に説明するデータ駆動部１３０、スキャン駆動部１４０、発光制御駆動部１５０及びパッド部１６０などの非画素領域１１０ｂに形成される回路を保護することもできる。本発明に係る静電気放電回路１２０は、基板の端に形成されることとして説明されているが、これに限定されず、基板１１０のうち静電気放電に脆弱な他の部分に形成されることもできることは勿論である。静電気放電回路１２０に対するより詳細な構造はまた詳細に説明する。

上記データ駆動部１３０、スキャン駆動部１４０及び発光制御駆動部１５０は、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の形態で基板１１０のうち非画素領域１１０ｂに形成されることができる。データ駆動部１３０、スキャン駆動部１４０及び発光制御駆動部１５０は、画素領域１１０ａのうち画素Ｐに含まれる薄膜トランジスタ（図示せず）を形成する層と同様な層に形成されることができる。一方、データ駆動部１３０、スキャン駆動部１４０及び発光制御駆動部１５０は、基板１１０に形成されず、別途の他の基板に形成されることもできる。別途の他の基板（図示せず）に形成された各駆動部１３０、１４０、１５０は、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）、ＴＡＢ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）及びその等価物の中から選択されるいずれか一つの形態で基板１１０と電気的に接続されることができるが、本発明が駆動部１３０、１４０、１５０の形態及び形成位置などに限定されるものではない。

上記パッド部１６０は、基板１１０のうち非画素領域１１０ｂに形成される。パッド部１６０は、基板１１０の一辺に形成されて外部回路モジュール（図示せず）と駆動部１３０、１４０、１５０または外部回路モジュールと画素Ｐを電気的に連結するために形成される。静電気放電回路１２０は、パッド部１６０の少なくとも一側に形成されるグラウンドパッド１６０ａと電気的に接続されることができる。

次に、本発明の一実施形態に係る有機電界発光表示装置１００に用いられる静電気放電回路１２０に対してより詳細に説明する。

図２は、本発明の一実施形態に係る有機電界発光表示装置１００の静電気放電回路１２０の一部分（図１のＡ）に該当するレイアウトを示した図面であり、図３は、図２をＩ−Ｉ線に沿って切断した静電気放電回路１２０の断面図であり、図４は、図２をＩＩ−ＩＩ線に沿って切断した静電気放電回路１２０の断面図である。以下に説明する静電気放電回路１２０は、基板１１０の一部分（図１のＡ）だけに該当するものではなく、他のすべての部分に形成される静電気放電回路１２０に適用されることができることは勿論である。

本発明の一実施形態に係る有機電界発光表示装置１００の静電気放電回路１２０は、図２ないし図４を参照すれば、基板１１０上部に形成されるバッファ層１２０ａと、バッファ層１２０ａ上部に形成される半導体層１２０ｂと、半導体層１２０ｂ上部に形成されるゲート絶縁膜１２０ｃと、ゲート絶縁膜１２０ｃ上部に形成されるゲート電極１２０ｄと、ゲート電極１２０ｄを覆うように形成される層間絶縁膜１２０ｅ及び層間絶縁膜１２０ｅ上部に形成されるソース／ドレイン電極１２０ｆとを含む。

上記基板１１０は、上面と下面を有する板状に形成され、上面と下面との間の厚さは０．０５ないし１ｍｍ程度の厚さに形成される。基板１１０の厚さが０．０５ｍｍより薄い場合には、工程のうち洗浄、蝕刻及び熱処理工程などによって損傷されやすく、また外力に対して弱いという短所がある。反対に、基板１１０の厚さが１ｍｍより厚い場合には、最近のスリム化である各種の表示装置に適用し難しいという短所がある。基板１１０は、通常、ガラス、プラスチック、ステンレススチール、ナノ複合材料及びその等価物の中から選択されるいずれか一つであることができるが、このような材質に本発明が限定されるものではない。このような基板１１０は、薄膜トランジスタ（図示せず）及び有機電界発光素子（図示せず）を含む画素領域１１０ａと各種の駆動部が形成される非画素領域１１０ｂに区分されることができる。

上記バッファ層１２０ａは、以下に説明する半導体層１２０ｂを含む静電気放電回路１２０に湿気（Ｈ_２Ｏ）、水素（Ｈ_２）または酸素（Ｏ_２）などが基板１１０を貫通して浸透しないようにする役割を有する。このために、バッファ層１２０ａは、半導体工程中に形成し易いシリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_３Ｎ_４）、無機膜及びその等価物の中から選択された少なくともいずれか１つに形成することができるが、この材質に本発明が限定されるものではない。また、本発明でバッファ層１２０ａは、必要によって省略されることもできる。

上記半導体層１２０ｂは、バッファ層１２０ａまたは基板１１０の上部に形成される。半導体層１２０ｂは、以下に説明するゲート電極１２０ｄ及びソース／ドレイン電極１２０ｆと共に静電気放電を誘導する役割をする。半導体層１２０ｂは、非晶質シリコン、マイクロシリコン（非晶質シリコンと多結晶シリコンとの間の粒径（グレインサイズを有するシリコン）、有機物及びその等価物の中から選択されるいずれか一つであることができるが、ここで、半導体層１２０ｂの材質が限定されるわけではない。

上記ゲート絶縁膜１２０ｃは、半導体層１２０ｂの上面に形成される。ゲート絶縁膜１２０ｃは、以下に説明するゲート電極１２０ｄと半導体層１２０ｂとの間に電気的絶縁性を得るために形成される。このようなゲート絶縁膜１２０ｃは、半導体工程中に容易に得られるシリコン酸化膜、シリコン窒化膜、無機膜またはその等価物の中から選択される少なくともいずれか一つに形成されることができるが、ここで、ゲート絶縁膜１２０ｃの材質が限定されるわけではない。勿論、このようなゲート絶縁膜１２０ｃは、半導体層１２０ｂの内周縁であるバッファ層１２０ａ上にも形成されることができる。ゲート絶縁膜１２０ｃは、ゲート電極１２０ｄまたはソース／ドレイン電極１２０ｆを介して流入された静電気の絶縁破壊を誘導して静電気を放電させることで、画素領域１１０ａの画素Ｐ及び非画素領域１１０ｂの駆動部１３０、１４０、１５０が静電気放電によって損傷されることを防止する。この時、半導体層１２０ｂとゲート電極１２０ｄとの間のゲート絶縁膜１２０ｃの厚さ（図４のＴ１）は、ほぼ１μｍ以下の厚さを有するように形成され、ほぼ数百ボルトに当たる多少低い静電気の発生時、絶縁破壊されて静電気放電から有機電界発光表示装置１００を保護する。

上記ゲート電極１２０ｄは、ゲート絶縁膜１２０ｃの上部に形成される。より詳細に説明すれば、ゲート電極１２０ｄは、ゲート絶縁膜１２０ｃの上部の中から半導体層１２０ｂと対応する領域に形成される。ゲート電極１２０ｄは、パッド部（図１の１６０）に含まれるグラウンドパッド（図１の１６０ａ）と電気的に接続されることができる。ゲート電極１２０ｄは、通常、金属（Ｍｏ、ＭｏＷ、Ｔｉ、Ｃｕ、Ａｌ、ＡｌＮｄ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金など）、ドーピングされた多結晶シリコン及びその等価物の中から選択された少なくともいずれか１つに形成されることができるが、ここで、本発明がゲート電極１２０ｄの材質に限定されるわけではない。

上記層間絶縁膜１２０ｅは、ゲート電極１２０ｄの上部に形成される。勿論、層間絶縁膜１２０ｅは、ゲート電極１２０ｄの内周縁に形成されるゲート絶縁膜１２０ｃ上にも形成されることができる。この時、層間絶縁膜１２０ｅは、ポリマー系列、プラスチック系列、ガラス系列またはここに等価する系列の中から選択されるいずれか一つに形成されることができるが、本発明が層間絶縁膜１２０ｅの材質に限定されるわけではない。層間絶縁膜１２０ｅは、またゲート絶縁膜１２０ｃと同様な材質に形成されることもできる。層間絶縁膜１２０ｅは、ゲート絶縁膜１２０ｃのようにソース／ドレイン電極１２０ｆまたはゲート電極１２０ｄを介して流入される静電気による絶縁破壊を誘導する役割を有する。

上記ソース／ドレイン電極１２０ｆは、層間絶縁膜１２０ｅの上部に形成されることができる。この時、ソース／ドレイン電極１２０ｆと半導体層１２０ｂとの間には、層間絶縁膜１２０ｅを貫通する導電性コンタクトｃ１が形成されることができる。ソース／ドレイン電極１２０ｆは、導電性コンタクトｃ１によって半導体層１２０ｂと電気的に連結可能である。この時、ソース／ドレイン電極１２０ｆとゲート電極１２０ｄの水平距離（図４のｌ１）が１μｍないし１０μｍの距離だけ離隔されて形成することができる。もし、水平距離（図４のｌ１）が１μｍより短く形成される場合、ソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間の抵抗が低くなって静電気放電回路１２０によって保護される電圧レベルが小さくなる。すなわち、数千ボルト以上である高い静電気を制御することが難しくなる。反対に、水平距離（図４のｌ１）が１０μｍより長い場合、抵抗が高くなって保護される電圧レベルは高くなるが、非画素領域１１０ｂに形成されることができる静電気放電回路１２０の領域には制限があるので、水平距離（図４のｌ１）は１０μｍ以内に制御されることが好ましい。一方、ソース／ドレイン電極１２０ｆと半導体層１２０ｂとの間の厚さＴ２は、ほぼ１μｍ以下の厚さを有するように形成されることができる。ソース／ドレイン電極１２０ｆは、ソース領域とドレイン領域が電気的に接続されるように一体型に形成されて有機電界発光表示装置１００の正常な駆動時には動作しないようになっている。このようなソース／ドレイン電極１２０ｆは、上述したゲート電極１２０ｄのような金属材質に形成されることができるが、本発明がソース／ドレイン電極１２０ｆの材質に限定されるわけではない。

上記ソース／ドレイン電極１２０ｆの上部には、保護膜１２０ｇと平坦化膜１２０ｈとがさらに形成されることもできる。保護膜１２０ｇは、ソース／ドレイン電極１２０ｆ及び層間絶縁膜１２０ｅを覆うように形成され、ソース／ドレイン電極１２０ｆ及びゲート電極１２０ｄを保護する役割を有する。保護膜１２０ｇは、通常の無機膜及びその等価物の中から選択されるいずれか一つに形成されることができるが、本発明が保護膜１２０ｇの材質に限定されるわけではない。また、平坦化膜１２０ｈは、保護膜１２０ｇを覆うように形成されて静電気放電回路１２０の表面が全体的に平坦に形成されることを助ける。このような平坦化膜１２０ｈは、ベンゾシクロブテン（ＢＣＢ：Ｂｅｎｚｏ Ｃｙｃｌｏ Ｂｕｔｅｎｅ）、アクリル及びその等価物の中から選択される少なくともいずれか一つに形成されることができるが、これに限定されるものではない。

上記平坦化膜１２０ｈの上部には、電極層１２０ｉがさらに形成されることができる。電極層１２０ｉは、導電性ビアホールｖ１を介してソース／ドレイン電極１２０ｆと電気的に接続される。電極層１２０ｉは、静電気発生の時、導電性ビアホールｖ１とソース／ドレイン電極１２０ｆとを介して静電気が放電するようにする。このような電極層１２０ｉは、上述したゲート電極１２０ｄのような金属材質に形成されることができるが、本発明が電極層１２０ｉの材質に限定されるものではない。

次に、本発明の一実施形態により形成された静電気放電回路１２０の作用に対して、より詳細に説明する。

図５は、本発明の一実施形態に係る有機電界発光表示装置１００で静電気が放電する経路を示した図面である。本発明によれば、静電気は大きくソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間の第１経路（丸１）、ソース／ドレイン電極１２０ｆと半導体層１２０ｂとの間の第２経路（丸２）及び、ゲート電極１２０ｄと半導体層１２０ｂとの間の第３経路（丸３）を介して放電することができる。

上記第１経路（丸１）は、ソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間の層間絶縁膜１２０ｅを介して放電する経路である。ソース／ドレイン電極１２０ｆから発生されて比較的高い電圧レベルを有する静電気は、ゲート電極１２０ｄ方向に強く放電することができる。ソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間に形成された層間絶縁膜１２０ｅは、絶縁破壊されて静電気放電を保護する。ソース／ドレイン電極１２０ｆに発生された静電気は、ゲート電極１２０ｄに接続されるグラウンドパッド１６０ａに排出できることは勿論である。ソース／ドレイン電極１２０ｆとゲート電極１２０ｄは、層間絶縁膜１２０ｅを間に置いて水平方向に１μｍないし１０μｍほど離隔して形成される。もし、ソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間の水平距離（ｌ１）が１μｍより短く形成される場合、ソース／ドレイン電極１２０ｆとゲート電極１２０ｄとの間の抵抗が低減して静電気放電回路１２０によって保護される電圧レベルが低減する。すなわち、数千ボルト以上の高い静電気を制御することが難しくなる。反対に、水平距離（ｌ１）が１０μｍより長い場合、抵抗が高くなることで、保護される電圧レベルは高くなるが、非画素領域１１０ｂに形成されることができる静電気放電回路１２０の領域には制限があるので、水平距離（ｌ１）は１０μｍ以内に制御されることが好ましい。

上記第２経路（丸２）は、ソース／ドレイン電極１２０ｆと半導体層１２０ｂとの間の層間絶縁膜１２０ｅとゲート絶縁膜１２０ｃとを介して放電する経路である。ソース／ドレイン電極１２０ｆから発生されて比較的低い電圧レベルを有する静電気は、半導体層１２０ｂが形成された方向に放電することができる。この場合、層間絶縁膜１２０ｅとゲート絶縁膜１２０ｃが絶縁破壊されながら、静電気放電を保護する役割を有するようになる。ソース／ドレイン電極１２０ｆと半導体層１２０ｂとの間の厚さＴ２は、ほぼ１μｍ以下に形成されて比較的低い電圧レベルを有する静電気から有機電界発光表示装置１００を保護することができるようになる。

上記第３経路（丸３）は、ゲート電極１２０ｄと半導体層１２０ｂとの間のゲート絶縁膜１２０ｃを介して放電する経路である。ゲート電極１２０ｄから発生された静電気は、半導体層１２０ｂが形成された方向に放電することができる。この場合、ゲート絶縁膜１２０ｃが絶縁破壊されながら、静電気放電から有機電界発光表示装置１００を保護することができるようになる。ゲート電極１２０ｄと半導体層１２０ｂとの間の厚さＴ１は、ほぼ１μｍ以下に形成されて比較的低い電圧レベルを有する静電気から有機電界発光表示装置１００を保護することができるようになる。一方、ゲート電極１２０ｄから発生された静電気は、ゲート絶縁膜１２０ｃの絶縁破壊を起こさなく、グラウンドパッド１６０ａに排出されることもできる。

上述した本発明の有機電界発光表示装置によれば、静電気放電回路１２０が比較的低いレベルの静電気から高いレベルの静電気まで多様に保護することができるという長所がある。

次に、本発明の一実施形態に係る有機電界発光表示装置１００の製造方法に対して説明する。

図６は、本発明の一実施形態に係る有機電界発光表示装置の製造方法を順に示したフローチャートであり、図７ａないし図７ｆは、図６の製造段階に沿って順次に製造される有機電界発光表示装置１００を示した図面であり、図８は、本発明の一実施形態によって完成された有機電界発光表示装置１００の画素領域１１０ａと非画素領域１１０ｂとを示したものである。

本発明の一実施形態に係る有機電界発光表示装置の製造方法は、図６ないし図 ８を参照すれば、画素領域１１０ａ及び非画素領域１１０ｂを有する基板を準備する基板準備段階Ｓ１と、半導体層形成段階Ｓ２と、ゲート絶縁膜形成段階Ｓ３と、ゲート電極形成段階Ｓ４と、層間絶縁膜形成段階Ｓ５及びソース／ドレイン電極形成段階Ｓ６とを介して画素領域１１０ａには少なくとも一つの薄膜トランジスタ１７０が形成され、非画素領域１１０ｂには静電気放電回路１２０が形成されることを含む。

上記基板準備段階Ｓ１は、図７ａを参照すれば、画素領域１１０ａ及び非画素領域１１０ｂに基板１１０を準備する段階である。基板準備段階Ｓ１は、上面と下面が板状からなる基板１１０に異物が含まれないように洗浄される段階及び以下の製造段階で熱または圧力によって基板１１０が容易に変形されないように圧密（プリコンパクション）される段階をさらに含むことができる。このような基板１１０は、０．０５ｍｍないし１ｍｍの厚さを有するように準備された方が良い。もし、基板１１０の厚さが０．０５ｍｍより薄い場合には、製造工程中に洗浄、蝕刻及び熱処理工程などによって損傷されやすく、取り扱いが難しく、また外力に破損されやすいという短所がある。基板１１０の厚さが１ｍｍより厚い場合には、最近のスリム化である各種の表示装置に適用し難しいという短所がある。基板１１０は、薄膜トランジスタ１７０及び有機電界発光素子１８０が形成されている画素領域１１０ａと静電気放電回路１２０と各種の駆動部が形成される非画素領域１１０ｂに区分される。

上記基板１１０が用意されば、基板１１０の上面のうち画素領域１１０ａと非画素領域１１０ｂに各々一定な厚さを有するバッファ層１７０ａ、１２０ａが形成される。バッファ層１７０ａ、１２０ａは、画素領域１１０ａと非画素領域１１０ｂにそれぞれまたは同時に形成されることができる。バッファ層１７０ａ、１２０ａは、不純物が基板１１０を介して薄膜トランジスタ１７０、有機電界発光素子１８０及び静電気放電回路１２０などの内部回路に流入されないようにする役割を有する。また、バッファ層１７０ａ、１２０ａは、表面に半導体層１７０ｂ、１２０ｂが形成されるように助ける。このような、バッファ層１７０ａ、１２０ａは、半導体工程中に容易に形成できるシリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_３Ｎ_４）、無機膜及びその等価物の中から選択される少なくともいずれか一つからなることができるが、ここで、バッファ層１７０ａ、１２０ａの材質に限定されるわけではない。この時、バッファ層１７０ａ、１２０ａは、必要に応じて多層の構造に形成されることもできる。また、バッファ層１７０ａ、１２０ａは、必要によって省略されることもできる。

上記半導体層形成段階Ｓ２は、図７ｂを参照すれば、基板１１０の画素領域１１０ａ及び非画素領域１１０ｂに半導体層１７０ｂ、１２０ｂが形成される。半導体層１７０ｂ、１２０ｂは、画素領域１１０ａと非画素領域１１０ｂにそれぞれまたは同時に形成されることができる。この時、基板１１０と半導体層１７０ｂ、１２０ｂとの間にバッファ層１７０ａ、１２０ａがさらに形成されることができる。

上記バッファ層１７０ａ、１２０ａは、上記基板１１０が用意されば、基板１１０の上面のうち画素領域１１０ａと非画素領域１１０ｂに各々一定な厚さを有するように形成される。バッファ層１７０ａ、１２０ａは、画素領域１１０ａと非画素領域１１０ｂにそれぞれまたは同時に形成されることができる。バッファ層１７０ａ、１２０ａは、不純物が基板１１０を介して薄膜トランジスタ１７０、有機電界発光素子１８０及び静電気放電回路１２０などの内部回路に流入されないようにする役割を有する。また、バッファ層１７０ａ、１２０ａは、表面に半導体層１７０ｂ、１２０ｂが形成されるように助ける。このような、バッファ層１７０ａ、１２０ａは、半導体工程中に容易に形成できるシリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_３Ｎ_４）、無機膜及びその等価物の中から選択される少なくともいずれか一つからなることができるが、本発明がバッファ層１７０ａ、１２０ａの材質に限定されるわけではない。この時、バッファ層１７０ａ、１２０ａは、必要に応じて多層の構造に形成されることもできる。また、バッファ層１７０ａ、１２０ａは、必要によって省略されることもできる。

上記半導体層１７０ｂ、１２０ｂは、相互対向される両側に形成されたソース及びドレイン領域（図示せず）と、ソース及びドレイン領域の間に形成されるチャンネル領域（図示せず）を含む。このような半導体層１７０ｂ、１２０ｂは、非晶質シリコン、マイクロシリコン、有機物及びその等価物の中から選択されるいずれか一つであることができるが、本発明が半導体層１７０ｂ、１２０ｂの材質に限定されるわけではない。例えば、半導体層１７０ｂ、１２０ｂは、シリコン結晶化段階と、多結晶シリコンパターニング段階とを介して所望の位置と模様に形成されることができる。

上記シリコン結晶化段階では、バッファ層１７０ａ、１２０ａ上面に非晶質シリコンを蒸着した後、非晶質シリコンが結晶化されてポリシリコンが形成されることを含む。ポリシリコンは、マイクロシリコンが結晶化されて形成されることもできる。非晶質シリコンは、プラズマ化学気相蒸着法（ＰＥＣＶＤ：ＰｌａｓｍａＥｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、低圧化学気相蒸着法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法及びそれに等価する方式の中から選択されるいずれか一つの方法によってバッファ層１７０ａ、１２０ａ上面に蒸着されることができるが、本発明が非晶質シリコンの形成方法に限定されるわけではない。バッファ層１２０に非晶質シリコンが蒸着された後、以下に説明する方法を介して非晶質シリコンが結晶化されてポリシリコンが形成される。

上記非晶質シリコンは、エキシマレーザーを使用するレーザー結晶化方法（ＥＬＡ）、金属触媒（促進材料）を使用する金属触媒結晶化方法（ＭＩＣ：Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）及び、固相結晶化（ＳＰＣ：Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）方法などを介して結晶化されることができる。その外にも既存レーザー結晶化方法にマスクを追加で使う順次側面結晶化（ＳＬＳ：Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）方法がある。

上記レーザー結晶化方法は、一番多く使用される方法として、既存の多結晶液晶表示装置の結晶化方法をそのまま利用可能だけではなく、工程方法が簡単で工程方法に対する技術開発が完了した状態である。

上記金属触媒結晶化方法は、レーザー結晶化方法を使用せずに、低温で結晶化できる方法のうち一つである。初期には、非晶質シリコン表面に金属触媒金属であるＮｉ、Ｃｏ、Ｐｄ、Ｔｉなどを蒸着或いはスピンコーティングして金属触媒金属が非晶質シリコン表面に直接浸透して非晶質シリコンの状を変化させながら、結晶化する方法として、低温で結晶化することができるという長所がある。

上記金属触媒結晶化方法のその他は、非晶質シリコン表面に金属層を介在させる時、マスクを利用して薄膜トランジスタの特定領域にニッケルシリサイドのような汚染物が介在されることを最大限抑制することができるという長所がある。このような結晶化方法を金属誘起固相成長方法（ＭＩＬＣ：Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）という。金属触媒誘導側面結晶化方法に使用されるマスクとしては、シャドウマスクが用いられることができ、シャドウマスクは、扇形マスク或いは点形マスクであることができる。

上記金属触媒結晶化方法のまたその他は、非晶質シリコン表面に金属触媒層を蒸着或いはスピンコーティングする時、キャッピング層を先に介在させて非晶質シリコンに流入される金属触媒量をコントロールする金属触媒誘導キャッピング層結晶化方法（ＭＩＣＣ：Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｗｉｔｈ Ｃａｐｐｉｎｇ Ｌａｙｅｒ）がある。キャッピング層としては、シルリコン窒化膜を使用することができる。シリコン窒化膜の厚さによって金属触媒層から非晶質シリコンに流入される金属触媒量が変わる。この時、シリコン窒化膜に流入される金属触媒は、シリコン窒化膜の全体に形成されることもでき、シャドウマスクなどを使用して選択的に形成されることができる。金属触媒層が非晶質シリコンを多結晶シリコンに結晶化された後、選択的にキャッピング層を除去することができる。キャッピング層除去方法には、湿式蝕刻方法（ウエットエッチング）或いは乾式蝕刻方法（ドライエッチング）を使用することができる。多結晶シリコンが形成された後、以下に説明する層間絶縁膜１７０ｅ、１２０ｅ上にビアホール（図示せず）を形成した後に不純物をビアホールを介して結晶化された多結晶シリコン上に投入して、内部に形成された金属触媒不純物を追加的に除去することができる。この時、金属触媒不純物を追加的に除去する方法をゲッタリング工程という。ゲッタリング工程には、上記不純物を注入する工程の以外に低温で薄膜トランジスタを加熱する加熱工程がある。ゲッタリング工程を介して良質の薄膜トランジスタを具現することができるようになる。

上記マイクロシリコンは、非晶質シリコンと多結晶シリコンとの間の結晶粒の大きさを有することとして、通常、その大きさが１ｎｍから１００ｎｍまでであることをいう。上記マイクロシリコンの電子移動図は、１から５０以下であり、正孔移動図は、０．０１から０．２以下であることを特徴とする。マイクロシリコンは、多結晶シリコンに比べて結晶粒の大きさが小さなことが特徴であり、結晶粒間の突出部領域が小さく形成されて結晶粒間に電子が移動する場合に支障を与えず、均一な特性を示すことができる。

上記マイクロシリコンの結晶粒方法には、大きく熱結晶化方法及びレーザー結晶化方法がある。熱結晶化方法は、非晶質シリコンを蒸着することと同時に結晶画構造を得る方法と再加熱方法がある。上記レーザー結晶化方法は、非晶質シリコンを化学真空蒸着と、非晶質シリコンを化学真空蒸着方法に蒸着した後、レーザーを利用して結晶化する方法であり、この時、使用されるレーザーの種類として、主にダイオードレーザーがある。上記ダイオードレーザーは、主に８００ｎｍ程度の赤色波長を利用する。また、上記赤色波長は、マイクロシリコン結晶質が均一に結晶化されることに寄与する役割を有する。

上述した方法により形成された多結晶シリコンは、多結晶シリコンパターニング段階を介して所望の位置に所望の個数の半導体層１７０ｂ、１２０ｂを形成する。多結晶シリコンパターニング段階は、フォトレジスト塗布、露光、現象、蝕刻及びフォトレジスト薄利などの工程を含む。

上記ゲート絶縁膜形成段階Ｓ３は、図７ｃを参照すれば、半導体層１７０ｂ、１２０ｂ上面に一定な厚さに形成されるゲート絶縁膜１７０ｃ、１２０ｃが形成される。ゲート絶縁膜１７０ｃ、１２０ｃは、画素領域１１０ａ及び非画素領域１１０ｂにそれぞれまたは同時に形成されることができる。この時、ゲート絶縁膜１７０ｃ、１２０ｃは、半導体層１７０ｂ、１２０ｂの内周縁であるバッファ層１７０ａ、１２０ａ上面にも形成されることができる。ゲート絶縁膜１７０ｃ、１２０ｃは、ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング法及びその等価方式の中から選択される少なくともいずれか一つの方法を介して形成されることができる。この時、ゲート絶縁膜１７０ｃ、１２０ｃは、シリコン酸化膜、シリコン窒化膜、無機膜またはその等価物の中から選択される少なくともいずれか一つに形成されることができるが、本発明がゲート絶縁膜１７０ｃ、１２０ｃの材質に限定されるわけではない。

上記ゲート電極形成段階Ｓ４では、図７ｄを参照すれば、画素領域１１０ａ及び非画素領域１１０ｂそれぞれのゲート絶縁膜１７０ｃ、１２０ｃ上面で半導体層１７０ｂ、１２０ｂに対応する位置にゲート電極１７０ｄ、１２０ｄが形成される。ゲート電極１７０ｄ、１２０ｄは、ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング法及びその等価方式の中から選択される少なくともいずれか一つの方法によりゲート絶縁膜１７０ｃ、１２０ｃ上面に蒸着されることができる。ゲート電極１７０ｄ、１２０ｄは、ゲート絶縁膜１７０ｃ、１２０ｃに蒸着された後、フォトレジスト塗布、露光、現象、蝕刻及びフォトレジスト薄利などの工程を介して所望の位置に所望の個数に形成されることができる。このようなゲート電極１７０ｄ、１２０ｄは、通常、金属（Ｍｏ、ＭｏＷ、Ｔｉ、Ｃｕ、Ａｌ、ＡｌＮｄ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金など）、ドーピングされた多結晶シリコン及びその等価物の中から選択される少なくともいずれか一つに形成されることができるが、本発明がゲート電極１７０ｄ、１２０ｄの材質に限定されるものではない。

上記層間絶縁膜形成段階Ｓ５は、図７ｅを参照すれば、画素領域１１０ａ及び非画素領域１１０ｂそれぞれのゲート電極１７０ｄ、１２０ｄの上面に層間絶縁膜１７０ｅ、１２０ｅが形成される。勿論、層間絶縁膜１７０ｅ、１２０ｅは、ゲート電極１７０ｄ、１２０ｄの内周縁であるゲート絶縁膜１７０ｃ、１２０ｃ上にも形成されることができる。この時、層間絶縁膜１７０ｅ、１２０ｅには、半導体層１７０ｂ、１２０ｂと、以下に説明するソース／ドレイン電極１７０ｆ、１２０ｆを連結するためのコンタクトホールが蝕刻工程を介して形成されることができる。層間絶縁膜１７０ｅ、１２０ｅは、ポリマー系列、プラスチック系列、ガラス系列またはその等価系列の中から選択されるいずれか一つに形成されることができるが、本発明がこれに限定されるのではない。

上記ソース／ドレイン電極形成段階Ｓ６では、図７ｆを参照すれば、画素領域１１０ａ及び非画素領域１１０ｂそれぞれの層間絶縁膜１７０ｅ、１２０ｅ上面にソース／ドレイン電極１７０ｆ、１２０ｆ及び導電性コンタクトｃ２、ｃ１が形成される。ソース／ドレイン電極１７０ｆ、１２０ｆは、ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング法及びその等価方式の中から選択される少なくともいずれか一つの方法によって蒸着された後、フォトレジスト塗布、露光、現象、蝕刻及びフォトレジスト薄利などの工程を介して所望の位置に所望の個数にパターニングされる。この時、層間絶縁膜形成段階Ｓ５に形成されたコンタクトホールに導電性物質を充填して導電性コンタクトｃ２、ｃ１が形成される。導電性コンタクトｃ２、ｃ１は、ゲート電極１７０ｄ、１２０ｄ及びソース／ドレイン電極１７０ｆ、１２０ｆと同様な金属材質に形成されることができるが、本発明が導電性コンタクトｃ２、ｃ１の材質に限定されるものではない。画素領域１１０ａのソース／ドレイン電極１７０ｆは、半導体層１７０ｂのソース領域（図示せず）とドレイン領域（図示せず）の各電極が独立的に形成されることができるが、非画素領域１１０ｂのソース／ドレイン電極１２０ｆは、ソース領域とドレイン領域に接触される電極が一体型に形成される。したがって、静電気放電回路１２０は、一般的な駆動電圧が印加される時には動作しなくなる。

上述した本発明の一実施形態によって、図８を参照すれば、基板１１０の画素領域１１０ａには、有機電界発光素子１８０に駆動電流を供給するための薄膜トランジスタ１７０が形成され、非画素領域１１０ｂには、薄膜トランジスタ１７０及び有機電界発光素子１８０が静電気放電から破壊されることを保護するための静電気放電回路１２０が形成される。

一方、画素領域１１０ａ及び非画素領域１１０ｂそれぞれに形成されるソース／ドレイン電極１７０ｆ、１２０ｆの上面には、それぞれ保護膜１７０ｇ、１２０ｇと平坦化膜１７０ｈ、１２０ｈがさらに形成されることもできる。画素領域１１０ａ及び非画素領域１１０ｂは、それぞれ導電性ビアホールｖ２、ｖ１を介して有機電界発光素子１８０及び電極層１２０ｉと電気的に接続されるように形成されることができる。

上記画素領域１１０ａは、基板１１０のほぼ中央に形成され、画素領域１１０ａに含まれる画素は少なくとも一つの薄膜トランジスタ１７０を含む構造をなす。この時、非画素領域１１０ｂに形成される静電気放電回路１２０は、画素領域１１０ａを取り囲む基板１１０内周の少なくとも一辺に形成される。

上述した有機電界発光表示装置１００の製造方法は、基板１１０の上部方向に発光する全面発光方式を中心に説明したが、本発明はこれに限定されず、基板１１０の下部方向に発光する背面発光方式または基板１１０の上部と下部方向に同時に発光する両面発光にも全部適用されることができる。

上述した製造方法によれば、静電気放電回路１２０は、薄膜トランジスタ１７０とほぼ同様な方法によって製造されることができることで、有機電界発光表示装置１００の製造費用減少及び時間短縮に効率的である。

上記静電気放電回路１２０が形成されることで、画素領域１１０ａの薄膜トランジスタ１７０と有機電界発光素子１８０を電気的に連結するための導電性ビアホールｖ２を形成する製造工程中に発生することができる静電気から薄膜トランジスタ１７０と有機電界発光素子１８０とを保護することができる。静電気放電回路１２０は、非画素領域１１０ｂに形成される少なくとも一つの駆動部（図１の１３０、１４０、１５０参照）が静電気放電により損傷されることを防止することができる。

図９は、本発明の他の実施形態に係る有機電界発光表示装置を概略的に示した図面である。

本発明の他の実施形態に係る有機電界発光表示装置２００は、図９を参照すれば、画素領域２１０ａ及び非画素領域２１０ｂを含む基板２１０の各辺に独立的に形成された静電気放電回路２２０を含む。これによって、静電気放電回路２２０は静電気放電が頻繁な領域、またはその他の必要な領域のみに選択的に形成されることができるという長所がある。静電気放電回路２２０は、それぞれが基板２１０に形成されたパッド部２６０のグラウンドパッド（図示せず）と電気的に接続されることは勿論である。本発明の他の実施形態に係る静電気放電回路２２０の詳細な構造は、本発明の一実施形態と同様に形成されるので、詳細な説明は省略する。

上述した本発明の一実施形態及び他の実施形態によれば、有機電界発光表示装置は、基板の少なくとも一辺に静電気放電回路が形成されることで、製造工程中の内部要因或いは他の外部環境により発生される静電気放電によって画素または駆動部が損傷されることを防止することができるようになる。

一方、本発明において、有機電界発光素子は正極（ＩＴＯ）、有機層及び負極（金属）からなる。上記有機層は、電子と正孔が結合して励起子を形成して発光する発光層（ＥＭｉｔｔｉｎｇ Ｌａｙｅｒ、ＥＭＬ）、電子を輸送する電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＥＴＬ）正孔を輸送する正孔輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＨＴＬ）からなることができる。また、上記電子輸送層の一側面には、電子を注入する電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｎｇ Ｌａｙｅｒ、ＥＩＬ）が形成され、上記正孔輸送層の一側面には、正孔を注入する正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｎｇ Ｌａｙｅｒ、ＨＩＬ）がさらに形成されることができる。尚、燐光型有機電界発光素子の場合には、正孔抑制層（Ｈｏｌｅ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ、ＨＢＬ）が発光層（ＥＭＬ）と電子輸送層（ＥＴＬ）との間に選択的に形成されることができ、電子抑制層（Ｅｌｅｃｔｒｏｎ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ、ＥＢＬ）が発光層（ＥＭＬ）と正孔輸送層（ＨＴＬ）との間に選択的に形成されることができる。

また、上記有機層は、２種類の層を混合してその厚さを減少させるスリム型有機電界発光素子（Ｓｌｉｍ ＯＬＥＤ）構造で形成することもできる。例えば、正孔注入層と正孔輸送層とを同時に形成する正孔注入輸送層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＨＩＴＬ）構造及び電子注入層と電子輸送層とを同時に形成する電子注入輸送層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＥＩＴＬ）構造を選択的に形成することができる。上記のようなスリム型有機電界発光素子は、発光效率を増加させることにその使用目的がある。また、正極（ＩＴＯ）と発光層との間には、選択層としてバッファ層を形成することができる。上記バッファ層は、電子をバッファリングする電子バッファ層と正孔をバッファリングする正孔バッファ層に区分することができる。

上記電子バッファ層は、負極（金属）と電子注入層（ＥＩＬ）との間に選択的に形成することができ、上記電子注入層（ＥＩＬ）機能の代わりに形成することができる。この時、上記有機層の積層構造は、発光層（ＥＭＬ）／電子輸送層（ＥＴＬ）／電子バッファ層／負極（金属）になることができる。また、上記正孔バッファ層は、正極（ＩＴＯ）と正孔注入層（ＨＩＬ）との間に選択的に形成することができ、正孔注入層（ＨＩＬ）機能の代わりに形成することができる。この時、上記有機層の積層構造は、正極（ＩＴＯ）／正孔バッファ層／正孔輸送層（ＨＴＬ）／発光層（ＥＭＬ）になることができる。

上記構造に対して可能な積層構造を記載すれば、次のようになる。

（ａ)正積層構造（Ｎｏｒｍａｌ Ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）
（１)正極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／負極、
（２)正極／正孔バッファ層／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／負極、
（３)正極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／電子バッファ層／負極、
（４)正極／正孔バッファ層／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／電子バッファ層／負極、
（５)正極／正孔注入層／正孔バッファ層／正孔輸送層／発光層／電子輸送層／電子注入層／負極、
（６)正極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子バッファ層／電子注入層／負極。

（ｂ)正スリム構造（Ｎｏｒｍａｌ Ｓｌｉｍ Ｓｔｒｕｃｔｕｒｅ）
（１)正極／正孔注入輸送層／発光層／電子輸送層／電子注入層／負極、
（２)正極／正孔バッファ層／正孔注入輸送層／発光層／電子輸送層／電子注入層／負極、
（３)正極／正孔注入層／正孔輸送層／発光層／電子注入輸送層／電子バッファ層／負極、
（４)正極／正孔バッファ層／正孔輸送層／発光層／電子注入輸送層／電子バッファ層／負極、
（５)正極／正孔注入輸送層／正孔バッファ層／発光層／電子輸送層／電子注入層／負極、
（６)正極／正孔注入層／正孔輸送層／発光層／電子バッファ層／電子注入輸送層／負極。

（ｃ)逆積層構造（Ｉｎｖｅｒｔｅｄ Ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）
（１)負極／電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層／正極、
（２)負極／電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層／正孔バッファ層／正極、
（３)負極／電子バッファ層／電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層／正極、
（４)負極／電子バッファ層／電子注入層／電子輸送層／発光層／正孔輸送層／正孔バッファ層／正極、
（５)負極／電子注入層／電子輸送層／発光層／正孔輸送層／正孔バッファ層／正孔注入層／正極、
（６)負極／電子注入層／電子バッファ層／電子輸送層／発光層／正孔輸送層／正孔注入層／正極。

（ｄ)逆スリム構造（Ｉｎｖｅｒｔｅｄ Ｓｌｉｍ Ｓｔｒｕｃｔｕｒｅ）
（１)負極／電子注入層／電子輸送層／発光層／正孔注入輸送層／正極、
（２)負極／電子注入層／電子輸送層／発光層／正孔注入輸送層／正孔バッファ層／正極、
（３)負極／電子バッファ層／電子注入輸送層／発光層／正孔輸送層／正孔注入層／正極、
（４)負極／電子バッファ層／電子注入輸送層／発光層／正孔輸送層／正孔バッファ層／正極、
（５)負極／電子注入層／電子輸送層／発光層／正孔バッファ層／正孔注入輸送層／正極、
（６)負極／電子注入輸送層／電子バッファ層／発光層／正孔輸送層／正孔注入層／正極。

このような、有機電界発光素子を駆動する方式としては、受動マトリックス（パッシブマトリクス）方式と能動マトリックス（アクティブマトリクス）方式が知られている。上記受動マトリックス方式は、正極と負極を直交するように形成し、ラインを選択して駆動することで、製作工程が単純であり、低投資費用であるが、大画面の具現時に電流消耗量が多いという短所がある。上記能動マトリックス方式は、薄膜トランジスタのような能動素子及び用量性素子を各画素に形成することで、電流消耗量が低く、画質及び寿命が優秀であり、中大型に至るまで拡大可能であるという長所がある。

以上、本発明は、上述した特定の好適な実施例に限定されるものではなく、特許請求範囲から請求する本発明の基本概念に基づき、当該技術分野における通常の知識を有する者であれば、様々な実施変形が可能であり、そのような変形は本発明の特許請求範囲に属するものである。

本発明の一実施形態に係る有機電界発光表示装置の概路図である。 図１のＡ部分を示したレイアウトである。 図２をＩ−Ｉ線に沿って切断した断面図である。 図２をＩＩ−ＩＩ線に沿って切断した断面図である。 本発明の一実施形態に係る有機電界発光表示装置から静電気が放電される経路を示した図面である。 本発明の一実施形態に係る有機電界発光表示装置の製造方法を順に示したフローチャートである。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 図６の段階別に形成される有機電界発光表示装置を示した図面である。 本発明の一実施形態によって製造された有機電界発光表示装置の画素領域と非画素領域を示した図面である。 本発明の他の実施形態に係る有機電界発光表示装置の概路図である。

符号の説明

１００、２００ 有機電界発光表示装置
１１０、２１０ 基板
１１０ａ、２１０ａ 画素領域
１１０ｂ、２１０ｂ 非画素領域
１２０、２２０ 静電気放電回路
１２０ａ バッファ層
１２０ｂ 半導体層
１２０ｃ ゲート絶縁膜
１２０ｄ ゲート電極
１２０ｅ 層間絶縁膜
１２０ｆ ソース／ドレイン電極
１３０ データ駆動部
１４０ スキャン駆動部
１５０ 発光制御駆動部
１６０、２６０ パッド部
１６０ａ グラウンドパッド

Claims (28)

1. 画素領域及び非画素領域を含む基板と、
   前記基板の前記非画素領域に形成される静電気放電回路と、を含むことを特徴とする有機電界発光表示装置。
2. 前記静電気放電回路は、
   前記基板に形成される半導体層と、
   前記半導体層に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜に形成されるゲート電極と、
   前記ゲート電極を覆うように形成される層間絶縁膜と、
   前記層間絶縁膜に形成されるソース／ドレイン電極と、を含んで形成されることを特徴とする請求項１に記載の有機電界発光表示装置。
3. 前記ソース／ドレイン電極は、前記ゲート電極と水平方向に１μｍないし１０μｍの距離だけ離隔されるように形成されることを特徴とする請求項２に記載の有機電界発光表示装置。
4. 前記非画素領域は、
   前記画素領域の画素を駆動するための少なくとも一つの駆動部と、
   前記画素及び前記駆動部を外部モジュールと電気的に接続するためのパッド部と、をさらに含むことを特徴とする請求項２に記載の有機電界発光表示装置。
5. 前記パッド部は、前記基板の内周の少なくとも一辺に形成されることを特徴とする請求項４に記載の有機電界発光表示装置。
6. 前記静電気放電回路は、前記基板の内周に前記パッド部が形成された領域を除いた残りの中から選択される少なくとも一辺に形成されることを特徴とする請求項５に記載の有機電界発光表示装置。
7. 前記静電気放電回路は、前記基板の内周の各辺に独立的に形成されることを特徴とする請求項６に記載の有機電界発光表示装置。
8. 前記静電気放電回路は、前記基板の内周を囲むように一体型に形成されることを特徴とする請求項６に記載の有機電界発光表示装置。
9. 前記ゲート電極は、前記パッド部に形成されるグラウンドパッドと電気的に繋がれることを特徴とする請求項４に記載の有機電界発光表示装置。
10. 前記静電気放電回路は、前記基板と前記半導体層との間に形成されるバッファ層をさらに含むことを特徴とする請求項２に記載の有機電界発光表示装置。
11. 前記静電気放電回路は、前記ソース／ドレイン電極の上面に形成される保護層をさらに含むことを特徴とする請求項２に記載の有機電界発光表示装置。
12. 前記静電気放電回路は、前記ソース／ドレイン電極と前記半導体層とを電気的に接続するための導電性コンタクトを含むことを特徴とする請求項２に記載の有機電界発光表示装置。
13. 前記静電気放電回路は、前記保護層の上面に形成される電極層をさらに含むことを特徴とする請求項１１に記載の有機電界発光表示装置。
14. 前記電極層は、前記ソース／ドレイン電極と導電性ビアホールを介して電気的に接続されることを特徴とする請求項１３に記載の有機電界発光表示装置。
15. 画素領域及び非画素領域を有する基板を準備する段階と、
    前記画素領域及び非画素領域に半導体層を形成する段階と、
    前記画素領域及び非画素領域の半導体層にゲート絶縁膜を形成する段階と、
    前記画素領域及び非画素領域のゲート絶縁膜にゲート電極を形成する段階と、
    前記画素領域及び非画素領域のゲート電極を覆う層間絶縁膜を形成する段階と、
    前記画素領域及び非画素領域の層間絶縁膜にソース／ドレイン電極を形成する段階と、を含み、
    前記画素領域には、少なくとも一つの薄膜トランジスタが形成され、
    前記非画素領域には、静電気放電回路が形成されることを特徴とする有機電界発光表示装置の製造方法。
16. 前記静電気放電回路は、前記薄膜トランジスタと同一な層上に形成されることを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
17. 前記非画素領域の前記ソース／ドレイン電極は、
    前記非画素領域の前記ゲート電極と水平方向に１μｍないし１０μｍの距離だけ離隔して形成されることを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
18. 前記非画素領域は、
    前記画素領域の画素を駆動するための少なくとも一つの駆動部と、
    前記画素及び前記駆動部を外部モジュールと電気的に接続するためのパッド部と、をさらに含むことを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
19. 前記パッド部は、前記基板の内周の少なくとも一辺に形成されることを特徴とする請求項１８に記載の有機電界発光表示装置の製造方法。
20. 前記静電気放電回路は、前記基板の内周に前記パッド部が形成された領域を除いた残りの中から選択される少なくとも一辺に形成されることを特徴とする請求項１９に記載の有機電界発光表示装置の製造方法。
21. 前記静電気放電回路は、前記基板の内周の各辺に独立的に形成されることを特徴とする請求項２０に記載の有機電界発光表示装置の製造方法。
22. 前記静電気放電回路は、前記基板の内周を囲むように一体型に形成されることを特徴とする請求項２０に記載の有機電界発光表示装置の製造方法。
23. 前記ゲート電極は、前記パッド部に形成されるグラウンドパッドと電気的に接続されることを特徴とする請求項１８に記載の有機電界発光表示装置の製造方法。
24. 前記静電気放電回路は、前記基板と前記半導体層との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
25. 前記静電気放電回路は、前記ソース／ドレイン電極の上面に保護層が形成される段階をさらに含むことを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
26. 前記静電気放電回路は、前記ソース／ドレイン電極と前記半導体層とを電気的に接続するための導電性コンタクトを含むことを特徴とする請求項１５に記載の有機電界発光表示装置の製造方法。
27. 前記静電気放電回路は、前記保護層の上面に電極層が形成される段階をさらに含むことを特徴とする請求項２５に記載の有機電界発光表示装置の製造方法。
28. 前記電極層は、前記ソース／ドレイン電極と導電性ビアホールを介して電気的に接続されることを特徴とする請求項２７に記載の有機電界発光表示装置の製造方法。

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