JP2008167058A - 受信回路、受信方法およびそれらを利用した無線装置 - Google Patents

Abstract

【課題】シリアル形式で伝送された信号を、非同期で受信する。
【解決手段】クロックＣＫ１〜ＣＫ４は、位相が互いに１／ｎ周期シフトしている。データ取込部１１は、シリアルデータＤ２を、クロックそれぞれのタイミングで取り込む。位相検出部７４は、ｎ個のビットデータＢ１〜Ｂ４を利用して、シリアルデータＤ２の遷移エッジの位相を検出する。有効ビット数決定部７２は、あるビットデータを取り込む際のシリアルデータの遷移エッジの位相と、その前のビットデータを取り込む際のシリアルデータの遷移エッジの位相との関係に応じて、取り込むべき有効ビット数を決定する。ビットデータ出力部７０は、有効ビット数の、シリアルデータの遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力する。
【選択図】図２

Description

本発明は、シリアルデータを受信する受信回路に関する。

近年、携帯電話の通信方式として、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−ＣＤＭＡ）などの第３世代が主流となりつつある。これらの通信方式では、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式やＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ）方式などの第２世代の通信方式と比べて、非常に高いチップレート（あるいはビットレート）で通信を行っている。

たとえば、第３世代のＷ−ＣＤＭＡ方式では、デジタルベースバンド回路（以下、単にベースバンド回路ともいう）とアナログ無線部（以下、ＲＦＩＣともいう）間は、送信側１０ビット、受信側８ビットのＩ／Ｑ信号が十ＭＨｚ以上の速度で送受信される。ベースバンド回路間と、ＲＦＩＣ間をパラレル接続した場合、数十本の信号線でベースバンド回路とＲＦＩＣ間を接続する必要がある。信号線の本数の増加は、小型化が求められる携帯電話端末においては、非常に重要な問題となる。

このような問題を解決するために、特許文献１に記載されるように、１０ビットあるいは８ビットの信号に対してパラレルシリアル変換を行い、高い周波数に変換することにより、信号線の本数を減らす手法が考えられる。
特表２００４−５１９９４３号公報 特表２００６−３１８６７４号公報

しかしながら、特許文献１に記載の技術では、シリアル形式で伝送されたシリアルデータを受信する際に、ビット列、すなわち１ワードの区切りを識別するために同期信号が必要とされるため、別途信号線を追加する必要がある。信号線の追加は、セットのサイズの増大を招くため望ましくない。

本発明はこうした課題に鑑みてなされたものであり、その目的は、シリアル形式で伝送された信号を、非同期で確実に受信するための受信回路の提供にある。

本発明のある態様は、送信回路から送信されるシリアルデータを受信する受信回路に関する。この受信回路は、シリアルデータと周波数が等しいｎ（ｎは２以上の整数）個のクロックであって、位相が互いに１／ｎ周期シフトしたｎ個のクロックを生成するクロック生成部と、シリアルデータを、ｎ個のクロックそれぞれのタイミングで取り込むデータ取込部と、データ取込部により取り込まれたｎ個のビットデータを利用して、シリアルデータの遷移エッジの位相を検出する位相検出部と、あるビットデータを取り込む際のシリアルデータの遷移エッジの位相と、その前のビットデータを取り込む際のシリアルデータの遷移エッジの位相との関係に応じて、取り込むべき有効ビット数を決定する有効ビット数決定部と、データ取込部により取り込まれたｎ個のビットデータを受け、その中から有効ビット数のビットデータであって、シリアルデータの遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力するビットデータ出力部と、ビットデータの取り込みごとに生成される有効ビット数に応じた数値を積算するカウンタと、シリアルデータの伝送単位のビット数より多い段数を有し、ビットデータ出力部から出力されるビットデータを順次格納するシフトレジスタであって、シフト量が前記有効ビット数に応じて可変であるシフトレジスタと、カウンタにより積算されたカウント値に応じて、シフトレジスタに格納されたビット列からシリアルデータの先頭ビットの位置を決定し、シリアルデータを所定のフォーマットで出力するデータ出力部と、を備える。

この態様では、受信したビットデータをシリアルデータの伝送単位（以下、単にワードともいう）のビット数より長い段数を有するシフトレジスタに格納する。さらに、カウンタによって、所定の期間、たとえば、１ワードのビット数分のクロックの間に取り込まれたビット数をカウントする。シフトレジスタには、抽出すべき１ワード分のビットデータに加えて、その前後のビットデータが冗長的に格納される。したがって、ジッタなどの影響によって、クロックの位相とシリアルデータの位相がずれた場合でも、カウント値を参照することで、所定のタイミングごとに、シフトレジスタから１ワード分のビットデータを確実に抽出することができる。

シフトレジスタは、格納したビット列を所定のタイミングでパラレル出力してもよい。データ出力部は、パラレル出力されたビット列をロードするバレルシフタを含んでもよい。バレルシフタは、カウンタによるカウント値に応じて、ロードされたビット列をシフトし、シリアルデータの伝送単位のビット数のビットデータを抽出してもよい。

カウンタは、有効ビット数をＹとするとき、（Ｙ−１）を有効ビット数に応じた数値としてカウントアップしてもよい。この場合、カウンタによるカウント値は、シフトレジスタにおけるビットデータの相対的な変動量を示すことになる。

受信回路は、１つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、無線装置である。この装置は、ベースバンド回路と、無線部と、ベースバンド回路と無線部間を低電圧差動信号によって接続するアナログフロントエンド回路と、を備える。ベースバンド回路は、無線部に出力すべき送信信号を、アップサンプリングおよび補間した後、高次でΣΔ変調し、シリアルデータに変換してアナログフロントエンド回路へと出力する。アナログフロントエンド回路は、ベースバンド回路から出力されるシリアルデータを受信する上述の受信回路を含み、受信したシリアルデータを、積算してダウンサンプリングした後、デジタルアナログ変換して無線部へと出力する。

この態様によると、ベースバンドから出力されるシリアルデータを、確実に再生することが可能となる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る受信回路によれば、シリアルデータを確実に受信することができる。

図１は、本実施の形態に係る送受信システム１の全体構成を示すブロック図である。送受信システム１は、受信回路２と送信回路４を備える。図１の回路では、受信回路２と送信回路４は、差動信号線Ｌｐ、Ｌｎを介して、ＬＶＤＳ（Low voltage differential signal）などの差動信号を用いてデータの送受信を行う。なお、受信回路２と送信回路４の間の伝送方式は、シリアルデータであればよく、差動でなくてもよい。受信回路２、送信回路４には、マスタークロックＭＣＬＫが供給される。

まず、送信回路４側の構成を説明する。送信回路４は、ＰＬＬ（Phase Locked Loop）５、データ生成部６、差動トランスミッタ７を備える。ＰＬＬ５は、マスタークロックＭＣＬＫを逓倍し、シリアルデータの送信に必要なクロックＣＫｔｘを生成する。データ生成部６は、クロックＣＫｔｘを利用して、送信すべきシリアルデータＤ１を生成する。差動トランスミッタ７は、シリアルデータＤ１を差動信号に変換し、差動信号線Ｌｐ、Ｌｎに出力する。

続いて、受信回路２について説明する。本実施の形態に係る受信回路２は、送信回路４から送信されるシリアルデータＤ１を受信し、これを再生してパラレルデータＰＤＯＵＴまたはシリアルデータＳＯＵＴとして出力する。

受信回路２は、差動レシーバ８、クロック生成部９、データ入力部１０、データ補償部１４を備える。
差動レシーバ８は、差動トランスミッタ７から出力された差動信号を増幅し、シングルエンドのシリアルデータ（以下、入力シリアルデータともいう）Ｄ２に変換する。

クロック生成部９は、シリアルデータＤ１、Ｄ２と周波数が等しいｎ（ｎは２以上の整数）個のクロックを生成する。本実施の形態においてｎ＝４であり、４個のクロックＣＫ１〜ＣＫ４は、位相が互いに１／ｎ周期シフトしている。クロック生成部９はＰＬＬなどで構成することができる。以下、クロックＣＫ１を基準クロックとし、それよりも、位相が９０度、１８０度、２７０度遅れたクロックを、それぞれクロックＣＫ２、ＣＫ３、ＣＫ４と呼ぶ。

ここで、送信回路４から送出されるシリアルデータＤ１は、マスタークロックＭＣＬＫをもとに生成されたクロックＣＫｔｘと同期している。一方、クロックＣＫ１〜ＣＫ４も、マスタークロックＭＣＬＫを逓倍して生成される。ところが、ＰＬＬのジッタの影響によりクロックＣＫ１〜ＣＫ４は、クロックＣＫｔｘと完全に同期しているとは限らず、またクロック同士が同期していたとしても、差動信号線Ｌｐ、Ｌｎを介して伝送されたシリアルデータＤ１（Ｄ２）の位相と、クロック信号ＣＫの位相が揃っている保証はない。かかる状況において、受信回路２は、入力されたシリアルデータＤ２から適切にビットデータを抽出する必要がある。

データ入力部１０は、入力シリアルデータＤ２と、クロック生成部９により生成されたクロック信号ＣＫ１〜ＣＫ４を受ける。データ入力部１０は、データ取込部１１、位相選択部１２を含む。
データ取込部１１は、入力シリアルデータＤ２の取り込み対象となるビットデータを、ｎ（＝４）個のクロックＣＫ１〜ＣＫ４それぞれのタイミング（以下、ポジティブエッジとする）で取り込む。以下、クロックＣＫ１〜ＣＫ４によって取り込まれたビットデータを、ビットデータＢ１〜Ｂ４と記す。データ取込部１１は、取り込んだビットデータＢ１〜Ｂ４を、基準クロックＣＫ１と同期して出力する。

図２は、データ取込部１１、位相選択部１２の構成例を示す回路図である。
データ取込部１１は、クロックＣＫ１〜ＣＫ４ごとに、ｎ（＝４）段のカスケード接続されたフリップフロップＦＦａ〜ＦＦｄを備える。初段のフリップフロップＦＦ１ａ〜ＦＦ４ａのＤ端子（入力端子）には入力シリアルデータＤ２が入力され、それぞれのクロック端子には、クロックＣＫ１〜ＣＫ４が入力される。初段のフリップフロップＦＦ１ａ〜ＦＦ４ａは、それぞれのクロックＣＫ１〜ＣＫ４のポジティブエッジのタイミングで、入力シリアルデータＤ２をラッチする。

２段目以降のフリップフロップＦＦｉａ〜ＦＦｉｄのＤ端子には、それぞれ、前段のフリップフロップＦＦ（ｉ−１）ａ〜ＦＦ（ｉ−１）ａの出力データが入力される。各フリップフロップのクロック端子には、前段のクロック端子に供給されるクロックよりも一つ位相が進んだクロックが供給される。なお、基準クロックＣＫ１より、一つ位相が進んだクロックは、基準クロックＣＫ１それ自身である。

４段目のフリップフロップＦＦ１ｄ〜ＦＦ４ｄのクロック端子には、すべて基準クロックＣＫ１が供給される。データ取込部１１は、フリップフロップＦＦ１ｄ〜ＦＦ４ｄの出力データを、それぞれビットデータＢ１〜Ｂ４として出力する。すなわち、多段接続されたフリップフロップによって、異なるクロックＣＫ１〜ＣＫ４でラッチされたデータが、最終的に基準クロックＣＫ１のポジティブエッジに揃えて出力される。

位相選択部１２には、ｎビットのビットデータＢ１〜Ｂ４と、基準クロックＣＫ１が入力される。位相選択部１２は、フリップフロップＦＦ１ｅ〜ＦＦ４ｅ、ビットデータ出力部７０、有効ビット数決定部７２、位相検出部７４を含む。

フリップフロップＦＦ１ｅ〜ＦＦ４ｅは、入力されたビットデータＢ１〜Ｂ４をラッチする。フリップフロップＦＦ１ｅ〜ＦＦ４ｅの出力データＢ１ｄ〜Ｂ４ｄは、ビットデータＢ１〜Ｂ４を基準クロックＣＫ１の１サイクルだけ遅延したデータとなる。なお、フリップフロップＦＦ１ｅ〜ＦＦ４ｅを、データ取込部１１のフリップフロップＦＦ１ｄ〜ＦＦ４ｄで代用してもよい。この場合、回路面積を削減できる。

位相検出部７４は、データ取込部１１により取り込まれたｎ（＝４）個のビットデータＢ１〜Ｂ４を利用して、入力シリアルデータＤ２の遷移エッジの位相（タイミング）を検出する。遷移エッジの位相は、クロックＣＫ１〜ＣＫ４との相対関係で特定される。

具体的には、位相検出部７４は、ｎ（＝４）個のクロックＣＫ１〜ＣＫ４ごとに取り込まれた４個のビットデータＢ１〜Ｂ４および遅延されたビットデータＢ１ｄ〜Ｂ４ｄを参照し、入力シリアルデータＤ２の遷移エッジを検出する。遷移エッジの検出は、それぞれのビットデータＢ１〜Ｂ４を、対応する遅延されたＢ１ｄ〜Ｂ４ｄと比較し、ビット遷移の有無に応じて判定すればよい。

有効ビット数決定部７２は、あるビットデータを取り込む際の入力シリアルデータＤ２の遷移エッジの位相と、その前のビットデータを取り込む際の入力シリアルデータＤ２の遷移エッジの位相との関係に応じて、取り込むべき有効ビット数Ｙを決定する。

ビットデータ出力部７０は、データ取込部１１により取り込まれたｎ（＝４）個のビットデータＢ１〜Ｂ４と、有効ビット数Ｙを受ける。ビットデータ出力部７０は、ビットデータＢ１〜Ｂ４の中からＹ個のビットデータであって、入力シリアルデータＤ２の遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力する。

以下、位相選択部１２の動作について説明する。図３は、位相選択部１２によるデータの取り込み動作のタイムチャートである。入力シリアルデータＤ２やクロック信号ＣＫ１〜ＣＫ４に生ずるジッタや伝搬遅延は、独立に発生する。したがって、図３にＤ２ａ〜Ｄ２ｄで示されるように、入力シリアルデータＤ２の遷移エッジと、クロック信号ＣＫ１〜ＣＫ４の位相の関係は変動する。

Ｄ２ａ〜Ｄ２ｄをそれぞれ第１状態〜第４状態と呼ぶ。第１状態では、入力シリアルデータＤ２の遷移エッジは、クロックＣＫ２とＣＫ３のポジティブエッジの間に発生する。第２状態では、入力シリアルデータＤ２の遷移エッジは、クロックＣＫ３とＣＫ４のポジティブエッジの間に発生する。第３状態では、入力シリアルデータＤ２の遷移エッジは、クロックＣＫ４とＣＫ１のポジティブエッジの間に発生する。第４状態では、入力シリアルデータＤ２の遷移エッジは、クロックＣＫ１とＣＫ２のポジティブエッジの間に発生する。

データ取込部１１は、クロックＣＫ１〜ＣＫ４それぞれのポジティブエッジでのデータを取り込む。図３では、入力シリアルデータＤ２ａに対して、４つのビットデータＢ１〜Ｂ４が取り込まれる。入力シリアルデータＤ２を確実に取り込むためには、フリップフロップのセットアップタイム、ホールドタイムの条件を満たす必要がある。そこで、セットアップ、ホールドタイムを考慮し、入力シリアルデータＤ２の遷移エッジと所定の位相関係を有するクロックを利用してラッチされたビットデータを選択する必要がある。

所定の位相関係は、フリップフロップのセットアップマージン、ホールドマージンを考慮して決定すればよい。たとえば、入力シリアルデータＤ２の遷移エッジＥ１に対して、１８０度〜２７０度の位相遅延φを有するクロックを選択してもよい。
この場合、入力シリアルデータＤ２ａに対してはクロックＣＫ１が選択され、それに応じたビットデータＢ１が取り込まれる。同様に、入力シリアルデータＤ２ｂ〜Ｄ２ｄに対しては、それぞれクロックＣＫ２〜ＣＫ４が選択され、それぞれに応じたビットデータＢ２〜Ｂ４が取り込まれる。

有効ビット数決定部７２は、位相検出部７４により検出した入力シリアルデータＤ２の遷移エッジ（以下、現遷移エッジという）と、１回前の取り込みの際の遷移エッジ（以下、旧遷移エッジという）との位相関係に応じて、有効ビット数Ｙを決定する。なお、入力シリアルデータＤ２の遷移エッジは、取り込むべきビットデータと１：１で対応する。したがって、以下の説明では、現遷移エッジ、旧遷移エッジを、取り込むべきビットデータの符号を用いて表現する。たとえば、現遷移エッジがＥ１であれば、それをＢ１と示す。

現遷移エッジＥｎと、旧遷移エッジＥｐが同じ場合、有効ビット数Ｙを１とする。これは、クロックと、入力シリアルデータＤ２の相対的なジッタが小さい状態を示しており、１回の取り込み処理で、１つのビットデータが取り込めばよいことを示す。つまり、旧遷移エッジＥｐと現遷移エッジＥｎの組を（Ｅｐ→Ｅｎ）と書くとき、
（Ｂ１→Ｂ１）
（Ｂ２→Ｂ２）
（Ｂ３→Ｂ３）
（Ｂ４→Ｂ４）
の場合には、Ｙ＝１個のビットデータが取り込まれる。

旧遷移エッジＥｐと現遷移エッジＥｎとの位相差が±９０度の場合、有効ビット数Ｙは以下のように設定される。
（１） 遷移エッジが、基準クロックＣＫ１のポジティブエッジを跨がずに変化する場合、有効ビット数Ｙは１である。
つまり、
（Ｂ１→Ｂ２）
（Ｂ２→Ｂ１）
（Ｂ２→Ｂ３）
（Ｂ３→Ｂ２）
（Ｂ３→Ｂ４）
（Ｂ４→Ｂ３）
の場合には、有効ビット数Ｙは１である。

（２） 遷移エッジが、基準クロックＣＫ１のポジティブエッジを跨いで変化する場合、有効ビット数Ｙは、０または２である。
（Ｂ１→Ｂ４）のとき、Ｙ＝０
（Ｂ４→Ｂ１）のとき、Ｙ＝２
このことは、クロックの位相が、１周期の境界（つまり基準クロックＣＫ１のポジティブエッジ）を跨いで（Ｂ１→Ｂ４）と変化する場合には、すでにその前クロックであるＣＫ１によってそのデータは取り込んだものであるから、クロックＣＫ４によるデータの取り込みは不要となることを意味する。つまり、この場合、取り込むべきビットデータが存在しない。
逆に（Ｂ４→Ｂ１）と変化する場合には、２つのクロックを用いて、２ビット分のデータの取り込みが可能であることを意味する。

以上がデータ入力部１０の構成および動作である。次に、図１に戻り、データ補償部１４の構成について説明する。
位相選択部１２は、取り込んだ有効ビット数Ｙ個のビットデータを、２ビットの取込ビットデータＤ３［１：０］として出力する。有効ビット数Ｙが０の場合、ビットＤ３［１］、ビットＤ３［０］には０が格納される。有効ビット数Ｙが１の場合、ビットＤ３［１］に０が、ビットＤ３［０］には取得されたビットデータが格納される。有効ビット数Ｙが２の場合、ビットＤ３［１］、ビットＤ３［０］に、取得された２つのビットデータがそれぞれ格納される。また、位相選択部１２は、有効ビット数決定部７２により生成された有効ビット数Ｙを、２ビットの有効ビット数データＤ４［１：０］として出力する。

データ補償部１４は、バイナリカウンタ１５、可変シフトレジスタ１６、バレルシフタ１７、パラレルシリアル変換器１８、出力フリップフロップ１９を含む。

バイナリカウンタ１５には、有効ビット数データＤ４が入力される。バイナリカウンタ１５は、ビットデータの取り込みごとに生成される有効ビット数Ｙに応じた数値Ｊを積算する。有効ビット数Ｙに応じた数値Ｊは、Ｊ＝Ｙ−１で与えられる。

可変シフトレジスタ１６は、シリアルデータの伝送単位のビット数Ｋより多い段数Ｌを有している。この段数Ｌは、少なくともビット数Ｋよりも２以上大きいことが望ましく、さらには、Ｋの２倍以上であることが望ましい。たとえば、Ｋ＝８にビットの場合、可変シフトレジスタ１６の段数Ｌは、Ｌ＝１６以上の値に設定し、たとえば、Ｌ＝６４に設定する。以下では、Ｌ＝１６の場合について説明する。可変シフトレジスタ１６は、ビットデータ出力部７０から出力されるビットデータＤ３［１：０］を順次格納する。可変シフトレジスタ１６のシフト量は、有効ビット数Ｙに応じて可変である。

したがって、Ｙ＝０の場合、ビットデータＤ３［１：０］は、２ビットとも可変シフトレジスタ１６には取り込まれない。Ｙ＝１の場合、ビットデータＤ３［１：０］のうち、ビットＤ３［０］のみが取り込まれる。Ｙ＝２の場合、ビットデータＤ３［１：０］のビットＤ３［０］、Ｄ３［１］がともに取り込まれる。

バレルシフタ１７、パラレルシリアル変換器１８、出力フリップフロップ１９は、データ出力部を構成する。このデータ出力部は、バイナリカウンタ１５により積算されたカウント値ＣＯＵＮＴに応じて、可変シフトレジスタ１６に格納されたビット列からシリアルデータの先頭ビットの位置を決定し、シリアルデータを所定のフォーマットで出力する。

可変シフトレジスタ１６は、格納したＬビットのビット列を所定のタイミングでパラレル出力する。バレルシフタ１７は、可変シフトレジスタ１６からパラレル出力されたビット列をロードする。バレルシフタ１７は、バイナリカウンタ１５によるカウント値に応じて、ロードされたビット列をシフトし、シリアルデータの伝送単位のビット数（Ｋ＝８）のビットデータを抽出する。

パラレルシリアル変換器１８は、バレルシフタ１７の出力データをパラレルデータとして出力する場合に設けられる。パラレルシリアル変換器１８は、バレルシフタ１７の出力データをパラレルシリアル変換し、１ビットずつ順に出力する。出力フリップフロップ１９は、バレルシフタ１７の出力データをシリアルデータとして出力する場合に設けられる。パラレルシリアル変換器１８、出力フリップフロップ１９は必要に応じていずれか一方としてもよい。

図４は、図２のデータ補償部１４の動作を示すタイムチャートである。図４の横軸は時間を示し、Ｓｈｉｆｔ［０］〜Ｓｈｉｆｔ［１５］は、可変シフトレジスタ１６の各レジスタを示す。ＰＤＯＵＴ［０］〜ＰＤＯＵＴ［７］は、出力されるパラレルデータに対応しており、バレルシフタ１７により選択されるデータを示す。

時刻ｔ０に、可変シフトレジスタ１６のビットＳｈｉｆｔ［５：１２］が選択されて、出力される。

時刻ｔ１以降、クロックＣＫ１ごとに、有効ビット数データＤ４［１：０］の値に応じたデータが、可変シフトレジスタ１６に取り込まれていく。有効データ数Ｙは、時刻ｔ１から順に、１、１、０、１、１、２、０、１である。それぞれに対応する数値Ｊは、０、０、−１、０、０、１、−１、０である。したがって、時刻ｔ１におけるバイナリカウンタ１５のカウント値ＣＯＵＮＴは、
４＋０＋０−１＋０＋０＋１−１＋０＝３
となる。

時刻ｔ０において、カウント値ＣＯＵＮＴ＝４であったのに対して、時刻ｔ１では、カウント値ＣＯＵＮＴ＝３となっている。上述のように、カウント値ＣＯＵＮＴは、取り込むべきデータの先頭を示す。したがって、データ補償部１４は、可変シフトレジスタ１６のＳｈｉｆｔ［４：１１］に格納されたデータのセットＤＳ２を選択して出力する。

このように、本実施の形態に係る受信回路２によれば、入力シリアルデータＤ２の遷移エッジがジッタ等の影響で変動しても、送信されたデータを確実に取り込むことができる。すなわち、本実施の形態に係る受信回路２によれば、クロックＣＫ１のＫサイクルごとにＫ個のビットデータを出力することができ、送信回路４による送信レート、すなわちクロックＣＫ１当たり１ビットと同じ速度で、データを出力できる。

可変シフトレジスタ１６内のデータは、入力シリアルデータＤ２の遷移エッジの変動が一方に偏ると、ある方向へとシフトする。したがって、可変シフトレジスタ１６の段数Ｌが、ビット数Ｋと同程度の場合、取り込んだ出力すべきビットデータが、可変シフトレジスタ１６からあふれてしまう場合が想定される。これに対して、本実施の形態に係る受信回路２では、可変シフトレジスタ１６の段数Ｌを、ビット数Ｋに対して２倍以上に設定しているため、出力すべきビットデータが、可変シフトレジスタ１６から溢れるのを防止することができる。

以上の送受信システム１の好適な応用例について説明する。
図５は、本発明の実施の形態に係る無線装置４００の構成を示すブロック図である。本実施の形態において、無線装置４００は、Ｗ−ＣＤＭＡ方式の携帯電話端末として説明する。

無線装置４００は、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００を備える。アナログフロントエンド回路１００は、ベースバンド回路２００と無線部３００間のデータの送受信を行う回路ブロックであり、受信ブロック２０と送信ブロック３０および、前置フィルタ１２ａ、１２ｂ、後置フィルタ１４ａ、１４ｂを含む。ベースバンド回路２００もまた、受信ブロック４０と送信ブロック５０を含む。アナログフロントエンド回路１００の受信ブロック２０と、ベースバンド回路２００の受信ブロック４０は、対となってデータの送受信を行う。また、アナログフロントエンド回路１００の送信ブロック３０と、ベースバンド回路２００の送信ブロック５０が対となってデータの送受信を行う。
はじめに、本実施の形態に係る無線装置４００の受信信号および送信信号の流れについて説明する。

無線部３００は、ＲＦＩＣ６０ならびに図示しないパワーアンプなどの増幅回路や、アンテナを含む。ＲＦＩＣ６０は、図示しないアンテナにおいて受信したＲＦ受信信号を増幅し、中間周波数（以下、ＩＦ周波数）に周波数変換する。ＩＦ周波数に変換されたＩＦ受信信号は、自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）増幅器によって増幅された後、直交検波によってＩ成分およびＱ成分に分解し、受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）として出力される。受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）はそれぞれ、アナログフロントエンド回路１００の入力端子１０２ａ、１０２ｂに入力され、前置フィルタ１２ａ、１２ｂにより帯域制限される。

後に詳述するが、アナログフロントエンド回路１００の受信ブロック２０は、受信信号Ｒｘ’（Ｉ）、Ｒｘ’（Ｑ）をアナログデジタル変換し、さらにΣΔ変調を行ってビットストリーム信号に変換した後に、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）に変換する。低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）は、差動信号線Ｌ１、Ｌ２を介してベースバンド回路２００へと出力される。
ベースバンド回路２００は、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）として入力されたビットストリーム信号を、ΣΔ復調する。その後、内部の復調器において逆拡散してデータ再生を行う。

また、ベースバンド回路２００の送信ブロック５０は、内部の変調器においてデータ変調を行い、Ｉ成分、Ｑ成分をマッピングし、さらに拡散したチップデータ列を出力する。このチップデータ列は、ΣΔ変調によってビットストリーム信号に変換された後、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）に変換されて差動信号線Ｌ３、Ｌ４を介してアナログフロントエンド回路１００へと送信される。アナログフロントエンド回路１００の送信ブロック３０は、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）として入力されたビットストリーム信号をΣΔ復調し、さらにデジタルアナログ変換し、送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）として無線部３００に出力する。

デジタルアナログ変換された送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）は、アナログフィルタ（図示せず）および後置フィルタ１４ａ、１４ｂにおいてそれぞれ帯域制限され、Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）としてＲＦＩＣ６０へと出力される。

ＲＦＩＣ６０は、送信信号Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）を、ＩＦ周波数で直交変調し、さらに２ＧＨｚ帯のＲＦ信号に変換する。ＲＦ信号は、後段のパワーアンプ（図示せず）において増幅され、アンテナから電波として送信される。

次に、アナログフロントエンド回路１００およびベースバンド回路２００の内部構成について詳細に説明する。図６は、図５のアナログフロントエンド回路１００、ベースバンド回路２００の内部構成を示すブロック図である。図６は、見やすくするためにＩ成分、Ｑ成分のうち一方のみを示しているが、実際の回路では、Ｉ、Ｑ両成分について実装される。さらに、簡潔化のため、Ｉ成分とＱ成分を区別するために信号に付された符号（Ｉ）、（Ｑ）は省略する。

上述したようにアナログフロントエンド回路１００は、受信ブロック２０と送信ブロック３０に分けられ、ベースバンド回路２００は、受信ブロック４０と送信ブロック５０に分けられる。はじめに、アナログフロントエンド回路１００の受信ブロック２０ならびにベースバンド回路２００の受信ブロック４０の構成について説明する。

アナログフロントエンド回路１００の受信ブロック２０は、アナログデジタル変換器２２、補間器２４、ΣΔ変調器２６、低電圧差動信号送信部（以下、ＬＶＤＳトランスミッタという）２８を備える。
アナログデジタル変換器２２は、無線部３００から出力され、入力端子１０２に入力されたアナログの受信信号Ｒｘ’を、分解能ｍ＝８ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚでアナログデジタル変換する。

補間器２４は、いわゆる補間フィルタであって、アナログデジタル変換器２２から出力されるデジタル信号ＲｘＤを、基準サンプリングレートｆｓの１０倍の周波数でアップサンプリングし、データ補間を行う。補間器２４からは、サンプリングレートｆｓ’＝１５３．６ＭＨｚ、分解能８ビットのデジタル信号ＲｘＤＵが出力される。

ΣΔ変調器２６は、補間器２４から出力されるデジタル信号ＲｘＤＵを高次（２次以上）でΣΔ変調する。本実施の形態において、ΣΔ変調器２６は４次のΣΔ変調器である。ΣΔ変調器２６の次数の下限は、信号の精度の観点から３次以上であることが望ましい。また、ΣΔ変調器２６の次数の上限は、主に回路面積から制約を受け、５次以下であることがのぞましい。ΣΔ変調器２６の次数は、アップサンプリングレートｆｓ’／ｆｓと、所望される信号の精度に応じて３次から５次の間で適宜選択すればよい。

ΣΔ変調器２６からは、１ビット、１５３．６ＭＨｚのΣΔ変調されたビットストリーム信号ＲｘＢが出力される。このビットストリーム信号ＲｘＢは、ＬＶＤＳトランスミッタ２８に入力される。ＬＶＤＳトランスミッタ２８は、ビットストリーム信号ＲｘＢを低電圧差動信号ＲｘＤＳに変換し、差動信号線Ｌ１を介してベースバンド回路２００へと送信する。

次に、ベースバンド回路２００の受信ブロック４０の構成について説明する。ベースバンド回路２００の受信ブロック４０は、低電圧差動信号受信部（以下ＬＶＤＳレシーバ４２という）、デシメーション回路４４、復調器４６を含む。

ＬＶＤＳレシーバ４２は、アナログフロントエンド回路１００から出力されるΣΔ変調された１ビットの低電圧差動信号ＲｘＤＳを、差動信号線Ｌ１を介して受信し、ビットストリーム信号ＲｘＢ’に変換する。
デシメーション回路４４は、いわゆるデシメーションフィルタであって、ＬＶＤＳレシーバ４２から出力されるビットストリーム信号ＲｘＢ’を積算し、基準サンプリングレートｆｓ＝１５．３６ＭＨｚにダウンサンプリングする。デシメーション回路４４の出力信号ＲｘＤ’は、８ビット・１５．３６ＭＨｚのデジタル信号となる。復調器４６は、デシメーション回路４４の出力信号ＲｘＤ’を所定の方式で復調する。

つぎに、ベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０の構成について説明する。

ベースバンド回路２００の送信ブロック５０は、変調器５２、補間器５４、ΣΔ変調器５６、ＬＶＤＳトランスミッタ５８を含む。
変調器５２は、所定の方式によりデータ変調されたデジタル送信信号ＴｘＤを、分解能１０ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚで出力する。変調器５２から出力されるデジタル送信信号ＴｘＤは、補間器５４へと入力される。

補間器５４は、デジタル送信信号ＴｘＤを、アップサンプリングおよび補間して、１５３．６ＭＨｚ、１０ビットのデジタル送信信号ＴｘＤＵに変換する。ΣΔ変調器５６は、補間器５４から出力されるデジタル送信信号ＴｘＤＵをΣΔ変調して、ビットストリーム信号ＴｘＢに変換する。ΣΔ変調器５６の次数についても、アナログフロントエンド回路１００のΣΔ変調器２６の場合と同様に、３次以上であることが望ましく、本実施の形態では４次で設計される。

ビットストリーム信号ＴｘＢは、ＬＶＤＳトランスミッタ５８は、ΣΔ変調器５６から出力されるビットストリーム信号ＴｘＢを低電圧差動信号ＴｘＤＳに変換し、差動信号線Ｌ３を介してアナログフロントエンド回路１００へと出力する。

次に、アナログフロントエンド回路１００の送信ブロック３０の構成について説明する。アナログフロントエンド回路１００の送信ブロック３０は、ＬＶＤＳレシーバ３２、デシメーション回路３４、デジタルアナログ変換器３６を含む。

ＬＶＤＳレシーバ３２は、ベースバンド回路２００から出力される低電圧差動信号ＴｘＤＳを受信し、ビットストリーム信号ＴｘＢ’に変換する。デシメーション回路３４は、ＬＶＤＳレシーバ３２において受信したビットストリーム信号ＴｘＢ’を積算し、ダウンサンプリングする。デシメーション回路３４の出力信号ＴｘＤ’は、８ビット／１５．３６ＭＨｚのデジタル信号である。

デジタルアナログ変換器３６は、デシメーション回路３４の出力信号ＴｘＤ’をデジタルアナログ変換し、出力端子１０４から無線部３００からアナログ送信信号Ｔｘを出力する。

このように構成されたベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０によれば、上述した受信ブロック２０および受信ブロック４０と同様に、ベースバンド回路２００において生成したデジタル送信信号ＴｘＤを、高次でΣΔ変調された１ビットのデジタル信号に変換してアナログフロントエンド回路１００に送信する。その結果、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００間を接続する信号線の本数を削減できる。さらに、アナログフロントエンド回路１００およびベースバンド回路２００間での厳密な同期処理が不要となるため、回路を簡素化することができる。

実施の形態で説明した受信回路２、送信回路４は、図６のＬＶＤＳレシーバ４２、ＬＶＤＳトランスミッタ２８の機能に対応する回路として利用可能である。同様に、図６のＬＶＤＳレシーバ３２、ＬＶＤＳトランスミッタ５８を、実施の形態の受信回路２、送信回路４で構成してもよい。

なお、実施の形態に係る受信回路２の用途は、無線装置４００に限定されるものではなく、異なる電子機器間、あるいはＩＣ間を接するさまざまなパラレル伝送に用いることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態に係る送受信システムの全体構成を示すブロック図である。 データ取込部、位相選択部の構成例を示す回路図である。 図２の位相選択部によるデータの取り込み動作のタイムチャートである。 図２のデータ補償部の動作を示すタイムチャートである。 実施の形態に係る無線装置の構成を示すブロック図である。 図５のアナログフロントエンド回路、ベースバンド回路の内部構成を示すブロック図である。

符号の説明

１ 送受信システム、 ２ 受信回路、 ４ 送信回路、 ５ ＰＬＬ、 ６ データ生成部、 ７ 差動トランスミッタ、 ８ 差動レシーバ、 ９ クロック生成部、 １０ データ入力部、 １１ データ取込部、 １２ 位相選択部、 １４ データ補償部、 １５ バイナリカウンタ、 １６ 可変シフトレジスタ、 １７ バレルシフタ、 １８ パラレルシリアル変換器、 １９ 出力フリップフロップ、 ７０ ビットデータ出力部、 ７２ 有効ビット数決定部、 ７４ 位相検出部、 １００ アナログフロントエンド回路、 ２００ ベースバンド回路、 ３００ 無線部、 ４００ 無線装置。

Claims (6)

1. 送信回路から送信されるシリアルデータを受信する受信回路であって、
   前記シリアルデータと周波数が等しく、位相が互いに１／ｎ周期（ｎは２以上の整数）シフトしたｎ個のクロックを生成するクロック生成部と、
   前記シリアルデータを、前記ｎ個のクロックそれぞれのタイミングで取り込むデータ取込部と、
   前記データ取込部により取り込まれた前記ｎ個のビットデータを利用して、前記シリアルデータの遷移エッジの位相を検出する位相検出部と、
   あるビットデータを取り込む際の前記シリアルデータの遷移エッジの位相と、その前のビットデータを取り込む際の前記シリアルデータの遷移エッジの位相との関係に応じて、取り込むべき有効ビット数を決定する有効ビット数決定部と、
   前記データ取込部により取り込まれた前記ｎ個のビットデータを受け、その中から有効ビット数のビットデータであって、前記シリアルデータの遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力するビットデータ出力部と、
   ビットデータの取り込みごとに生成される前記有効ビット数に応じた数値を積算するカウンタと、
   シリアルデータの伝送単位のビット数より多い段数を有し、前記ビットデータ出力部から出力されるビットデータを順次格納するシフトレジスタであって、シフト量が前記有効ビット数に応じて可変であるシフトレジスタと、
   前記カウンタにより積算されたカウント値に応じて、前記シフトレジスタに格納されたビット列から前記シリアルデータの先頭ビットの位置を決定し、前記シリアルデータを所定のフォーマットで出力するデータ出力部と、
   を備えることを特徴とする受信回路。
2. 前記シフトレジスタは、格納したビット列を所定のタイミングでパラレル出力し、
   前記データ出力部は、パラレル出力されたビット列をロードするバレルシフタを含み、 前記バレルシフタは、前記カウンタによるカウント値に応じて、ロードされたビット列をシフトし、前記シリアルデータの伝送単位のビット数のビットデータを抽出することを特徴とする請求項１に記載の受信回路。
3. 前記カウンタは、前記有効ビット数をＹとするとき、（Ｙ−１）を有効ビット数に応じた数値としてカウントアップすることを特徴とする請求項１に記載の受信回路。
4. １つの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載の受信回路。
5. ベースバンド回路と、
   無線部と、
   前記ベースバンド回路と前記無線部間を低電圧差動信号によって接続するアナログフロントエンド回路と、
   を備え、
   前記ベースバンド回路は、前記無線部に出力すべき送信信号を、アップサンプリングおよび補間した後、高次でΣΔ変調し、シリアルデータに変換して前記アナログフロントエンド回路へと出力し、
   前記アナログフロントエンド回路は、
   前記ベースバンド回路から出力されるシリアルデータを受信する請求項１から３のいずれかに記載の受信回路を含み、受信したシリアルデータを、積算してダウンサンプリングした後、デジタルアナログ変換して前記無線部へと出力することを特徴とする無線装置。
6. 送信回路から送信されるシリアルデータを受信する方法であって、
   前記シリアルデータと周波数が等しく、位相が互いに１／ｎ周期（ｎは２以上の整数）シフトしたｎ個のクロックを生成するステップと、
   前記シリアルデータを、前記ｎ個のクロックそれぞれのタイミングで取り込むステップと、
   取り込まれた前記ｎ個のビットデータを利用して、前記シリアルデータの遷移エッジの位相を検出するステップと、
   あるビットデータを取り込む際の前記シリアルデータの遷移エッジの位相と、その前のビットデータを取り込む際の前記シリアルデータの遷移エッジの位相との関係に応じて、取り込むべき有効ビット数を決定するステップと、
   取り込まれた前記ｎ個のビットデータの中から有効ビット数のビットデータであって、前記シリアルデータの遷移エッジと所定の位相関係を有するクロックのタイミングで取り込まれたビットデータを出力するビット出力ステップと、
   ビットデータの取り込みごとに生成される有効ビット数に応じた数値を積算するステップと、
   シリアルデータの伝送単位のビット数より多い段数を有するシフトレジスタを利用して、ビット出力ステップにおいて出力されるビットデータを順次格納するステップと、
   前記シフトレジスタのシフト量を、前記有効ビット数に応じて可変させるステップと、
   積算されたカウント値に応じて、前記シフトレジスタに格納されたビット列から前記シリアルデータの先頭ビットの位置を決定し、前記シリアルデータを所定のフォーマットで出力するステップと、
   を備えることを特徴とする受信方法。

Images