JP2008166689A - 漏れ磁場を用いたスピントランジスタ - Google Patents

Abstract

【課題】 半導体と強磁性体の接合面を通過させることなく、電荷にスピン情報を伝達することができ、スピン伝達効果が非常に高いトランジスタを提供する。
【解決手段】 本発明は、チャネル層を有する半導体基板部と、上記基板部上に上記チャネルの長さ方向に沿って所定の間隔に離隔配置された第１電極及び第２電極と、上記第１電極と第２電極との間に上記チャネルの長さ方向に沿って所定の間隔に離隔配置され磁化された強磁性体からなるソース及びドレインと、上記ソースとドレインとの間の上記基板部上に形成され上記チャネルを通過する電子のスピン方向を調節するゲートとを含み、上記チャネル層を通る電子のスピンは上記ソース下部で上記ソースの漏れ磁場により整列され、上記ドレイン下部で上記ドレインの漏れ磁場によりフィルタリングされる。
【選択図】 図１

Description

本発明は、スピントランジスタに関するものであって、強磁性体から発生する強い漏れ磁場を用いてスピンの情報をソース端子で入力した後、ゲートの制御でスピンの方向を調節し、ドレインで所望のスピン方向の電子を選択的に受け入れるスピントランジスタに関する。

現代の集積回路技術における代表的素子は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を基盤としている。例えば、ＤＲＡＭやフラッシュメモリなどのメモリ素子は勿論、注文型半導体、マイクロプロセッサ、論理回路などは、オン−オフのスイッチング動作を行うＭＯＳＦＥＴを基本構成要素として含んでいる。最近、多く研究されている新概念素子としては、スピントランジスタ（Ｓｐｉｎ−ＦＥＴ）というトランジスタ素子がある。従来の半導体基盤のトランジスタでは電気場を用いて半導体内の電荷のみ制御するに対して、スピントランジスタでは電荷とスピンを同時に制御する。スピントランジスタは、スピン分極された電子を制御することによりスイッチング素子及び論理回路などに用いられることが出来る。

現在の半導体分野の核心素子として用いられるＭＯＳＦＥＴは、その消費電力と面積をそれ以上低減させることは困難である。また、ＭＯＳＦＥＴは酸化膜の物理的限界などに直面している。このような問題を改善するための方案の一つは、電子スピンの歳差運動を電圧で制御するということである。このような素子のうちスピントランジスタはソース及びドレインと、これらを繋ぐチャネルを含む。スピントランジスタのチャネルとしては２次元電子チャネル層を使用することが出来る。

ところが、従来に提案されたスピントランジスタは（例えば、非特許文献１または特許文献１に開示された磁場スピン注入電界効果トランジスタなど参照）、強磁性体から半導体または半導体から強磁性体へのスピン情報の注入が必要である。しかし、半導体と金属からなる強磁性体は、電気伝導度に多くの差をみせスピンの注入効率が非常に低く、その接合部分を通るときに多くの情報の損失があってスピントランジスタから明確な信号を安定して得ることが困難である。
米国特許第５，６５４，５６６号 Ｄａｔｔａ−Ｄａｓスピントランジスタ（Ａｐｐｌｉｅｄ Ｐｈｉｓｉｃｓ Ｌｅｔｔｅｒｓ、ｖｏｌ ５６、６６５、１９９０）

本発明は、上記の従来技術による問題点を解決するためのものであって、半導体と強磁性体の接合面を通過させることなく、電荷にスピン情報を伝達することができ、スピン伝達効果が非常に高いトランジスタを提供することを目的とする。

本発明は、チャネル層を有する半導体基板部と、上記基板部上に上記チャネルの長さ方向に沿って所定の間隔に離隔配置された第１電極及び第２電極と、上記第１電極と第２電極との間に上記チャネルの長さ方向に沿って所定の間隔に離隔配置され、磁化された強磁性体からなるソース及びドレインと、上記ソースとドレインとの間の上記基板部上に形成され上記チャネルを通過する電子のスピン方向を調節するゲートとを含み、上記チャネル層を通る電子のスピンは上記ソースの下部で上記ソースの漏れ磁場により整列され、上記ドレインの下部で上記ドレインの漏れ磁場によりフィルタリングされることを特徴とする漏れ磁場を用いたスピントランジスタを提供する。

上記ソースとドレインとの間には、スピン整列とスピンフィルタリングのための空間を確保するよう上記ソース及びドレインと各々所定の間隔に離隔配置された高投磁率物質をさらに含み、上記高投磁率物質は上記ゲートとチャネル層との間に形成されることができ、上記高投磁率物質は、ミューメタルであることが好ましい。

上記基板部は、上記チャネルの長さ方向に沿って両側部の一部がカットアウトされたリッジ構造を有し、上記リッジ構造によりチャネルの幅が限定されることができ、上記リッジ構造のカットアウトされた両側部には平坦化のための絶縁膜が形成されることが出来る。上記絶縁膜はＳｉＯ_２またはＴａＯ_２で形成されることが好ましい。

上記基板部のチャネル層は、２次元電子ガス層で形成されることができ、上記２次元電子ガス層は、ＧａＡｓ、ＩｎＡｓ及びＩｎＧａＡｓからなるグループから選択された材料で形成されることが好ましい。

上記基板部は、上記チャネル層の上部及び下部に形成される上部及び下部クラッド層をさらに含むことができ、上記上部及び下部クラッド層の各々はＩｎＧａＡｓ層とＩｎＡｌＡｓ層の２層構造を有する２重クラッド層からなることが出来る。この際、上記基板部は、上記下部クラッド層の下に形成されたＩｎＡｌＡｓキャリア供給層をさらに含むことができ、上記上部クラッド層上に形成されたＩｎＡｓキャッピング層をさらに含むことが出来る。

上記ソース及びドレインのうち少なくとも一つは強磁性金属で形成されることができ、上記強磁性金属は、Ｆｅ、Ｃｏ、Ｎｉ、ＣｏＦｅ、ＮｉＦｅ及びこれらの組み合わせからなるグループから選択されることが好ましい。

上記ソースとドレインのうち少なくとも一つは強磁性半導体または薄い磁性半導体で形成されることができ、上記強磁性半導体は（Ｇａ，Ｍｎ）Ａｓであることが好ましい。

上記ソース及びドレインの磁化方向は、上記チャネルの長さ方向に沿って相互逆方向に形成されることが出来る。

上記ソース及びドレインの磁化方向は、上記チャネル層の表面に垂直な方向に形成されることができ、この際、上記ソース及びドレインの磁化方向は同一であることが出来る。

上記スピントランジスタは、上記スピントランジスタのオン−オフ動作を制御するため、上記ゲートに印加される電圧により上記ドレインの下部に到達した電子のスピンを上記ドレインの漏れ磁場の方向と平行または半平行するよう調節することができ、この場合、上記ドレインの下部に到達した電子のスピン方向が上記ドレインの漏れ磁場の方向と平行であれば上記トランジスタはオン状態にあり、上記ドレインの下部に到達した電子のスピン方向が上記ドレインの漏れ磁場の方向と半平行であれば上記トランジスタはオフ状態にあることが出来る。

また、本発明はチャネル層を有する半導体基板部と、上記基板部上に上記チャネルの長さ方向に沿って所定の間隔に離隔配置され、磁化された強磁性体からなるソース及びドレインと、上記ソースに隣接して形成され電流の入力端子に提供される一つの電極と、上記ソースとドレインとの間の上記基板部上に形成され上記チャネルを通過する電子のスピン方向を調節するゲートとを含み、上記チャネル層を通る電子は上記ソースの下部で上記ソースの漏れ磁場によりスピンが整列され、上記ドレインに直接注入されることを特徴とする漏れ磁場を用いたスピントランジスタを提供する。

本発明は、チャネル層を有する半導体基板部と、上記基板部上に上記チャネルの長さ方向に沿って所定の間隔に離隔配置され、磁化された強磁性体からなるソース及びドレインと、上記ドレインに隣接して形成され電流の出力端子に提供される一つの電極と、上記ソースとドレインとの間の上記基板部上に形成され上記チャネルを通過する電子のスピン方向を調節するゲートとを含み、上記ソースから直接注入された電子は上記チャネル層を経て上記ドレインの下部で上記ドレインの漏れ磁場によりフィルタリングされることを特徴とする漏れ磁場を用いたスピントランジスタを提供する。

本発明によると、強磁性体から出る漏れ磁場により十分スピン分極された電子を形成することができ、これを感知するドレイン部分でもフィルタリング効果を用いて選択的に電子を受け入れ抵抗差を得ることが出来る。

従って、本発明によると、スピンの接合部分の伝達による低注入効率の問題を解決して高い効率でスピン信号を感知して低電力の高速素子に有用に適用されることが出来る。

以下、図面を参照に本発明を詳しく説明する。

図１の（ａ）及び（ｂ）は、本発明の好ましい実施形態によるスピントランジスタの斜視図及び断面図である。

図１の（ａ）及び（ｂ）を参照すると、本実施形態によるスピントランジスタ１０は、チャネル層１２が形成された半導体基板部１１、半導体基板部１１上に形成される第１及び第２電極１８，１９、ソース１３、ゲート１５及びドレイン１４を含む。

半導体基板部１１においてチャネル層１２が形成された部分は、両側部の一部がカットアウトされた形態のリッジ状になっている。上記リッジ状によりチャネル層１２の幅が定義される。このようなリッジ状の基板はリソグラフィー工程とイオンミーリングを用いて形成されることが出来る。

ここで、チャネル層１２の幅は、半導体基板部１１の短軸方向において突出された領域の長さで定義し、上記チャネルの長さは、ソース１３とドレイン１４との距離で定義する。

上記基板のカットアウトされた部分には、平坦化のため酸化膜１６ｃが形成されている。酸化膜１６ｃはＴａＯ_２やＳｉＯ_２を使用することが好ましく、これは隣接した他のチャネルから絶縁させる役割をする。

チャネル層１２が形成された領域の上部には、第１電極１８、ソース１３、ミューメタル１７、ドレイン１４及び第２電極１９が同一平面上に形成されている。

基板部１１の上部のうちチャネル層１２の上部領域に第１電極１８及び第２電極１９が上記チャネルの長さ方向に沿って所定の間隔に離隔され形成されている。

第１電極１８及び第２電極１９は、上記トランジスタでチャネル１２に電流を流すため配線を通じて外部端子に連結される。

本実施形態では、ソース１３及びドレイン１４を通じて電流を直接注入させず、別途の第１電極１８及び第２電極１９を通じて電流を注入させることを特徴とする。

このような構成により、強磁性体であるソース及びドレインと半導体基板との接合層を通過するとき、スピン情報が損失されることを防ぐことができ、注入効率を高めることが出来る。

第１電極１８と第２電極１９との間には、上記チャネルの長さ方向に所定の間隔に離隔されたソース１３及びドレイン１４が形成される。

ソース１３及びドレイン１４は、スパッタリング工程を用いて強磁性体に蒸着されることが出来る。上記強磁性体の厚さは６０ｎｍ〜８０ｎｍ程度で、大きさは２００ｎｍ×８００ｎｍ程度でシングル磁性ドメインが形成できる大きさに形成されることが好ましい。

ソース１３及びドレイン１４は強磁性体で形成され、各々特定の方向に磁化されている。本実施形態ではソース１３とドレイン１４の磁化方向はチャネル１２の長さ方向に沿って形成され、相互逆方向に配置される。

基板１１上に形成されたソース１３とドレイン１４との間には高投磁率物質１７が形成される。例えば、ミューメタルなどが使用されることが出来る。上記ミューメタルは、ニッケル（Ｎｉ）７５％、鉄（Ｆｅ）１５％に銅（Ｃｕ）とモリブデン（Ｍｏ）などを添加した物質を称する。

上記高投磁率物質は、所望としない磁気場がチャネルに影響を与えることを防ぐことが出来る。しかし、このような物質自体が雑音のもとになり得るので、物質の外に磁場が漏れないよう円や正四角形のような異方形状が表れないよう設計されることが好ましい。

高投磁率物質１７は、ソース及びドレインの漏れ磁場によるスピン整列とフィルタリングのための最小限の空間を形成するよう、上記ソース及びドレインとほぼ接触する程度で形成されることが好ましい。

上記基板の上部に第１電極１８、ソース１３、ミューメタル１７、ドレイン１４及び第２電極１９が形成されない領域には酸化膜１６ｂが埋められ平坦化されることが出来る。

ミューメタル１７が形成された領域の上部に酸化膜１６ａ及びゲート１５が順番に形成される。酸化膜１６ａはゲート１５から電流が直接半導体基板に漏れないようにするため使用される。

ゲート１５には、所定の電圧が印加されることにより、上記ゲートの下部に位置するチャネルを通過する電子スピンの歳差運動程度を調節する。

図２（ａ）及び（ｂ）は、本発明の一実施形態によるスピントランジスタの半導体基板部の一部を示した断面図及び全体斜視図である。

図２（ａ）に図示された通り、基板部１１は半絶縁性のＩｎＰ基板１１ｆ上に順次積層されたＩｎＡｌＡｓバッファ層１１ｅ、ｎ+ＩｎＡｌＡｓキャリア供給層１１ｃ、ＩｎＡｌＡｓ／ＩｎＧａＡｓ下部クラッド層１１ｂ、ＩｎＡｓチャネル層１２、ＩｎＧａＡｓ／ＩｎＡｌＡｓ上部クラッド層１１ａ及びＩｎＡｓキャッピング層１１ｄを含むことが出来る。この基板部１１は量子井戸構造を有する。即ち、ＩｎＡｓチャネル層１２は、ドーピングされない下部クラッド層１１ｂと上部クラッド層１１ａにより量子井戸を形成し、特にこのうちクラッド構造の井戸層１２は２次元電子ガスのチャネルの役割をする。

バッファ層１１ｅは、ＩｎＰ基板１１ｆとその上に成長される量子井戸構造との格子不一致を緩和させるため形成される。また、基板部１１の最上にあるＩｎＡｓキャッピング層１１ｄは工程の途中に発生し得る基板部１１の酸化と変性を防ぐ役割をする。

本実施形態では、チャネル層１２としてＩｎＡｓ層を使用しているが、本発明はこれに限定されない。例えば、チャネル層１２としてＧａＡｓ、ＩｎＡｓまたはＩｎＧａＡｓを使用することも出来る。

図２（ｂ）を参照すると、半導体基板部１１でチャネル層１２が形成された部分は両側部の一部がカットアウトされた形態のリッジ状になっている。上記リッジ状によりチャネル層１２の幅が定義される。このようなリッジ状の基板はリソグラフィー工程とイオンミーリングを用いて形成されることが出来る。

ここで、チャネル層１２の幅は、半導体基板部１１の短軸方向において突出された領域の長さで定義し、上記チャネルの長さはソース１３とドレインとの距離で定義する。

図３及び図４を参照に本発明によるスピントランジスタの動作を説明する。

２次元電子ガス層内では、チャネルを通る電子のウェーブベクトル（ｋ）と垂直な電界（Ｅ）が存在するとスピン−軌道の結合によりＨ_ｅｆｆ∝ｋ×Ｅである磁場が誘導される（ラシュバー（Ｒａｓｈｂａ）効果）。これによって、チャネルに沿ってX方向に電子が進行しゲート電圧によりＺ方向に電界が加わると、スピン−軌道の結合効果によりＹ方向に誘導磁場が生じ、電子はX−Z面でプリセッションすることになる。

図３のように、本発明から提案されたスピントランジスタの構造では、上記強磁性体からなるソース１３及びドレイン１４の外側部に各々第１電極１８及び第２電極１９を形成し、第１及び第２電極１８，１９を通じて電流を通過させるようにした。

このような構造により電流Ｉが強磁性体と半導体基板との接合面を通過しないため、上記接合面を通じてスピン情報が伝達される場合に比べて注入効率を増加させることが出来る。

図３を参照すると、第１電極１８を通じて入力された電子はチャネル１２を通過する。チャネル１２を通過するランダムなスピンの電子は、ソース１３の右側端部から出る漏れ磁場３３ａにより電子スピンが整列される。このように整列された電子は、ゲート１５に印加された電圧により所望の方向に歳差運動されドレイン１４の左側端部から発生する漏れ磁場３４ａにより選択的にフィルタリングされる。

例えば、ドレイン１４の下部に到着した電子がドレインの漏れ磁場３４ａと同じ方向のスピンを有すれば電子が旨く通過し抵抗が低くなり（オン状態）、ドレイン１４に到着した電子がドレインの漏れ磁場３４ａと逆方向のスピンを有すれば電子が旨く通過されず抵抗が大きくなる（オフ状態）。

本実施形態では、第１電極と第２電極を通じて電流が流れるがこれに限定されず、第１電極を通じて電子が注入されドレインを通じて出力されることもでき、ソースを通じて電子が注入され第２電極を通じて出力されることも出来る。

図４（ａ）及び図４（ｂ）は、各々本発明の一実施例によるスピントランジスタのオン−オフ作動を示した断面図である。図４（ａ）を参照すると、ゲートにオン電圧Ｖ_０を加えた場合、第１電極１８を通じてチャネル１２に入射した電子は、ソース１３でチャネル１２の一平面に垂直方向に発生する漏れ磁場３３ａにより電子４２ａのスピン方向が−Ｚ軸方向を向かうことになる。

チャネル１２を流れる電子は、ラシュバー効果により歳差運動をして移動し、ゲート１５に印加された電圧Ｖ_０によりゲート１５の下部領域を通過するときは＋Ｚ軸方向にスピンアップ４２ｂされる。

上記スピンアップされた電子は、連続して歳差運動をしドレイン側に移動し、電子がドレイン１４に到着したときは電子４２ｃのスピンが−Ｚ軸方向を向かうよう整列される。これは、ドレイン１４の左側から発生する漏れ磁場３４ａの方向と同一になるため、上記スピントランジスタはオン状態になる。

図４（ｂ）を参照すると、ゲートにオフ電圧Ｖ_１を加えた場合、第１電極１８を通じてチャネル１２に入射した電子はソース１３でチャネル１２の一平面に垂直方向に発生する漏れ磁場３３ａにより電子４２ｄのスピン方向が−Ｚ軸方向を向かうことになる。

チャネル１２を流れる電子は、ラシュバー効果により歳差運動をして移動し、ゲート１５に印加された電圧Ｖ_１によりゲート１５の下部領域を通過するときはスピンの方向が−X軸方向を向かうよう整列４２ｅされる。

上記スピン整列された電子４２ｅは、連続して歳差運動をしドレイン側に移動し、上記電子がドレイン１４に到着したときは電子４２ｆのスピンが＋Ｚ軸方向を向かうよう整列される。これは、ドレイン１４の左側から発生する漏れ磁場３４ａの方向と逆になるため、上記スピントランジスタはオフ状態になる。

図５（ａ）及び（ｂ）は、本発明の一実施形態によるスピントランジスタの斜視図及び断面図である。

本実施例では、ソース１３’及びドレイン１４’の磁化方向がチャネル１２の一平面に垂直するよう形成される。

磁化されたソース１３’及びドレイン１４’から発生する漏れ磁場５３ａ，５４ａの方向は上記図１での漏れ磁場の方向と各々同一である。

即ち、漏れ磁場５３ａ，５４ａの方向と強磁性体１３’，１４’の磁化方向が同一になる。

従って、チャネル１２を通過する電子は上記強磁性体の磁化方向に応じてスピンが整列され、このように整列されたスピンをゲートに印加される電圧を通じて調節してトランジスタのオン−オフ動作を制御する。

ソース１３’及びドレイン１４’の磁化方向をチャネル１２の一平面に垂直にする方法としては、形状異方性を用いる方法と強磁性金属及び非強磁性金属を交代で繰り返して複数の層を積層する方法が使用されることが出来る。

図６は、本発明の一実施例によるソースで漏れ磁場の大きさに応じてスピンが整列される程度を示したグラフである。図６を参照すると、縦軸（Ｐ１）は漏れ磁場の方向に整列された電子の数を全体電子の数で割った値であって、Ｐ１＝１になると全ての電子が漏れ磁場の方向に整列されたことを意味する。横軸は漏れ磁場の大きさを表す。

入力パラメータはＩｎＡｓチャネルを有する二次元電子ガス構造を使用した。

一般的に、漏れ磁場の強さが増加するほど電子の整列される程度が増加することがみられる。特に、上記電子ガスのキャリア濃度に応じて整列される程度が異なる。即ち、電子ガスのキャリア濃度（ｎ_ｓ）が１０^１１／ｃｍ^２のときに比べて１０^１０／ｃｍ^２のときの整列される程度が著しく大きい。従って、二次元電子ガスのキャリア濃度（ｎ_ｓ）を減らすと、少ない磁場でも整列を容易にすることが出来る。

図７は、ドレインで漏れ磁場の大きさに応じて選択されたスピン方向の電子が透過される程度を示したグラフである。

縦軸に記載されたＰ２は、漏れ磁場の方向に透過されるスピン電子の数を全体透過される電子の数で割った値である。Ｐ２＝１になると漏れ磁場の方向にスピン分極された電子のみドレインの下部を通過することを意味する。横軸は磁気場の大きさを表す。

グラフを参照すると、磁場が０．７Ｔ以上になると通過される殆どの電子が漏れ磁場により選択された電子であるということが分かる。従って、雑音が減少し信号対雑音の比を大きくすることが出来る。

図８及び図９は、本発明の他の実施形態によるスピントランジスタの断面図である。

図８の実施形態では、ソースでは漏れ磁場を用いて電子のスピンを整列し、ドレインでは従来のように電子が直接ドレインに注入される。図８を参照すると、ソース８３と隣接して形成された電極８８を通じて電流がチャネル層８２に注入される。チャネル層を流れる電子は、ソース８３の下部でソースの漏れ磁場８３ａによりスピンが整列される。このようにスピンが整列された電子は、歳差運動をし上記チャネル層を流れる。上記チャネル層を流れる電子は、ゲート８５に加わる電圧によりスピンアップまたはスピンダウンされることが出来る。上記ゲートの下部を通過した電子はドレイン８４に直接注入される。上記ドレインに到着した電子のスピン方向とドレインの磁化方向が相互平行であれば抵抗が減少し（オン状態）、相互半平行であれば抵抗が大きくなる（オフ状態）。

図９の実施形態では、ドレインで漏れ磁場を用いて電子のスピンをフィルタリングし、ソースでは従来のように直接電子がソースから半導体基板に注入される。図９を参照すると、電流を形成する電子は、ソース９３を通じて直接注入されドレイン９４と隣接して形成された電極９９を通じて出力される。本実施例ではソース９３に直接電流を印加させ電子がソース９３からチャネル層９２に注入される。チャネル層９２を流れる電子は、ゲート９５に加わった電圧によりスピンアップまたはスピンダウンされることが出来る。Ｆゲート９５の下部を通過した電子はドレイン９４の下部を流れるとき、上記ドレインの漏れ磁場の方向９４ａと電子のスピン方向が平行すると抵抗が小さくなり（オン状態）、半平行であると抵抗が大きくなる（オフ状態）。

このようにソース及びドレインの両端に各々入出力電極を形成せず、一つの電極のみ形成してソース及びドレインのうち一つの端子でのみ漏れ磁場を用いて、他の端子は直接電流を注入する方法を使用してもゲートの電圧を適切に調節してスピンを整列及びフィルタリングすることができ、注入効率が向上されることが出来る。

このように、本発明は上述の実施形態及び添付の図面により限定されない。即ち、上記チャネル層が形成される半導体基板の形態、強磁性体の磁化方向などは本発明の基本的な思想を外れない範囲で様々に具現されることが出来る。添付の請求範囲により権利範囲限定し、請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来ることは当技術分野の通常の知識を有している者には自明である。

本発明の好ましい実施形態によるスピントランジスタの斜視図及び断面図である。 本発明の好ましい実施形態に用いられる半導体基板部の概略断面図及び斜視図である。 本発明の好ましい実施形態によるスピントランジスタ内の電流の流れ及び漏れ磁場の方向を示した断面図である。 本発明の好ましい実施形態によるスピントランジスタのオン−オフ作動を示した断面図である。 本発明の他の実施形態によるスピントランジスタの斜視図及び断面図である。 ソースの漏れ磁場の大きさに応じて電子のスピンが整列される程度を示したグラフである。 ドレインの漏れ磁場の大きさに応じてドレインで選択されたスピン方向の電子が透過される程度を示したグラフである。 本発明の他の実施形態によるスピントランジスタの断面図である。 本発明の他の実施形態によるスピントランジスタの断面図である。

符号の説明

１１ 半導体基板部
１２ チャネル
１３ ソース
１４ ドレイン
１５ ゲート
１６ａ，１６ｂ，１６ｃ 酸化膜
１７ 高投磁率物質
１８ 第１電極
１９ 第２電極

Claims (23)

1. チャネル層を有する半導体基板部と、
   前記基板部上に前記チャネルの長さ方向に沿って所定の間隔に離隔配置された第１電極及び第２電極と、
   前記第１電極と第２電極との間に前記チャネルの長さ方向に沿って所定の間隔に離隔配置され磁化された強磁性体からなるソース及びドレインと、
   前記ソースとドレインとの間の前記基板部上に形成され前記チャネルを通過する電子のスピン方向を調節するゲートとを含み、
   前記チャネル層を通る電子のスピンは、前記ソースの下部で前記ソースの漏れ磁場により整列され、前記ドレインの下部で前記ドレインの漏れ磁場によりフィルタリングされることを特徴とする漏れ磁場を用いたスピントランジスタ。
2. 前記ソースとドレインとの間には、スピン整列とスピンフィルタリングのための空間を確保するよう前記ソース及びドレインと各々所定の間隔に離隔配置された高投磁率物質をさらに含み、前記高投磁率物質は前記ゲートとチャネル層との間に形成されることを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
3. 前記高投磁率物質は、ミューメタルであることを特徴とする請求項２に記載の漏れ磁場を用いたスピントランジスタ。
4. 前記基板部は、前記チャネルの長さ方向に沿って両側部の一部がカットアウトされたリッジ構造を有し、前記リッジ構造によりチャネルの幅が限定されることを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
5. 前記リッジ構造のカットアウトされた両側部には平坦化のための絶縁膜が形成されたことを特徴とする請求項４に記載の漏れ磁場を用いたスピントランジスタ。
6. 前記絶縁膜は、ＳｉＯ_２またはＴａＯ_２で形成されることを特徴とする請求項５に記載の漏れ磁場を用いたスピントランジスタ。
7. 前記基板部のチャネル層は、２次元電子ガス層で形成されることを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
8. 前記２次元電子ガス層は、ＧａＡｓ、ＩｎＡｓ及びＩｎＧａＡｓからなるグループから選択された材料で形成されたことを特徴とする請求項７に記載の漏れ磁場を用いたスピントランジスタ。
9. 前記基板部は、前記チャネル層の上部及び下部に形成される上部及び下部クラッド層をさらに含むことを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
10. 前記上部及び下部クラッド層の各々は、ＩｎＧａＡｓ層とＩｎＡｌＡｓ層の２層構造を有する２重クラッド層からなることを特徴とする請求項９に記載の漏れ磁場を用いたスピントランジスタ。
11. 前記基板部は、前記下部クラッド層の下に形成されたＩｎＡｌＡｓキャリア供給層をさらに含むことを特徴とする請求項９に記載の漏れ磁場を用いたスピントランジスタ。
12. 前記基板部は、前記上部クラッド層の上に形成されたＩｎＡｓキャッピング層をさらに含むことを特徴とする請求項９に記載の漏れ磁場を用いたスピントランジスタ。
13. 前記ソース及びドレインのうち少なくとも一つは、強磁性金属で形成されたことを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
14. 前記強磁性金属は、Ｆｅ、Ｃｏ、Ｎｉ、ＣｏＦｅ、ＮｉＦｅ及びこれらの組み合わせからなるグループから選択されることを特徴とする請求項１３に記載の漏れ磁場を用いたスピントランジスタ。
15. 前記ソースとドレインのうち少なくとも一つは、強磁性半導体または薄い磁性半導体で形成されたことを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
16. 前記強磁性半導体は、（Ｇａ，Ｍｎ）Ａｓであることを特徴とする請求項１５に記載の漏れ磁場を用いたスピントランジスタ。
17. 前記ソース及びドレインの磁化方向は、前記チャネルの長さ方向に沿って相互逆方向に形成されることを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
18. 前記ソース及びドレインの磁化方向は、前記チャネル層の表面に垂直な方向に配置されたことを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
19. 前記ソース及びドレインの磁化方向は、同一であることを特徴とする請求項１８に記載の漏れ磁場を用いたスピントランジスタ。
20. 前記スピントランジスタのオン−オフ動作を制御するため、前記ゲートに印加される電圧により前記ドレインの下部に到達した電子のスピンを前記ドレインの漏れ磁場の方向と平行または半平行するよう調節することを特徴とする請求項１に記載の漏れ磁場を用いたスピントランジスタ。
21. 前記ドレインの下部に到達した電子のスピン方向が前記ドレインの漏れ磁場の方向と平行であれば前記トランジスタはオン状態にあり、
    前記ドレインの下部に到達した電子のスピン方向が前記ドレインの漏れ磁場の方向と半平行であれば前記トランジスタはオフ状態にあることを特徴とする請求項２０に記載の漏れ磁場を用いたスピントランジスタ。
22. チャネル層を有する半導体基板部と、
    前記基板部上に前記チャネルの長さ方向に沿って所定の間隔に離隔配置され磁化された強磁性体からなるソース及びドレインと、
    前記ソースに隣接して形成され電流の入力端子に提供される一つの電極と、
    前記ソースとドレインとの間の前記基板部上に形成され前記チャネルを通過する電子のスピン方向を調節するゲートとを含み、
    前記チャネル層を通る電子は前記ソースの下部で前記ソースの漏れ磁場によりスピンが整列され、前記ドレインに直接注入されることを特徴とする漏れ磁場を用いたスピントランジスタ。
23. チャネル層を有する半導体基板部と、
    前記基板部上に前記チャネルの長さ方向に沿って所定の間隔に離隔配置され磁化された強磁性体からなるソース及びドレインと、
    前記ドレインに隣接して形成され電流の出力端子に提供される一つの電極と、
    前記ソースとドレインとの間の前記基板部上に形成され前記チャネルを通過する電子のスピン方向を調節するゲートとを含み、
    前記ソースから直接注入された電子は前記チャネル層を経て前記ドレインの下部で前記ドレインの漏れ磁場によりフィルタリングされることを特徴とする漏れ磁場を用いたスピントランジスタ。

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