JP2008166594A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】水分の浸透を防止するシリコン窒化膜を寄生容量が増大しないように設ける不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】シリコン基板１に、ゲート絶縁膜６、浮遊ゲート電極膜７、ＯＮＯ膜やＮＯＮＯＮ膜などの電極間絶縁膜８、制御ゲート電極膜９および加工用ハードマスク材１０を積層してエッチング加工することによりゲート電極ＭＧを形成する。浮遊ゲート電極膜７の上面位置までシリコン酸化膜１１を埋め込み、その上にホウ素を含有した比誘電率が小さいシリコン窒化膜（ＳｉＢＮ）１２を成膜する。この上にシリコン酸化膜１３を成膜する。この構成で、シリコン窒化膜１２は、水分の浸透を防止し、しかも、浮遊ゲート電極膜７や制御ゲート電極膜９の間に位置せずしかも比誘電率が小さいので寄生容量の増大を抑制できる。
【選択図】図３

Description

本発明は、浮遊ゲート電極を備えた不揮発性半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年更なる大容量化が望まれておりメモリセルトランジスタをさらに高集積化する必要がある。高集積化にともなう問題点として、Ｙｕｐｉｎ効果の増大があげられる。隣接するメモリセルトランジスタの間隔が狭くなってくると、ゲート電極間の寄生容量が大きくなるため、隣接セルの書き込み動作の影響をうけて、誤って書き込まれやすくなるなどの不具合がある。

ゲート電極をそれぞれ絶縁するためには、ゲート電極間には絶縁膜を埋め込む構成とするのが一般的である。埋め込みに用いる絶縁膜としてシリコン酸化膜のみを用いる場合、素子製造工程における熱処理中に、外部からの水分がこのシリコン酸化膜を浸透し、ゲート電極において意図しない酸化反応がおこることがあり、これによって所望の素子特性が得られなくなる場合がある。一方、効率的に外部からの水分浸透をブロックできる材料としてシリコン窒化膜が知られている。シリコン窒化膜を用いたものとして例えば特許文献１に示すものがあるが、この場合には、使用するシリコン窒化膜の誘電率がシリコン酸化膜に比べて大きいのでセル間の間隔が狭くなるにつれて寄生容量の増大による悪影響を無視できなくなる問題がある。
特開２００３−２９７９５６号公報

本発明は、外部からの水分の浸透を防止する構成としながら寄生容量の増大による悪影響を抑制することができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。

本発明の第１の態様における不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を備えた複数のメモリセルトランジスタと、前記メモリセルトランジスタのゲート電極間の前記半導体基板上に、前記半導体基板上面からの高さが前記浮遊ゲート電極の上面の高さ以上でかつ前記制御ゲート電極の上面よりも低い位置まで埋め込むように形成された第１の酸化膜系の絶縁膜と、前記第１の酸化膜系の絶縁膜の上部および前記制御ゲート電極膜の上面および側面に所定膜厚で形成されホウ素（Ｂ）を含有した低誘電率の窒化膜系の絶縁膜と、前記窒化膜系の絶縁膜の上部に形成された第２の酸化膜系の絶縁膜とを備えたところに特徴を有する。

本発明の第２の態様における不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を備えた複数のメモリセルトランジスタと、前記メモリセルトランジスタのゲート電極間の前記半導体基板上に前記浮遊ゲート電極膜の上面位置まで埋め込むように形成された第１の酸化膜系の絶縁膜と、前記第１の酸化膜系の絶縁膜の上部で前記電極間絶縁膜の膜厚と同じ膜厚で形成された窒化膜と、前記窒化膜の上部に前記制御ゲート電極膜を埋め込むように形成された第２の酸化膜系の絶縁膜とを備えたところに特徴を有する。

本発明の第１の態様における不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を複数形成する工程と、前記ゲート電極間の前記半導体基板上に、前記半導体基板上面からの高さが前記浮遊ゲート電極膜の高さ以上でかつ前記制御ゲート電極の上面よりも低い位置まで埋め込むように第１の酸化膜系の絶縁膜を形成する工程と、前記第１の酸化膜系の絶縁膜の上面および前記制御ゲート電極膜の上面および側面にホウ素（Ｂ）を含有した低誘電率の窒化膜系の絶縁膜を所定膜厚で形成する工程と、前記窒化膜系の絶縁膜の上部に前記制御ゲート電極膜を埋め込むように第２の酸化膜系の絶縁膜を形成する工程とを備えたところに特徴を有する。

本発明の第２の態様における不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を複数形成する工程と、前記ゲート電極間の前記半導体基板上に、前記半導体基板上面から前記浮遊ゲート電極膜の上面位置まで埋め込むように第１の酸化膜系の絶縁膜を形成する工程と、前記第１の酸化膜系の絶縁膜の上部で前記電極間絶縁膜と同じ膜厚で窒化膜を形成する工程と、前記窒化膜の上部に前記制御ゲート電極膜を埋め込むように第２の酸化膜系の絶縁膜を形成する工程とを備えたところに特徴を有する。

本発明によれば、外部からの水分の浸透を防止する構成としながら寄生容量の増大による悪影響を抑制することができる。

（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１〜図８を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。

ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。

また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が一対形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。なお、図２では、各ＮＡＮＤセルユニットＳＵが４個のメモリセルトランジスタＴｒｍを含むように示されているが、複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍを含むように構成することができる。

図３は、図２に切断線Ａ−Ａで示した本実施形態のメモリセルアレイＳＵのビット線方向（Ｙ方向）の断面図である。図３において、ＮＡＮＤセルユニットＳＵのメモリセルトランジスタは、シリコン基板１に設けられたウェル４上に形成され、シリコン基板１中に形成された拡散層５を介してビット線方向に接続される。なお、図示の状態は製造工程の途中段階を示しており、この後、さらに加工工程が実施される。

メモリセルトランジスタは、シリコン基板１に形成された拡散層５、シリコン基板１上に形成されたゲート絶縁膜６、およびゲート絶縁膜６上に設けられたゲート電極ＭＧとを含む。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜７、浮遊ゲート電極膜７上に形成された電極間絶縁膜８、電極間絶縁膜８上に形成された制御ゲート電極膜９とを含む。この段階においては、ゲート電極膜９の上部に加工用のハードマスク材１０が積層形成されている。

浮遊ゲート電極膜７および制御ゲート電極膜９は多結晶シリコン膜からなり、電極間絶縁膜８は、例えばＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜などの誘電率の高い絶縁膜で形成されている。制御ゲート電極膜９は、図３の紙面に垂直な方向に隣接する他のＮＡＮＤセルユニットＳＵのメモリセルトランジスタを接続し、ワード線ＷＬとして機能する。

各メモリセルトランジスタのゲート電極ＭＧの間のシリコン基板１上には、第１の酸化膜系の絶縁膜であるシリコン酸化膜１１が浮遊ゲート電極膜７と電極間絶縁膜８との境界部分まで埋め込まれた状態に形成されている。このシリコン酸化膜１１の上部およびゲート電極ＭＧの露出している側壁および上面には窒化膜系絶縁膜として所定膜厚のホウ素（Ｂ）含有シリコン窒化膜（ＳｉＢＮ）１２が形成されている。このシリコン窒化膜１２は、外部からの水分の浸透を防止するためのものでバリア膜としての機能を有する。

ここでは、シリコン窒化膜１２の膜厚は例えば電極間絶縁膜８と同じ程度もしくはそれ以上に設定されており、シリコン窒化膜１２の下面は浮遊ゲート電極膜７の側壁部分にはかからないように形成されている。また、シリコン窒化膜１２は、ホウ素（Ｂ）を含有させることにより比誘電率が通常のシリコン窒化膜よりも小さい値のものに設定されている。通常のシリコン窒化膜の比誘電率は７．９であり、ホウ素（Ｂ）が含有されたシリコン窒化膜１２の比誘電率（ε）は４〜５程度の値となるように調整して形成されている。

シリコン窒化膜１２の上面すなわち、シリコン窒化膜１２のゲート電極ＭＧ間の上部およびゲート電極ＭＧの上部の全面に渡ってこれらを覆うように第２の酸化膜系絶縁膜としてシリコン酸化膜１３が形成されている。

上記構成とすることで、シリコン窒化膜１２により、外部から浮遊ゲート電極膜７部分への水分の浸透を防止することができる。さらにシリコン窒化膜１２をボロン含有として成膜することで比誘電率を４〜５程度に小さくすることができ、ゲート電極ＭＧ間にシリコン窒化膜１２を介在させてもゲート電極ＭＧ間の寄生容量が増大することを抑制することができる。

なお、上記構成の後、制御ゲート電極膜９の上部がシリサイド化処理され、例えばコバルトシリサイド（ＣｏＳｉ_２）などの低抵抗層に加工される。さらに、上部配線層や層間絶縁膜などが形成された後、ＮＡＮＤ型フラッシュメモリ装置が形成される。

また、図３において、シリコン酸化膜１１はシリコン基板１上に直接形成されているが、ゲート絶縁膜６を残したまま拡散層５を形成し、シリコン酸化膜１１をゲート絶縁膜６を介してシリコン基板１に形成しても良い。

次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４から図７に示したビット線方向の工程断面図を参照して詳細に説明する。
まず、ウェル４、素子分離２を形成したシリコン基板１上に、図４に示すようにゲート電極ＭＧを形成する。シリコン基板１に、ウェル４と前述の素子分離のＳＴＩ２を形成する。次に、素子分離により分離されたシリコン基板１の素子領域３上の全面にゲート絶縁膜６及び浮遊ゲート電極膜７としての多結晶シリコン膜を堆積し、リソグラフィ及びエッチングによりビット線方向に細長いストライプ状に加工する。その上に、電極間絶縁膜８、制御ゲート電極膜９としての多結晶シリコン膜を形成し、さらに加工用のハードマスク材１０を形成する。

ゲート絶縁膜６は、メモリセルトランジスタのトンネル酸化膜として働くもので、例えば、膜厚が８ｎｍ程度のシリコン酸化膜（ＳｉＯ_２膜）としている。多結晶シリコン膜は、浮遊ゲート電極膜７および制御ゲート電極膜９として加工される。これらの多結晶シリコン膜は、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコン膜として形成される。電極間絶縁膜８は、例えば、シリコン酸化膜（ＳｉＯ_２膜）／シリコン窒化膜（Ｓｉ_３Ｎ_４膜）／シリコン酸化膜（ＳｉＯ_２膜）の積層構造で、それぞれの膜厚が、例えば、いずれも３ｎｍから１０ｎｍである、いわゆるＯＮＯ膜を形成する。加工用のハードマスク材１０は、ゲート電極ＭＧのパターニング時に、エッチングのマスクとして利用するもので、例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）を使用している。

そして、上記したように積層した状態で、リソグラフィ処理によりゲート電極ＭＧの形状にパターンニングする。まず、リソグラフィ処理及びエッチング処理により加工用のハードマスク材１０をゲート電極ＭＧのパターンに加工する。次にパターンニングされたハードマスク材１０をマスクとしてエッチングを行い、制御ゲート電極膜９、電極間絶縁膜８、浮遊ゲート電極膜７を形成してゲート電極ＭＧを形成する。そして、このエッチングによりゲート電極ＭＧ間のシリコン基板１表面のゲート絶縁膜６が露出する。

さらに、ゲート電極加工時のエッチングダメージを回復させるために後酸化を行い、その後、ゲート電極Ｇ、ＳＧをマスクとして、ゲート電極Ｇ、ＳＧ間のシリコン基板１に、例えば、イオン注入により不純物をドープして拡散層５を形成する。ドープする不純物は、ここでは、ｎ型の、例えば、砒素（Ａｓ）又はリン（Ｐ）を使用する。しかし、ウェル４をｎ型にした場合には、ｐ型の不純物、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ_２）を使用することになる。

この拡散層５を介して、メモリセルアレイ内の選択ゲートトランジスタとメモリセルトランジスタが電気的に接続される。尚、この拡散層を形成するためのイオン注入は、上記のように後酸化の後もしくは前に行う。

次に、図５に示すように、メモリセルトランジスタのゲート電極ＭＧ間に第１の酸化膜系絶縁膜としてシリコン酸化膜１１を形成する。
まず、全面にシリコン酸化膜１１を堆積する。成膜するシリコン酸化膜１１の厚さは、メモリセルトランジスタのゲート電極ＭＧの間を完全に埋めることができる程度で、例えばゲート電極ＭＧの上部を覆う程度とする。このシリコン酸化膜１１は、ＴＥＯＳ（tetraethyl orthosilicate）−ＳｉＯ_２膜を使用しており、その成膜条件としては、例えば、６００〜８００℃の温度範囲で、使用するガスとしてはたとえば、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）ガス、一酸化窒素（Ｎ_２Ｏ）ガス、ＴＥＯＳ 等である。この場合シリコン酸化膜１１に代えて、膜質の異なるシリコン酸化膜を複数回堆積しても良い。

次に、図６に示すように、シリコン酸化膜１１をエッチバック処理する。
シリコン酸化膜１１をフォトリソグラフィ処理によらないで、異方性エッチングにより全面を対象としてエッチングして剥離していく。エッチングの深さは、シリコン酸化膜１１のシリコン基板１表面からの高さが浮遊ゲート電極膜７の上面の高さもしくはそれ以上の高さになる程度である。図示の状態では、浮遊ゲート電極膜７の上面の高さつまり電極間絶縁膜８の端面部が露出している状態である。

次に、図７に示すように、ホウ素を含有したシリコン窒化膜１２を形成する。
露出しているゲート電極ＭＧを覆うようにシリコン窒化膜１２をシリコン酸化膜１１上に形成する。シリコン窒化膜１２の成膜条件としては、例えば４００〜６００℃の温度範囲で、原料ガスには、ヘキサクロロジシラン（Ｓｉ_２Ｃｌ_６）ガス、アンモニア（ＮＨ_３）ガス、三塩化ホウ素（ＢＣｌ_３） ガス等を用いる。これらの温度範囲あるいはガスを用いて形成したシリコン窒化膜は、ＳｉＨ_２Ｃｌ_２とＮＨ_３を原料ガスとして７００〜８００℃で形成されたシリコン窒化膜と比較すると誘電率を下げることが可能である。

具体的には、本実施形態におけるシリコン窒化膜１２は、成膜温度やシリコン窒化膜１２中のボロン（Ｂ）濃度を調整することにより、約４〜７の範囲で制御することが可能である。したがって、従来のシリコン窒化膜を用いた場合と比較してセル間の寄生容量の増大を抑制することが可能となる。この場合における、ホウ素の含有量（atomic％）と比誘電率（ε）との関係は、図８に示すような相関関係があることが発明者らにより確認されている。

次に、第２の酸化膜系絶縁膜としてのシリコン酸化膜１３を形成する。
図３に示しているように、シリコン窒化膜１２の上面に全面に第２の酸化膜系絶縁膜としてシリコン酸化膜１３を形成する。このときの成膜条件はシリコン酸化膜１１と同じ条件を適用する。これによりゲート電極ＭＧ間を埋め込むと共にゲート電極ＭＧの上面にもシリコン酸化膜１３が形成される。

以上のようにして図３の状態に形成することができるが、ＮＡＮＤ型フラッシュメモリ装置の製造工程としては、この後、制御ゲート電極膜９の上部をシリサイド化する処理や層間絶縁膜を形成する処理、あるいはコンタクトホール、ヴィアホールの形成処理、さらには配線金属をパターニングする処理などを経ることになる。

このような本実施形態によれば、水分の浸透を防止するためのシリコン窒化膜１２として、ゲート電極ＭＧの間においては電極間絶縁膜８の高さと略等しくなるように形成し、浮遊ゲート電極膜７に接しない状態に形成しているので、隣接するメモリセルトランジスタ間での寄生容量の増大を抑制することができる。

また、シリコン窒化膜１２を、ホウ素（Ｂ）を含有する条件で形成しているので、比誘電率の値をホウ素が含有されていないシリコン窒化膜に比べて小さくすることができるので、これによっても寄生容量の増大を抑制することができる。そして、これにより、例えばシリコン酸化膜１１のエッチバック処理でのエッチング量が変動することで制御ゲート電極膜９の側面部まで残る程度となった場合でも、これによる寄生容量の増大を抑制することができる。

（第２の実施形態）
図９〜図１１は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、シリコン窒化膜１２に代えて、窒化膜系絶縁膜として部分的に形成されたシリコン窒化膜１４を設ける構成としたところである。図８は全体構成を示すもので、シリコン窒化膜１４は、ゲート電極ＭＧ間の部分では第１の実施形態と同様にして電極間絶縁膜８と略同じ高さで掛け渡すように形成されているが、ゲート電極ＭＧの上面および制御ゲート電極膜９の側壁面には形成されていない。したがって、シリコン窒化膜１４は、ゲート電極ＭＧ間に帯状に形成された状態となっている。

上記構成によれば、シリコン窒化膜１４を形成する位置として、浮遊ゲート電極膜７および制御ゲート電極膜９のいずれからも最も遠い位置、すなわち電極間絶縁膜８と概等しい高さに配置しているので、第１の実施形態と同様の効果を得られることに加え、第１の実施形態と比較すると、シリコン窒化膜１４を制御ゲート電極膜９間に形成していないので、その分制御ゲート電極膜９間の寄生容量の増大を抑制する効果が大きくなる。

次に、上記構成の製造工程について、第１の実施形態と異なる部分について詳細に説明する。第１の実施形態と同様にして図６に示した状態まで工程を進め、ゲート電極ＧＭを形成すると共に、それらゲート電極ＧＭ間に第１の酸化膜系絶縁膜としてのシリコン酸化膜１１を成膜する。シリコン酸化膜１１の膜厚は、前述同様に浮遊ゲート電極膜７の上面と略一致する程度である。

次に、図１０に示すように、窒化膜系絶縁膜としてのホウ素を含有したシリコン窒化膜１４を形成する。ここでは、第１の実施形態の場合と異なり、シリコン窒化膜１４として、ゲート電極ＭＧ間を埋め込むと共に上面部を覆う程度の膜厚で形成する。シリコン窒化膜１４の成膜条件としては、例えば４００〜６００℃の温度範囲で、原料ガスには、ヘキサクロロジシラン（Ｓｉ_２Ｃｌ_６）ガス、アンモニア（ＮＨ_３）ガス、三塩化ホウ素（ＢＣｌ_３） ガス等を用いる。

続いて、図１１に示すように、シリコン窒化膜１４の膜厚が１０〜３０ｎｍ程度になるように除去する。除去する方法としては、溶液によるエッチングやイオンによるエッチング等を用いる。これにより、シリコン窒化膜１４は、ゲート電極ＭＧ間の部分のみに帯状に残り、他の制御ゲート電極膜９の側壁部分やゲート電極ＭＧの上面部ではすべて剥離された状態となる。

この後、第２の酸化膜系絶縁膜としてのシリコン酸化膜１３を形成する。
図９に示しているように、シリコン窒化膜１４の上面およびゲート電極ＭＧの上面部分および制御ゲート電極膜９の側壁部に全面に第２の酸化膜系絶縁膜としてシリコン酸化膜１３を形成する。このときの成膜条件はシリコン酸化膜１１と同じ条件を適用する。これによりゲート電極ＭＧ間を埋め込むと共にゲート電極ＭＧの上面にもシリコン酸化膜１３が形成される。

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができると共に、シリコン窒化膜１４をゲート電極ＭＧの間の部分のみに帯状に残す状態に構成したので、シリコン窒化膜１４を水分の浸透を抑制する膜として設ける構成において、寄生容量の増大を抑制する効果がより高くなる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シリコン窒化膜１２、１４のホウ素の含有量は図８の相関関係から所望する比誘電率を得るように適宜の量に設定することができる。
シリコン酸化膜１１、１３は、ＴＥＯＳ系の酸化膜以外のものを用いることもできる。
電極間絶縁膜は、ＯＮＯ膜以外にＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜を用いることもできる。
ＮＯＲ型フラッシュメモリ装置にも適用できる。

本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図 メモリセル領域の一部のレイアウトパターンを示す模式的な平面図 図２における切断線Ａ−Ａで示す部分の断面図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２） 製造工程の一段階における模式的な断面図（その３） 製造工程の一段階における模式的な断面図（その４） シリコン窒化膜のホウ素含有量と比誘電率との相関図 本発明の第２の実施形態を示す図３相当図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２）

符号の説明

図面中、１はシリコン基板（半導体基板）、６はゲート絶縁膜、７は浮遊ゲート電極膜、８は電極間絶縁膜、９は制御ゲート電極膜、１１はシリコン酸化膜（第１の酸化膜系絶縁膜）、１２はシリコン窒化膜（窒化膜系絶縁膜）、１３はシリコン酸化膜（第２の酸化膜系絶縁膜）、１４はシリコン窒化膜（窒化膜系絶縁膜）である。

Claims (5)

1. 半導体基板と、
   前記半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を備えた複数のメモリセルトランジスタと、
   前記メモリセルトランジスタのゲート電極間の前記半導体基板上に、前記半導体基板上面からの高さが前記浮遊ゲート電極の上面の高さ以上でかつ前記制御ゲート電極の上面よりも低い位置まで埋め込むように形成された第１の酸化膜系の絶縁膜と、
   前記第１の酸化膜系の絶縁膜の上部および前記制御ゲート電極膜の上面および側面に所定膜厚で形成されホウ素（Ｂ）を含有した低誘電率の窒化膜系の絶縁膜と、
   前記窒化膜系の絶縁膜の上部に形成された第２の酸化膜系の絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
2. 半導体基板と、
   前記半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を備えた複数のメモリセルトランジスタと、
   前記メモリセルトランジスタのゲート電極間の前記半導体基板上に前記浮遊ゲート電極膜の上面位置まで埋め込むように形成された第１の酸化膜系の絶縁膜と、
   前記第１の酸化膜系の絶縁膜の上部で前記電極間絶縁膜の膜厚と同じ膜厚で形成された窒化膜と、
   前記窒化膜の上部に前記制御ゲート電極膜を埋め込むように形成された第２の酸化膜系の絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
3. 半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を複数形成する工程と、
   前記ゲート電極間の前記半導体基板上に、前記半導体基板上面からの高さが前記浮遊ゲート電極膜の高さ以上でかつ前記制御ゲート電極の上面よりも低い位置まで埋め込むように第１の酸化膜系の絶縁膜を形成する工程と、
   前記第１の酸化膜系の絶縁膜の上面および前記制御ゲート電極膜の上面および側面にホウ素（Ｂ）を含有した低誘電率の窒化膜系の絶縁膜を所定膜厚で形成する工程と、
   前記窒化膜系の絶縁膜の上部に前記制御ゲート電極膜を埋め込むように第２の酸化膜系の絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
4. 請求項３に記載の不揮発性半導体記憶装置の製造方法において、
   前記窒化膜系の絶縁膜の形成は、窒化膜を形成する原料ガスに少なくともヘキサクロロジシラン（Ｓｉ_２Ｃｌ_６）およびホウ素（Ｂ）を含むガスを用いていることを特徴とする不揮発性半導体記憶装置の製造方法。
5. 半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を積層形成してなるゲート電極を複数形成する工程と、
   前記ゲート電極間の前記半導体基板上に、前記半導体基板上面から前記浮遊ゲート電極膜の上面位置まで埋め込むように第１の酸化膜系の絶縁膜を形成する工程と、
   前記第１の酸化膜系の絶縁膜の上部で前記電極間絶縁膜と同じ膜厚で窒化膜を形成する工程と、
   前記窒化膜の上部に前記制御ゲート電極膜を埋め込むように第２の酸化膜系の絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

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