JP2008166330A - 半導体装置 - Google Patents

Abstract

【課題】低抵抗コンタクトを維持しつつ、より微細化された半導体装置を提供する。
【解決手段】半導体装置は、トランジスタＴｒ１、Ｔｒ２と、第１コンタクト１３と、第２コンタクト１０とを具備する。トランジスタＴｒ１、Ｔｒ２は、半導体基板１上に設けられ隣接している。第１コンタクト１３は、トランジスタＴｒ１、Ｔｒ２間にセルフアライメント構造で設けられ、トランジスタＴｒ１、Ｔｒ２の共通のソースに接続され、金属を含んでいる。第２コンタクト１０は、トランジスタＴｒ１，Ｔｒ２のドレインにそれぞれ接続され、金属を含んでいる。
【選択図】図２

Description

本発明は、半導体装置に関し、特に微細化のための半導体装置に関する。

ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置の微細化が進められている。図１は、従来の半導体装置の構成を示す断面図である。ここでは、Ｎ型のＭＯＳトランジスタについて説明する。半導体基板（ｐ−ｗｅｌｌ）１０１の表面に、ソースドレインを構成するＮ型拡散層が配置されている。Ｎ型拡散層は、Ｎ＋拡散層１０２、第１Ｎ−拡散層１０３、及び第２Ｎ−拡散層１１４を備える。ここで第２Ｎ−拡散層１１４は、コンタクト抵抗低減手段であるので、抵抗値に問題なければ省略可能である。ゲート絶縁膜１０４及びその上のゲート電極１０５が、Ｎ型拡散層に挟まれる形で半導体基板１０１上に配置されている。ゲート絶縁膜１０４及びゲート電極１０５の側面に、サイドウォール１０７が配置されている。ゲート絶縁膜１０４、サイドウォール１０７及びＮ型拡散層を覆うように、層間絶縁膜１０８が配置されている。層間絶縁膜１０８上の配線１１２とＮ型拡散層とを電気的に接続するためのコンタクトプラグ１１０が、層間絶縁膜１０８中に設けられたコンタクトホール１０９内に設けられている。

このように、従来の半導体装置では、ソース及びドレインのいずれに対しても通常のコンタクト（コンタクトプラグ１１０）を用いていた。ここで、コンタクトプラグ１１０は、通常、粒状（島状）コンタクトである。粒状コンタクトの場合、半導体装置の微細化に伴い、コンタクトサイズが小さくなり、線幅が細くなるので抵抗が上昇する。その結果、所望の電気特性を得ることが難しく、微細化が困難であった。

公知のセルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）構造を、微細化技術として用いることが考えられる。ゲート（ゲート電極１０５及びゲート絶縁膜１０４）同士の距離が近づくので、微細化に有効である。しかし、この場合、Ｎ＋拡散層１０２の領域が狭くなり、ソースドレインにおけるドーパント濃度の比較的薄いN−拡散層１０３とコンタクトプラグ１１０とが接触することになる。すなわち、コンタクトプラグ１１０として金属プラグを用いている場合には、N−拡散層１０３と金属とが接触することになる。そうなると、接触部分で形成されるシリサイド層がウェルにまで到達して、ソースドレインとウェルとの間でリーク電流が発生してしまう。それを回避する方法として、金属プラグではなくポリシリコンのプラグを用いることが考えられる。しかし、その場合、ポリシリコンのプラグは金属プラグよりも抵抗値が高いので、ＭＯＳトランジスタの電気特性が悪くなる。加えて、ＣＭＯＳの場合、Ｎ型のポリシリコンプラグとＰ型のポリシリコンプラグとを別々に形成する必要があり、工程が複雑でコスト上昇の原因となる。

関連する技術として特開平１０−２４２４１９号公報に半導体装置の製造方法及び半導体装置が開示されている。この半導体装置の製造方法は、シリコン半導体基板の主表面に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に第１の導電層を形成する工程と、この第１の絶縁層の上にシリコン酸化膜を形成する工程と、上記シリコン酸化膜及び上記第１の導電層をパターニングして上面に酸化膜を有する複数のゲート電極を形成する工程と、上記ゲート電極の間の上記半導体基板の主表面に不純物を導入して複数の活性領域を形成する工程と、上記第１の絶縁膜及び上記ゲート電極を含む上記半導体基板の全面にシリコン窒化膜を形成する工程と、このシリコン窒化膜の上に第２の絶縁膜を形成する工程と、上記複数のゲート電極のうち選択された隣り合うゲート電極の間で上記第２の絶縁膜に開孔を設ける工程と、上記隣り合うゲート電極のそれぞれ側面のシリコン窒化膜の間において上記開孔から上記第１の絶縁膜の上のシリコン窒化膜及び上記第１の絶縁膜に開孔を設け、上記半導体基板の上記活性領域に至るコンタクトを形成する工程とを含むことを特徴とする。

また、特開２００１−４４３８０号公報に半導体装置およびその製造方法が開示されている。この半導体装置は、ビット線の上層にキャパシタを備えるキャパシタオーバービットライン構造を有する。半導体装置は、キャパシタと導通するソースドレイン領域を覆う下層絶縁膜と、前記下層絶縁膜の上層に形成される上層絶縁膜と、前記下層絶縁膜および前記上層絶縁膜を貫通して前記ソースドレイン領域に開口するストレージノードコンタクトとを備える。前記ソースドレイン領域は、前記ストレージノードコンタクトが開口する部分を含む全面において実質的に平坦である。

特開平１０−２４２４１９号公報 特開２００１−４４３８０号公報

本発明の目的は、低抵抗コンタクトを維持しつつ、より微細化された半導体装置及びその製造方法を提供することにある。

また、本発明の他の目的は、コストを抑制しながら、トランジスタの集積度を向上することが可能な半導体装置及びその製造方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本発明の半導体装置は、二つのトランジスタ（Ｔｒ１、Ｔｒ２）と、第１コンタクト（１３）と、二つの第２コンタクト（１０）とを具備する。二つのトランジスタ（Ｔｒ１、Ｔｒ２）は、半導体基板（１）上に設けられ、隣接している。第１コンタクト（１３）は、二つのトランジスタ（Ｔｒ１、Ｔｒ２）間にセルフアライメント構造で設けられ、二つのトランジスタ（Ｔｒ１、Ｔｒ２）の共通のソースに接続され、金属を含んでいる。二つの第２コンタクト（１０）は、二つのトランジスタ（Ｔｒ１，Ｔｒ２）のドレインにそれぞれ接続され、金属を含んでいる。
本発明では、第１コンタクト（１３）がセルフアライメント（自己整合型）構造を有している、すなわち、自己整合的に形成するので、低コストで二つのトランジスタ（Ｔｒ１、Ｔｒ２）の間隔を狭くすることが出来、半導体チップをより微細化することができる。

上記の半導体装置において、第１コンタクト（１３）の端部とトランジスタ（Ｔｒ１／Ｔｒ２）のゲートの端部との間隔は、第２コンタクト（１０）の端部とトランジスタ（Ｔｒ１／Ｔｒ２）のゲートとの間隔よりも小さい。
本発明では、第１コンタクト（１３）がセルフアライメント（自己整合型）構造を有しているので、第１コンタクト（１３）端部とゲート端部との間隔は、第２コンタクト（１０）端部とゲート端部との間隔と比較して小さくすることができる。それにより、半導体チップをより微細化することができる。

第１コンタクト（１３）は、少なくとも一つのコンタクトを有している。二つの第２コンタクト（１０）の各々は、複数のコンタクトを有している。少なくとも一つのコンタクトにおける二つのトランジスタ（Ｔｒ１、Ｔｒ２）のゲート幅方向の長さは、複数のコンタクトの各々におけるゲート幅方向の長さ等しいか長い。
本発明では、第１コンタクト（１３）のゲート幅方向の長さが、第２コンタクト（１０）における個々のコンタクトのそれと比較して長くなっている。これにより、セルフアライメント構造によりソースにおいてＮ＋拡散層と第１コンタクト（１３）との接触幅（Ｗ）が第２コンタクト（１０）と比較して小さくなっても、接触面積（接触長さＬ×接触幅Ｗ）を大きく保つことができ、高集積化をしながら接触抵抗の低抵抗化を実現することができる。

上記の半導体装置において、二つのトランジスタ（Ｔｒ１、Ｔｒ２）は、半導体基板（１）のウェル表面に設けられている。ソースとウェルとは略同電位であることが好ましい。
本発明では、ウェル（半導体装置１）とソースとが略同電位であるため、第１コンタクト（１３）をセルフアライメント構造としたことでソースにおいてＮ−拡散層と第１コンタクト（１３）とが接触するが、リーク電流の問題を原理的に発生しないいようにすることができる。それにより、コンタクトプラグ１３として低抵抗な金属を用いることができる。略同電位とは、リーク電流の問題が発生しない程度に等しいということであり、誤差を含み得る。

上記の半導体装置において、第１コンタクト（１３）は、ゲート幅方向の長さがゲート長方向よりも長い形状を有することが好ましい。
これにより、接触面積（接触長さＬ×接触幅Ｗ）を大きく保つことができ、接触抵抗の低抵抗化を実現することができる。形状としては、ゲート幅方向に長径を有する楕円形状に例示される。

上記の半導体装置において、第１コンタクト（１３）は、矩形形状を有することが好ましい。
これにより、接触面積（接触長さＬ×接触幅Ｗ）をより確実に大きく保つことができ、接触抵抗の低抵抗化を実現することができる。

上記の半導体装置において、第１コンタクト（１３）は、一つであることが好ましい。
これにより、

上記課題を解決するために、本発明の半導体装置の製造方法は、（ａ）半導体基板（１）上に隣接する二つのトランジスタ（Ｔｒ１、Ｔｒ２）を形成する工程と、（ｂ）半導体基板（１）と二つのトランジスタ（Ｔｒ１、Ｔｒ２）とを覆うように設けられた層間絶縁膜（８）に、二つのトランジスタ（Ｔｒ１，Ｔｒ２）の共通のソースに対応する場所に自己整合的に第１コンタクトホール（１１）を、二つのトランジスタ（Ｔｒ１，Ｔｒ２）の各々のドレインに対応する場所に二つの第２コンタクトホール（９）を、それぞれ形成する工程と、（ｃ）第１コンタクトホール（１１）及び二つの第２コンタクトホール（９）を金属を含む物質で埋めるように、それぞれ第１コンタクト（１３）及び二つの第２コンタクト（１０）を形成する工程とを具備する。
本発明では、第１コンタクト（１３）をセルフアライメント（自己整合型）的に形成するので、低コストで二つのトランジスタ（Ｔｒ１、Ｔｒ２）の間隔を狭くすることが出来、半導体チップをより微細化することができる。

上記の半導体装置の製造方法において、第１コンタクト（１３）の端部とトランジスタ（Ｔｒ１／Ｔｒ２）のゲートの端部との間隔は、第２コンタクト（１０）の端部とトランジスタ（Ｔｒ１／Ｔｒ２）のゲートとの間隔よりも小さい。
本発明では、第１コンタクト（１３）がセルフアライメント（自己整合型）構造を有しているので、第１コンタクト（１３）端部とゲート端部との間隔は、第２コンタクト（１０）端部とゲート端部との間隔と比較して小さくすることができる。それにより、半導体チップをより微細化することができる。

上記の半導体装置の製造方法において、第１コンタクト（１３）は、少なくとも一つのコンタクトを有している。二つの第２コンタクト（１０）の各々は、複数のコンタクトを有している。少なくとも一つのコンタクトの横断面は、複数のコンタクトの各々の横断面の和よりも大きい。
本発明では、第１コンタクト（１３）の横断面が、第２コンタクト（１０）の個々の横断面の和よりも大きくなっている。これにより、セルフアライメント構造によりソースにおいてＮ＋拡散層と第１コンタクト（１３）との接触幅（Ｗ）が第２コンタクト（１０）と比較して小さくなっても、接触面積（接触長さＬ×接触幅Ｗ）を大きく保つことで、高集積化をしながら接触抵抗の低抵抗化を実現することができる。

上記の半導体装置の製造方法において、（ｂ）工程と（ｄ）工程とは同時に行われ、（ｃ）工程と（ｅ）工程とは同時に行われることが好ましい。
これにより、コンタクトホール（１１、９）を形成する工程とコンタクト（１３、１０）を径生成する工程をまとめることが出来、、工程にかかる時間を減少でき、コストも低減することが可能となる。

本発明により、低抵抗コンタクトを維持しつつ、より微細化された半導体装置を提供することが可能となる。

以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。ここでは、Ｎ型ＭＯＳトランジスタＴｒ１、Ｔｒ２を有する半導体装置２０に関して説明する。ただし、Ｐ型ＭＯＳトランジスタを有する場合にも、導電型を逆にすることで、同様に本発明を適用可能である。更に、Ｎ型及びＰ型の両方を有している場合にも、同様に本発明を適用可能である。

図２は、本発明の半導体装置の実施の形態の構成を示す断面図（縦断面）である。半導体装置２０は、半導体基板１、Ｎ＋拡散層２、第１Ｎ−拡散層３、第２Ｎ−拡散層１４、ゲート絶縁膜４、ゲート電極５、ゲート上絶縁膜６、サイドウォール７、層間絶縁膜８、コンタクトホール９、コンタクトプラグ１０、配線１２、コンタクトホール１１、コンタクトプラグ１３を具備する。

半導体基板１は、Ｐ型半導体基板であり、ボロンドープＰ−シリコン基板に例示される。ただし、半導体基板の表面にボロンのようなＰ型不純物を注入することで設けられたＰ型ウェル（ｐ−ｗｅｌｌ）であっても良い。

ゲート絶縁膜４、及びゲート電極５は、ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲートを構成する。ゲート絶縁膜４は、半導体基板１表面のチャネル領域上に設けられている。絶縁膜であり、シリコン酸化膜に例示される。ゲート電極５は、ゲート絶縁膜４上に設けられている。電極であり、リンドープポリシリコンに例示される。ゲート上絶縁膜６は、ゲート電極５がコンタクト１３と電気的に接続することを防止するためにセルフアライメント構造に必須であり、ゲート電極５上に設けられている。絶縁膜であり、シリコン窒化膜に例示される。サイドウォール７は、ゲート絶縁膜４、ゲート電極５及びゲート上絶縁膜６の側面に、それらを保護するように設けられている。絶縁膜であり、シリコン窒化膜に例示される。

Ｎ＋拡散層２、第１Ｎ−拡散層３、及び第２Ｎ−拡散層１４は、Ｎ型拡散層であり、ＭＯＳトランジスタＴｒ１，Ｔｒ２のソースドレインを構成する。第１Ｎ−拡散層３は、半導体基板１表面のチャネル領域の両端部に設けられている。Ｎ＋拡散層２は、チャネル領域から見て第１Ｎ−拡散層３の外側に設けられ、コンタクトプラグ１０の一端と接続されている。第２Ｎ−拡散層１４は、Ｎ＋拡散層２の下側に設けられている。ここで、第２N−拡散層１４はコンタクト形成後イオン注入で形成されるものであり、コンタクト抵抗低減手段であるので、コンタクト抵抗に問題なければ省略可能である。各Ｎ型拡散層のＮ型ドーパント濃度Ｃの大小関係は、Ｃ（Ｎ＋拡散層２）＞Ｃ（第１Ｎ−拡散層３）、Ｃ（Ｎ−拡散層１４）である。

層間絶縁膜８は、Ｎ＋拡散層２、サイドウォール７、及びゲート上絶縁膜６を覆うように設けられている。絶縁膜であり、低誘電率のシリコン酸化膜に例示される。

コンタクトホール９は、ＭＯＳトランジスタＴｒ１，Ｔｒ２のドレインとしてのＮ＋拡散層２と配線１２とを繋ぐように層間絶縁膜８中に設けられた穴である。コンタクトプラグ１０は、コンタクトホール９を充たすように設けられた配線であり、ＭＯＳトランジスタＴｒ１，Ｔｒ２のドレインとしてのＮ＋拡散層２と配線１２とを電気的に接続する。コンタクトプラグ１０は、通常（図１）のコンタクトの構造を有している。導体であり、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）のような金属膜に例示される。

配線１２は、ＭＯＳトランジスタＴｒ１，Ｔｒ２のソースドレインに関わる信号を供給又は送出する。
コンタクトホール１１は、ＭＯＳトランジスタＴｒ１，Ｔｒ２のソースとしてのＮ＋拡散層２と配線１２とを繋ぐように層間絶縁膜８中に設けられた穴である。コンタクトホール１１の下部は、ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート上絶縁膜６及びサイドウォール７により、自己整合的に形成されている。コンタクトプラグ１３は、コンタクトホール１１を充たすように設けられた配線であり、ＭＯＳトランジスタＴｒ１，Ｔｒ２のソースとしてのＮ＋拡散層２と配線１２とを電気的に接続する。コンタクトプラグ１３は、セルフアライメント構造を有している。導体であり、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）のような金属膜に例示される。

本実施の形態の半導体装置は、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２との間にあるコンタクトプラグ１３をセルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）構造としている。このようにすることで、ＭＯＳトランジスタＴｒ１，Ｔｒ２間の距離を、通常のコンタクトの構造を用いるのに比べて短く縮めることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

さらに、本実施の形態の半導体装置は、電気的には、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２との間にあるＮ型拡散層をソースとし、両脇のＮ型拡散層をドレインとするように接続している。このとき、ウェル（半導体基板１）とソースとは、略同電位である。従って、コンタクトプラグ１３をセルフアライメント構造としたことで、ソースにおいてＮ−拡散層３とコンタクトプラグ１３とは接触するが、リーク電流の問題は原理的に発生しない。それにより、コンタクトプラグ１３として低抵抗な金属を用いることができる。略同電位とは、リーク電流の問題が発生しない程度に等しいということであり、誤差を含み得る。

図３は、本発明の半導体装置の実施の形態の構成を示す平面図である。ただし、配線１２及び層間絶縁膜８を省略している。ドレインのコンタクトプラグ１０は、従来の通常のコンタクトと同様に、粒状（島状）の複数のプラグで構成されている。そのコンタクトプラグ１０は、その横断面（半導体基板１表面に平行な面）の面積が、コンタクトプラグ１３のそれと比較して相対的に小さい。また、そのコンタクトプラグ１０は、ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート幅方向の長さが、コンタクトプラグ１３のそれと比較して相対的に等しいか小さい。

一方、ソースのコンタクトプラグ１３は、従来の通常のコンタクトと異なり、少数で好ましくは一つのプラグで構成されている。そのコンタクトプラグ１３は、その横断面の面積が、コンタクトプラグ１０の個々のプラグのそれと比較して相対的に大きい。また、ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート幅方向の長さ（Ｌ）がコンタクトプラグ１０の個々のプラグのそれと比較して相対的に等しいか大きい。これにより、コンタクトプラグ１３は、セルフアライン構造によりＮ＋拡散層２とコンタクトプラグ１３との接触幅（Ｗ）がコンタクトプラグ１０に比較して小さくなっても、接触面積（接触長さＬ×接触幅Ｗ）を大きく保つことで、接触抵抗の低抵抗化を実現することができる。

また、コンタクトプラグ１３は、その横断面の形状が、ゲート幅方向（図３における上下方向）に長いスリット形状（矩形形状）を有していることが好ましい。それにより、接触面積（接触長さＬ×接触幅Ｗ）をより確実に大きく保つことができる。ただし、接触長さＬが十分に確保できる等の理由で抵抗値が十分に低ければ、端部や角部に丸みがついていたり、楕円形状を有していても良い。

なお、両脇のドレインのコンタクトプラグ１０は、図示されるように、通常のコンタクトと同様の粒状（島状）であることが、スリット形状である場合に比較して、より好ましい。スリット形状にすると、リソグラフィーの特性上スリットの中央で開口幅が大きくなる可能性があり、不向きであるからである。これは以下の理由による。コンタクトプラグ１３（ソース）の場合、接合リークを気にする必要がないので、セルフアラインメント構造を採用することができるので、中央で開口幅が大きくなったとしても問題がない。しかし、ドレインの場合、接合リークが発生しないように第１Ｎ−拡散層３とコンタクトプラブ１０との接触を防止する必要がある。そのため、ゲートとコンタクトプラグ１０との間隔を広げるか、中央が広がらない特別な技術を用いる必要があり、半導体チップの微細化に不適か、製造プロセスの高コスト化につながる。

このように、本発明の半導体装置は、ソース側のコンタクトプラグ（金属配線コンタクト）をスリット形状、且つセルフアライメント構造とし、ドレイン側のコンタクトプラグ（金属配線コンタクト）を通常の粒状（島状）コンタクトとする。これにより、リーク電流の問題を回避し、低抵抗コンタクト（低抵抗な金属使用、かつ低接触抵抗）を維持しながら、トランジスタ間の距離を縮めて半導体装置の微細化、高集積化を図ることが可能となる。

次に、本発明の半導体装置の製造方法における実施の形態について説明する。図４〜図７は、本発明の半導体装置の製造方法における実施の形態を示す断面図である。

図４を参照して、半導体基板の表面に一般的な方法により素子分離領域（図示されず）を形成する。次に、半導体基板の表面にボロンを注入することでＰ型ウェルを形成する。図中の半導体基板１は、ボロンを注入された半導体基板の表面を示している。続いて、例えば、酸化を施すことにより、半導体基板１の表面を覆うように、厚さ５ｎｍのゲート絶縁膜を形成する。その後、例えば、厚さ１００ｎｍのリンドープポリシリコン、及び厚さ１００ｎｍのシリコン窒化膜を、それぞれＣＶＤ法により成膜する。そして、リンドープポリシリコン及びシリコン窒化膜を所望のパターンにパターニングする。このとき、ゲート絶縁膜も一部エッチングされる。その結果、ゲート絶縁膜４、ゲート電極５およびゲート上絶縁膜６が形成される。この状態が図４である。

図４の状態において、次に、ゲート上絶縁膜６をマスクとして、例えば１０ｋｅＶ、５×１０^１３ｃｍ^−２の条件で砒素をイオン注入し、第１Ｎ−拡散層３を形成する。続いて、例えば厚さ７０ｎｍのシリコン窒化膜をＣＶＤ法により成膜する。その後、異方性エッチバック技術を用いて、シリコン窒化膜をエッチバックして、サイドウォール７を形成する。この状態が図５である。

図５の状態において、次に、ゲート上絶縁膜６及びサイドウォール７をマスクとして、例えば２０ｋｅＶ、３×１０^１５ｃｍ^−２の条件で砒素をイオン注入し、Ｎ＋拡散層２を形成する。続いて、例えば、厚さ１０００ｎｍのシリコン酸化膜をＣＶＤ法により成膜し、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術などで平坦化し、表面を層間絶縁膜１０８で覆う。この状態が図６である。

図６の状態において、次に、ＭＯＳトランジスタＴｒ１、Ｔｒ２のドレインに対応する層間絶縁膜８中の位置に、コンタクトホール９をエッチングにより開口する。そして、そのコンタクトホール９に金属材料からなるコンタクトプラグ１０をＣＶＤ法とＣＭＰ技術により埋設する。また、コンタクトホール９の開口と同時に、ソースに対応する層間絶縁膜８中の位置に、コンタクトホール１１をエッチングにより開口する。コンタクトホール１１の下部の形状は、両側から迫るＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート上絶縁膜６及びサイドウォール７の形状により自己整合的に決定される。そして、コンタクトプラグ１０の埋設と同時に、そのコンタクトホール１１に金属材料からなるコンタクトプラグ１３をＣＶＤ法とＣＭＰ技術により埋設する。すなわち、コンタクトホール１１及びコンタクトプラグ１３は、セルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）構造を有している。さらに、例えば、１０ｋｅＶ、５×１０^１３ｃｍ^−２の条件でリンをイオン注入して、第２Ｎ−拡散層１４を形成する。この状態が図７である。

図７の状態において、金属材料から成る配線用の膜を成膜し、パターニングすることで配線１２を形成する。これにより、図１に示される本発明の半導体装置を製造することができる。

本実施の形態では、コンタクトプラグ１３をコンタクトプラグ１１と同時に、同様に金属で形成することができる。それにより、例えば、コンタクトプラグ１３としてポリシリコンのプラグを用いる場合に比較して、製造工程を簡略化することができ、工程にかかる時間を減少でき、コストも低減することが可能となる。

図１は、従来の半導体装置の構成を示す断面図である。 図２は、本発明の半導体装置の実施の形態の構成を示す断面図である。 図３は、本発明の半導体装置の実施の形態の構成を示す平面図である。 図４は、本発明の半導体装置の実施の形態における製造方法を示す断面図である。 図５は、本発明の半導体装置の実施の形態における製造方法を示す断面図である。 図６は、本発明の半導体装置の実施の形態における製造方法を示す断面図である。 図７は、本発明の半導体装置の実施の形態における製造方法を示す断面図である。

符号の説明

１、１０１ 半導体基板（ｐ−ｗｅｌｌ）
２、１０２ Ｎ＋拡散層
３、１０３ 第１Ｎ−拡散層
４、１０４ ゲート絶縁膜
５、１０５ ゲート電極
６ ゲート上絶縁膜
７、１０７ サイドウォール
８、１０８ 層間絶縁膜
９、１０９ コンタクトホール
１０、１１０ コンタクトプラグ
１１ コンタクトホール
１２、１１２ 配線
１３ コンタクトプラグ
１４、１１４ 第２Ｎ−拡散層

Claims (11)

1. 半導体基板上に設けられた隣接する二つのトランジスタと、
   前記二つのトランジスタ間にセルフアライメント構造で設けられ、前記二つのトランジスタの共通のソースに接続された金属を含む第１コンタクトと、
   前記二つのトランジスタのドレインにそれぞれ接続され、金属を含む二つの第２コンタクトと
   を具備する
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１コンタクトの端部と前記トランジスタのゲートの端部との間隔は、前記第２コンタクトの端部と前記トランジスタのゲートとの間隔よりも小さい
   半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１コンタクトは、少なくとも一つのコンタクトを有し、
   前記二つの第２コンタクトの各々は、複数のコンタクトを有する
   前記少なくとも一つのコンタクトにおける前記二つのトランジスタのゲート幅方向の長さは、前記複数のコンタクトの各々における前記ゲート幅方向の長さと等しいか長い
   半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置において、
   前記二つのトランジスタは、前記半導体基板のウェル表面に設けられ、
   前記ソースと前記ウェルとは略同電位である
   半導体装置。
5. 請求項１乃至４のいずれか一項に記載の半導体装置において、
   前記第１コンタクトは、前記ゲート幅方向の長さが前記ゲート長方向よりも長い形状を有する
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１コンタクトは、矩形形状を有する
   半導体装置。
7. 請求項１乃至６のいずれか一項に記載の半導体装置において、
   前記第１コンタクトは、一つである
   半導体装置。
8. （ａ）半導体基板上に隣接する二つのトランジスタを形成する工程と、
   （ｂ）前記半導体基板と前記二つのトランジスタとを覆うように設けられた層間絶縁膜に、前記二つのトランジスタの共通のソースに対応する場所に自己整合的に第１コンタクトホールを形成する工程と、
   （ｃ）前記第１コンタクトホールを金属を含む物質で埋めるように、第１コンタクトを形成する工程と、
   （ｄ）前記層間絶縁膜に、前記二つのトランジスタの各々のドレインに対応する場所に二つの第２コンタクトホールを形成する工程と、
   （ｅ）前記二つの第２コンタクトホールを金属を含む物質で埋めるように、二つの第２コンタクトを形成する工程と
   を具備する
   半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記第１コンタクトの端部と前記トランジスタのゲートの端部との間隔は、前記第２コンタクトの端部と前記トランジスタのゲートとの間隔よりも小さい
   半導体装置の製造方法。
10. 請求項８又は９に記載の半導体装置の製造方法において、
    前記第１コンタクトは、少なくとも一つのコンタクトを有し、
    前記二つの第２コンタクトの各々は、複数のコンタクトを有し、
    前記少なくとも一つのコンタクトの横断面は、前記複数のコンタクトの各々の横断面の和よりも大きい
    半導体装置の製造方法。
11. 請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｄ）工程とは同時に行われ、
    前記（ｃ）工程と前記（ｅ）工程とは同時に行われる
    半導体装置の製造方法。

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