JP2008165174A - 横電界型の液晶表示装置用アレイ基板 - Google Patents

Abstract

【課題】本発明の目的は、リペアパターンを利用したリペア工程で不良画素の下部に位置した画素と同一な動作をさせ表示品質が向上した横電界型の液晶表示装置用アレイ基板を提供する。
【解決手段】本発明の横電界型の液晶表示装置用アレイ基板は、第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、第１ゲート配線と平行に離隔して形成された共通配線と、第１及び第２ゲート配線と交差して第１及び第２画素領域を定義するデータ配線と、第１及び第２ゲート配線及びデータ配線に連結され、それぞれ第１及び第２画素領域に位置する第１及び第２薄膜トランジスタと、第１薄膜トランジスタから第２画素領域に延長されたリペアパターンと、第２画素領域に位置して第２薄膜トランジスタに連結され、リペアパターンと重なる第１画素パターンとを備えている。
【選択図】図３

Description

本発明は、液晶表示装置用アレイ基板に係り、特に、リペアパターンを含む液晶表示装置用アレイ基板とその製造方法に関する。

一般的な液晶表示装置の駆動原理は、液晶の光学的異方性と分極性質を利用する。液晶は、構造が細く長いために、分子の配列において方向性を有しており、任意に液晶に電界を加えると、分子配列の配列方向が制御できる。従って、液晶の分子配列方向を任意に調節すると、光学的異方性によって液晶の分子配列方向に光が屈折して画像情報を表現する。

液晶表示装置は、共通電極が形成されたカラーフィルター基板(上部基板)と画素電極が形成されたアレイ基板(下部基板)と、両基板間に充填された液晶とで構成される。このような液晶表示装置は、共通電極と画素電極に印加される電圧により生じる垂直方向の電界によって液晶を駆動する方式であり、透過率と開口率等の特性が優れる。現在は、薄膜トランジスタとこの薄膜トランジスタに連結された画素電極がマトリックス状に配列されたアクティブマトリックス型液晶表示装置(ＡＭ−ＬＣＤ、以下、「液晶表示装置」と称する。)が、解像度及び動画像の表示能力の点で優れており最も注目を浴びている。

以下、図１を参照して、液晶表示装置を概略的に説明する。
図１は、液晶表示装置を概略的に示した分解斜視図である。
図１に示したように、一般的な液晶表示装置は、液晶層７０を間に介し、アレイ基板１０とカラーフィルター基板８０が対面合着された構成であって、このうち、下部のアレイ基板１０は、基板上に交差配列され多数の画素領域Ｐを定義する複数のゲート配線１３とデータ配線３０を含み、両配線１３、３０の交差地点には、スイッチング素子である薄膜トランジスタＴｒを備え、各画素領域Ｐに形成されている画素電極６０と一対一に対応して接続されている。

また、アレイ基板１０と向かい合う上部のカラーフィルター基板８０は、この背面に、ゲート配線１３とデータ配線３０、薄膜トランジスタＴｒ等の非表示領域を遮るように各画素領域Ｐを取り囲む格子状のブラックマトリックス８５が形成されており、ブラックマトリックス８５の格子内部には各画素領域Ｐに対応するように順に反復して配列された赤色Ｒ、緑色Ｇ、青色Ｂのカラーフィルターパターン８９ａ、８９ｂ、８９ｃを含むカラーフィルター層８９が形成されていて、ブラックマトリックス８５とカラーフィルター層８９の下部に、全面にかけて透明な共通電極９２を備えている。

また、第１及び第２基板１２、８２各々の各外部面には、偏光軸と平行な光のみを透過させる第１及び第２偏光板(図示せず)がそれぞれ配置され、第１偏光板(図示せず)の下部には、別途の光源であるバックライト(図示せず)が配置されている。

図２は、従来の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。
図２に示したように、互いに所定間隔離隔して、一方向に延長されて多数のゲート配線１３が形成されており、図面には示してないが、ゲート配線１３の一端には、外部の駆動回路基板(図示せず)と連結するためのゲートパッド(図示せず)が形成されている。

また、ゲート配線１３と交差して画素領域Ｐを定義する多数のデータ配線３０が他方向に延長されて形成されており、この時、各データ配線３０の一端にも外部の駆動回路基板(図示せず)と連結するためのデータパッド(図示せず)が形成されている。

各々のゲート配線１３とデータ配線３０の交差地点には、ゲート電極１５と半導体層２３とソース電極３３及びドレイン電極３６とを含む薄膜トランジスタＴｒが構成されている。ゲート電極１５は、ゲート配線１３に連結されて、ソース電極３３は、データ配線３０に連結されている。また、ドレイン電極３６は、ソース電極３３から所定間隔離隔して形成されている。各画素領域Ｐには、ドレインコンタクトホール４７を通じてドレイン電極３６に連結される画素電極６０が形成されている。ストレージパターン１５がゲート配線１３の一部と重なって、ストレージコンタクトホール４９を通じて画素電極６０に連結されるように構成されている。ストレージパターン１５と重なったゲート配線１３が第１電極として作用し、ストレージパターン１５が第２電極として作用して、その間の絶縁層(図示せず)が誘電体として作用することによりストレージパターン１５と重なったゲート配線１３、ストレージパターン１５及び絶縁層は、ストレージキャパシターＳｔｇＣを構成する。ストレージキャパシターＳｔｇＣは、画素電極６０に次の信号が印加されるまで、現在の印加された電圧を維持させる役割をする。

前述した構成の液晶表示装置用アレイ基板１０は、非常に多い工程段階を行って形成されるが、製造工程の際に、静電気が発生したり、異物等によって薄膜トランジスタＴｒ等に不良が発生したりして、所望のイメージが表示できなくなる。この場合、リペア工程を行って画素電極に連結された薄膜トランジスタのドレイン電極を切断することによって信号電圧が印加されないようにして画素領域を暗点(ノーマリブラックモードの場合)化したり、輝点(ノーマリホワイトの場合)化したりする。

このように不良画素の発生時、画素領域を暗点化または輝点化するのは、通常的に液晶表示装置には、その大きさ別、解像度別に、少なくて数万、多くて数千万の画素が形成されているが、このような数万ないし数千万の画素全体が正常動作するようにアレイ基板を製造するには、失敗費用が大変多くて製造費用が上昇する。

前述したように、画素領域に信号電圧が印加されないように処理するリペア方法は、ノーマリブラックモードで動作する場合、非常に明るい画像を表示すると、暗点化された画素領域が目立つ現象が発生し、逆に、ノーマリホワイトの場合、暗い画面が表示されると、輝点化された画素によってまるで光漏れ不良のように周辺より明るい輝度で表示されるため、使用者に目立つ現象が発生する。従って、表示品質が低下する。

前述したような問題を解決するために、本発明の目的は、画素不良の発生時に、暗点化または輝点化せず、その下部に位置する画素領域に印加される画像信号の印加を受けるリペアパターンを備え、このリペアパターンを利用してリペア工程を行うことによって不良が発生した画素をその下部に位置した画素と同一な動作をさせて表示品質が向上した横電界型の液晶表示装置用アレイ基板を提供する。

前述したような目的を達成するために、本発明は、第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、前記第１ゲート配線と平行に離隔して形成された共通配線と、前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、前記第１ゲート配線及びデータ配線に連結されて、前記第１画素領域に配置されている第１薄膜トランジスタと、前記第２ゲート配線及びデータ配線に連結されて、前記第２画素領域に配置されている第２薄膜トランジスタと、前記第１薄膜トランジスタから前記第２画素領域に延長されたリペアパターンと、前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、前記第２画素領域に配置されて前記第２薄膜トランジスタに連結され、前記リペアパターンと重なる第１画素パターンとを含むことを特徴とする横電界型の液晶表示装置用アレイ基板を提供する。

前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結され、前記ドレイン電極は、前記第１ゲート電極に実質的に平行である。

前記リペアパターンは、前記ドレイン電極に実質的に平行であって、前記リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成される。

前記共通配線の一端に連結されて、前記データ配線と平行な第１共通電極連結パターンと、前記第１薄膜トランジスタに連結されて、前記第１共通電極連結パターンと重なる第２画素パターンと、前記第１共通電極連結パターンと前記第２画素パターンとの間に介される第１絶縁膜をさらに含み、前記第１共通電極連結パターン、第２画素パターン及び第１絶縁膜は、第１ストレージキャパシターを構成する。

前記第１共通電極連結パターンに連結されて、前記共通配線と実質的に平行な第２共通電極連結パターンと、前記第２画素パターンに連結されて、前記第２共通電極連結パターンと重なる第３画素パターンと、前記第２共通電極連結パターンと前記第３画素パターンとの間に介される第２絶縁膜をさらに含み、前記第２共通電極連結パターン、前記第３画素パターン及び前記第２絶縁膜は、第２ストレージキャパシターを構成する。

前記第１薄膜トランジスタに連結されて、前記共通配線と重なる第２画素パターンをさらに含む。

前記第２画素パターンと前記共通電極との間に形成されて、前記第２画素パターンに連結される金属パターンをさらに含み、前記共通配線、前記金属パターン及び前記共通配線と金属パターンとの間に介された絶縁膜は、ストレージキャパシターを構成する。
前記金属パターンは、前記リペアパターンと同一層に、同一物質で構成される。

前記ドレイン電極と前記共通配線の上部に、前記ドレイン電極及び前記共通配線を各々露出させるドレインコンタクトホール及び共通コンタクトホールを含む保護層をさらに含み、前記多数の画素電極は、前記ドレインコンタクトホールを通じて前記ドレイン電極に連結されて、前記多数の共通配線は、前記共通コンタクトホールを通じて前記共通配線に連結される。

また、本発明は、第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、前記第１ゲート配線と平行に離隔して形成された共通配線と、前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、前記第１ゲート配線及びデータ配線に連結されて、前記第１画素領域に配置されている第１薄膜トランジスタと、前記第２ゲート配線及びデータ配線に連結されて、前記第２画素領域に配置されている第２薄膜トランジスタと、前記第１薄膜トランジスタから延長された第１リペアパターンと、前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、前記第２画素領域に配置されて前記第２薄膜トランジスタに連結された画素パターンと、前記画素パターンから延長されて前記第１リペアパターンと重なる第２リペアパターンとを含むことを特徴とする横電界型の液晶表示装置用アレイ基板を提供する。

前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結される。

前記第１リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成される。

さらに、本発明は、第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、前記第１ゲート配線と平行に離隔して形成された共通配線と、前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、前記第１ゲート配線及びデータ配線に連結されて、前記第１画素領域に配置されている第１薄膜トランジスタと、前記第２ゲート配線及びデータ配線に連結されて、前記第２画素領域に配置されている第２薄膜トランジスタと、前記第１薄膜トランジスタから延長された第１リペアパターンと、前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、前記第２画素領域に配置されて前記第２薄膜トランジスタに連結された画素パターンと、前記画素パターンから延長され前記第１リペアパターンと重なる第２リペアパターンと、アイランド状の第３リペアパターンとを含み、前記第１及び第２リペアパターンは、前記第３リペアパターンの両端に各々重なることを特徴とする横電界型の液晶表示装置用アレイ基板を提供する。

前記第３リペアパターンは、前記共通配線と前記第１ゲート配線との間となる位置に配置されている。

前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結される。

前記第３リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成される。

以下、添付した図面を参照して、本発明によるより好ましい実施例を説明する。

本発明による液晶表示装置用アレイ基板は、共通電極と画素電極がアレイ基板に形成される黄電界型の液晶表示装置用アレイ基板であって、この時、不良が発生した画素領域を、これと隣接した画素領域内の画素電極と電気的に連結させるリペアパターンを備える。

このように、横電界型の液晶表示装置用アレイ基板を提案する理由は、従来のように、共通電極と画素電極が互いに向い合う基板に各々形成され、両電極に印加される電圧により生じる垂直方向の電界によって液晶を駆動する方式、すなわち、ツイストネマティックモードの液晶表示装置は、透過率と開口率等の特性は優れているが、視野角の特性は優れていない短所を有しており、このような視野角低下の短所を克服するために、画素電極と共通電極が一つの基板に形成され、横電界によって液晶を駆動する視野角の特性が優れる液晶表示装置を提供する。

本発明による横電界型の液晶表示装置用アレイ基板は、画素不良の発生時、リペアパターンによって、その下部に位置する画素領域の画素電極と、不良が発生した画素領域の画素電極が電気的に連結できる構造を有する。従って、不良が発生した画素領域がその下側に位置した画素と同一な駆動をして表示品質を向上させる。

［第１実施例］
図３は、本発明の第１実施例における液晶表示装置用アレイ基板の一部を概略的に示した平面図である。
図３に示したように、本発明の第１実施例による横電界型の液晶表示装置用アレイ基板１０１は、平行に一方向に延長されたゲート配線１０４と、ゲート配線１０４と交差して画素領域Ｐを定義しているデータ配線１２５とが形成されており、ゲート配線１０４と実質的に平行であって、ゲート配線１０４と所定間隔離隔して共通配線１１０が形成されている。

また、画素領域には、共通配線１１０の両一端から各々分岐してデータ配線１２５と同一な方向に第１共通電極連結パターン１１３ａ及び第２共通電極連結パターン１１３ｂが形成されており、第１共通電極連結パターン１１３ａ及び第２共通電極連結パターン１１３ｂの各一端は、第３共通電極連結パターン１１３ｃによって連結されることによって、第１ないし第３共通電極連結パターン１１３ａ、１１３ｂ、１１３ｃは、共通配線１１０と共に、画素領域Ｐ内に四角形状を構成する。すなわち、第１共通電極連結パターン１１３ａ及び第２共通電極連結パターン１１３ｂの各一端は、共通配線１１０に連結されて、各他端は、第３共通電極連結パターン１１３ｃに連結されている。

共通配線１１０と第３共通電極連結パターン１１３ｃは、幅の広い部分と幅の狭い部分で構成される。共通配線１１０の場合、幅の狭い部分は、第１共通電極連結パターン１１３ａに連結されて、幅の広い部分は、第２共通電極連結パターン１１３ｂに連結される。逆に、第３共通電極連結パターン１１３ｃの場合、幅の狭い部分は、第２共通電極連結パターン１１３ｂに連結されて、幅の広い部分は、第１共通電極連結パターン１１３ａに連結される。但し、これは一例であって、共通配線１１０と第３共通電極連結パターン１１３ｃの形状は、これに限定されるものではない。

また、画素領域Ｐにおいて、ゲート配線１０４とデータ配線１２５に連結されて、ゲート電極１０７と、ゲート絶縁膜(図示せず)と、半導体層(図示せず)と、互いに離隔するソース電極１２８及びドレイン電極１３０とで構成されて、スイッチング素子として作動する薄膜トランジスタＴｒが形成されている。ソース電極１２８及びドレイン電極１３０は、ゲート配線１０４と重なって、その重なった部分は、ゲート電極１０７として定義される。ゲート絶縁膜がゲート電極１０７の上部に形成されて、その上に半導体層が形成され、半導体層の上部にソース電極１２８及びドレイン電極１３０が形成されている。ドレイン電極１３０は、ゲート配線１０４と平行に形成されおり、ソース電極１２８は、Ｕ字状であって、ドレイン電極１３０は、Ｕ字状の内部となる位置に配置されている。但し、ソース電極１２８がそれ以外の他の形状であってもよい。

また、一つの画素領域Ｐにおいて、薄膜トランジスタＴｒのドレイン電極１３０に連結されて、互いに離隔する多数の画素電極１５５が透明導電性物質より形成されている。このような透明導電性物質としては、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯまたはインジウムージンクーオキサイドＩＺＯがある。さらに、第１ないし第３画素パターン１５３ａ、１５３ｂ、１５３ｃが画素領域Ｐ内に形成される。多数の画素電極１５５は、第１画素パターン１５３ａから分岐した形態で構成され、第１画素パターン１５３ａの両端が各々折曲され延長されることによって、第２画素パターン１５３ｂ及び第３画素パターン１５３ｃを構成する。第２画素パターン１５３ｂ及び第３画素パターン１５３ｃは、幅の広い部分と幅の狭い部分で構成される。第２画素パターン１５３ｂの場合、幅の狭い部分が第１画素パターン１５３ａに連結されているが、第３画素パターン１５３ｃの場合、幅の広い部分が第１画素パターン１５３ａに連結されている。すなわち、第２画素パターン１５３ｂ及び第３画素パターン１５３ｃは、各々第３共通電極連結パターン１１３ｃ及び共通配線１１０と実質的に同一な形状である。但し、第２画素パターン１５３ｂ及び第３画素パターン１５３ｃの形状は、これに限定されるものではない。画素電極１５５は、第２画素パターン１５３ｂ及び第３画素パターン１５３ｃとは、互いに実質的に平行であるが、第１画素パターン１５３ａとは平行でない。

第３画素パターン１５３ｃは、ドレイン電極１３０から延長された金属パターン１３１とドレインコンタクトホール１４３を通じて連結されている。従って、各画素領域Ｐに入力される信号は、ドレイン電極１３０、金属パターン１３１、第３画素パターン１５３ｃ及び第１画素パターン１５３ａを経て多数の画素電極１５５に印加される。

金属パターン１３１は、共通配線１１０と重なる。金属パターン１３１と重なった共通配線１１０と、金属パターン１３１と、その間に介された絶縁層とは、第１ストレージキャパシターＳｔｇ１を構成する。金属パターン１３１と重なった共通配線１１０が第１電極として作用し、金属パターン１３１が第３画素パターン１５３ｃに連結され第２電極として作用して、その間の絶縁層が誘電体として作用する。

また、第１画素パターン１５３ａは、第２共通電極連結パターン１１３ｂと重なっており、重なった第１画素パターン１５３ａ及び第２共通電極連結パターン１１３ｂが各々第１及び第２電極として作用し、その間に介された絶縁層(図示せず)が誘電体として作用することによって第２ストレージキャパシターＳｔｇ２を構成する。

さらに、第２画素パターン１５３ｂは、第３共通電極連結パターン１１３ｃと重なっており、重なった第２画素パターン１５３ｂ及び第３共通電極連結パターン１１３ｃが各々第１及び第２電極として作用し、その間に介された絶縁層(図示せず)が誘電体として作用することによって第３ストレージキャパシターＳｔｇ３を構成する。

金属パターン１３１と重なった共通配線１１０と、金属パターン１３１と、その間に介された絶縁層とは、第１ストレージキャパシターＳｔｇ１を構成する。金属パターン１３１と重なった共通配線１１０が第１電極として作用し、金属パターン１３１が第２電極として作用して、その間の絶縁層が誘電体として作用する。

また、第１共通電極連結パターン１１３ａと共通コンタクトホール１４１を通じて接触して、インジウムースズーオキサイドＩＴＯまたはインジウムージンクーオキサイドＩＺＯのような透明導電性物質で構成された第４共通電極連結パターン１５６が第１共通電極連結パターン１１３ａと重なって形成されており、このような第４共通電極連結パターン１５６から分岐して、多数の共通電極１５７が多数の画素電極１５５と交互に並んで形成されている。

この時、多数の共通電極１５７と画素電極１５５は、同一層に透明導電性物質によって形成されて、両電極１５７、１５５は、ゲート配線１０４と所定の角度を有して形成されている。尚、共通電極１５７と画素電極１５５はゲート配線１０４と並んで形成されることもできる。

また、リペアパターン１３２が基板１０１上に形成されている。画素領域Ｐは、第１画素領域Ｐ１及びこれとは上下関係の位置にある第２画素領域Ｐ２のように区分される。リペアパターン１３２は、第１画素領域Ｐ１のドレイン電極１３０から第２画素領域Ｐ２に延長されて形成され、第２画素領域Ｐ２の第２画素パターン１５３ｂと重なっている。この時、第１画素領域Ｐ１のドレイン電極１３０と同一層に、同一物質で構成され、これに連結して形成されているリペアパターン１３２と、第２画素領域Ｐ２内に形成されている第２画素パターン１５３ｂとは、絶縁層(図示せず)を間に介して互いに異なる層に位置するために、これをリペアして通電させる前には、互いに電気的に連結されない構成となっている。また、第２画素領域Ｐ２のドレイン電極１３０に連結されたリペアパターン１３２は、第１画素領域Ｐ１とは反対側に第２画素領域Ｐ２を挟んで位置する画素領域に延長され、その画素領域の第２画素パターン１５３ｂと重なるように構成される。

このような構成の横電界型の液晶表示装置用アレイ基板において、異物等によって第１画素領域Ｐ１内の薄膜トランジスタＴｒの作動不良が発生した場合、電気的に遮断するために、ドレイン電極１３０上の切断線ＣＬに沿ってレーザーを照射して不良が発生した薄膜トランジスタＴｒから画素電極１５５を電気的に分離させる。

以後、第１画素領域Ｐ１から第２画素領域Ｐ２まで延長して形成されたリペアパターン１３２と、その上部に位置する第２画素領域Ｐ２の第２画素パターン１５３ｂを導通させるリペア工程によって第２画素領域Ｐ２内の画素電極１５５に印加させる信号電圧がリペアパターン１３２等を通じ、第１画素領域Ｐ１内のドレイン電極１３０を経て最終的に第１画素領域Ｐ１の画素電極１５５に印加される。リペア工程は、リペア地点ＲＰにレーザーを照射してリペアパターン１３２と第２画素パターン１５３ｂを連結させる。

従って、画素不良が発生した第１画素領域Ｐ１は、その下部に位置した第２画素領域と同一な画像を表示することによって周辺の画素領域とほとんど類似の色及びグレーレベルを表示するため、暗い画像が表示される場合あるいは明るい画像が表示される場合に関係なく、使用者によって不良として認知されなくなることによって表示品質が向上される。

以後、前述した平面構造の横電界型の液晶表示装置用アレイ基板の断面図を参照してその断面構造を説明する。説明の便宜上、薄膜トランジスタＴｒが形成される領域をスイッチング領域ＴｒＡと定義する。

図４と図５は、図３の各々ＩＶ−ＩＶ線、Ｖ−Ｖ線に沿って切断した断面図である。

図４と図５に示したように、基板１０１上にゲート配線１０４が形成されており、各画素領域Ｐ１、Ｐ２のスイッチング領域ＴｒＡには、ゲート配線１０４に連結されゲート電極１０７が形成されていて、ゲート配線１０４と所定間隔離隔して共通配線１１０が形成され、第３共通電極連結パターン１１３ｃが第２画素領域Ｐ２に形成されている。

前述したように、第２画素領域Ｐ２において、第３共通電極連結パターン１１３ｃは、第１共通電極連結パターン１１３ａ及び第２共通電極連結パターン１１３ｂを通じて共通配線１１０に連結される。第１共通電極連結パターン１１３ａ及び第２共通電極連結パターン１１３ｂは、第３共通電極連結パターン１１３ｃと同一層に、同一物質で形成される。

ゲート配線１０４とゲート電極１０７及び共通配線１１０と第３共通電極連結パターン１１３ｃとの上に、無機絶縁物質によってゲート絶縁膜１１５が全面に形成されている。

スイッチング領域ＴｒＡにおいては、ゲート絶縁膜１１５上に、純粋非晶質シリコンで構成されたアクティブ層１２０ａと、アクティブ層１２０ａ上に互いに離隔する不純物非晶質シリコンで構成されたオーミックコンタクト層１２０ｂとで構成された半導体層１２０が形成されており、オーミックコンタクト層１２０ｂ上に互いに離隔してソース電極１２８及びドレイン電極１３０が形成されている。

また、ゲート絶縁膜１１５の上部には、第１画素領域Ｐ１のドレイン電極１３０に連結され同一物質で構成されて、第２画素領域Ｐ２まで延長されたリペアパターン１３２が形成されている。さらに、ゲート絶縁膜１１５上にソース電極１２８に連結され下部のゲート配線１０４と交差して各画素領域Ｐ１、Ｐ２を定義してデータ配線(図３の１２５)が形成されている。

また、ゲート絶縁膜１１５の上部に、共通配線１１０と重なる金属パターン１３１が形成される。前述したように、金属パターンと重なった共通配線１１０を第１電極とし、金属パターン１３１を第２電極として、その間に介されたゲート絶縁膜１１５を誘電体として第１ストレージキャパシターＳｔｇ１を構成する。

この時、データ配線(図３の１２５)とリペアパターン１３２の下部には、これらと同一な形態で半導体層１２０が形成されている。これは、半導体層１２０、データ配線及びリペア配線１３２が一つのマスク工程によって同時にパターニングされたからである。半導体層１２０、データ配線及びリペア配線１３２を各々別途のマスク工程によってパターニングした場合、半導体層１２０は、半導体層１２０、データ配線及びリペア配線１３２の下部に形成されない。

データ配線(図示せず)とソース電極１２８及びドレイン電極１３０とリペアパターン１３２と金属パターン１３１との上の全面に、保護層１４０が形成されており、この時、保護層１４０には、金属パターン１３１の一部を露出させるドレインコンタクトホール１４３と、第１共通電極連結パターン(図３の１１３ａ)の一部を露出させる共通コンタクトホール(図３の１４１)が形成される。

保護層１４０上に多数の画素電極１５５、第２画素パターン１５３ｂ、第３画素パターン１５３ｃ及び多数の共通電極１５７が形成される。多数の画素電極１５５、第２画素パターン１５３ｂ、第３画素パターン１５３ｃ及び多数の共通電極１５７は、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯのような透明導電性物質で構成される。また、保護層１４０上には、第１画素パターン(図３の１５３ａ)と第４共通電極連結パターン(図３の１５６)が形成される。

第１画素パターン(図３の１５３ａ)は、第２共通電極連結パターン１１３ｂと重なって、第２画素パターン１５３ｂ及び第３画素パターン１５３ｃは、第１画素パターン(図３の１５３ａ)の両端の各々から延長され形成される。第２画素パターン１５３ｂ及び第３画素パターン１５３ｃ各々は、第３共通電極連結パターン１１３ｃ及び共通配線１１０と重なる。また、第２画素領域Ｐ２内の第２画素パターン１５３ｂは、第１画素領域Ｐ１のドレイン電極１３０から延長されたリペアパターン１３２と重なる。多数の画素電極１５５は、第１画素パターン１５３ａから延長される。多数の画素電極１５５と第２画素パターン１５３ｂ及び第３画素パターン１５３ｃは、互いに平行であって、第１画素パターン１５３ａに傾いて形成される。第３画素パターン１５３ｃは、ドレインコンタクトホール１４３を通じて金属パターン１３１に連結される。

第４共通電極連結パターン(図３の１５６)は、共通コンタクトホール(図３の１４１)を通じて第１共通電極連結パターン(図３の１１３ａ)に連結され、第１共通電極連結パターン(図３の１１３ａ)と重なる。多数の共通電極１５７は、第４共通配線(図３の１５６)から傾いて延長され形成される。多数の共通電極１５７は、多数の画素電極１５５と互いに平行で、交互に配列される。

前述したように、横電界型の液晶表示装置用アレイ基板において、第１画素領域Ｐ１の薄膜トランジスタＴｒに不良が発生した場合、リペア工程を行うことによって不良が発生した画素領域Ｐ１内の多数の画素電極１５５と薄膜トランジスタＴｒを電気的に分離させる。すなわち、ドレイン電極１３０付近の切断では切断線ＣＬに沿ってレーザーを利用して切断することによって多数の画素電極１５５と薄膜トランジスタＴｒは、電気的に分離される。

次いで、リペア地点ＲＰにレーザーを照射することによってリペアパターン１３２と第２画素領域Ｐ２の第２画素パターン１５３ｂを電気的に連結させる。

結果的に、第１画素領域Ｐ１の画素電極１５５は、第２画素領域Ｐ２の画素電極１５５と同一な信号の印加を受けて、同一なグレーレベルの画像を表示する。

［第２実施例］
本発明の第２実施例では、ドレイン電極がデータ配線と並んで形成されることを特徴とする薄膜トランジスタを備えた横電界型の液晶表示装置用アレイ基板に対してリペアパターンを形成する。

図６は、本発明の第２実施例における横電界型の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。この時、各画素領域の内部構造は、上述した第１実施例と同一であるので、これに対する説明は省略して、異なる点のあるリペアパターンが形成される部分を主に説明する。また、図面の符号については、同一な構成要素に対しては、第１実施例の構成要素に１００を加えた符号番号を付与している。

図６に示したように、ゲート配線２０４とデータ配線２２５が互いに交差して第１画素領域Ｐ１及び第２画素領域Ｐ２を定義する。ソース電極２２８は、データ配線２２５から延長されＵ字状を有する。ソース電極２２８と離隔されたドレイン電極２３０は、Ｕ字状の内部となる位置に配置されて、データ配線２２５と平行に形成される。ソース電極２２８とドレイン電極２３０は、ゲート配線２０４と重なって、重なったゲート配線２０４の領域は、ゲート電極２０７として定義される。

第１画素領域Ｐ１の金属パターン２３１は、ドレイン電極２３０から延長して形成されている。また、金属パターン２３１から第１リペアパターン２３３がドレイン電極２３０と平行に延長されて、第２リペアパターン２５４が第２画素領域Ｐ２の第２画素パターン２５３ｂから延長され第１リペアパターン２３３と重なる。リペア地点ＲＰは、第１リペアパターン２３３及び第２リペアパターン２５４が重なる地点に位置する。

図７は、図６のＶＩＩ−ＶＩＩ線に沿って切断した部分の断面図である。
図７に示したように、ゲート配線２０４、共通配線２１０、第３共通電極連結パターン２１３ｃが基板２０１上に形成されている。ゲート配線２０４、共通配線２１０、第３共通電極連結パターン２１３ｃ上にゲート絶縁膜２１５が形成されて、アクティブ層２２０ａとオーミックコンタクト層２２０ｂで構成される半導体層２２０がゲート絶縁膜２１５の上部に形成される。また、金属パターン２３１がドレイン電極(図６の２３０)から延長され半導体層２２０の上部に形成されて、共通配線２１０と重なる。共通配線２１０の重なる部分と、金属パターン２３１と、その間のゲート絶縁膜２１５とは、第１ストレージキャパシターＳｔｇ１を構成する。

さらに、金属パターン２３１から延長された第１リペアパターン２３３がゲート絶縁膜２１５上に形成されている。金属パターン２３１と第１リペアパターン２３３の上部に保護層２４０が形成されて、その上部に多数の画素電極２５５と多数の共通電極２５７と第２画素パターン２５３ｂと第２リペアパターン２５４が形成される。多数の画素電極２５５及び多数の共通電極２５７は、第１画素領域Ｐ１に形成されて、第２画素パターン２５３ｂは、第２画素領域Ｐ２に形成されている。第２画素パターン２５３ｂは、下部の第３共通電極連結パターン２１３ｃと重なって、その間のゲート絶縁膜２１５及び保護層２４０と共に第３ストレージキャパシターＳｔｇ３を構成する。第２リペアパターン２５４は、第２画素領域Ｐ２の第２画素パターン２５３ｂから第１画素領域Ｐ１に延長され第１リペアパターン２３３と重なる。

第１リペアパターン２３３及び第２リペアパターン２５４の間には、保護層２４０が介在されているために、第１リペアパターン２３３及び第２リペアパターン２５４は、互いに電気的に分離されている状態である。

従って、第１リペアパターン２３３及び第２リペアパターン２５４は、画素不良が発生しない場合、互いに電気的に連結されない状態を維持する。もし第１画素領域Ｐ１で画素不良が発生した場合には、共通配線２１０とゲート配線２０４との間に位置したドレイン電極２３０部分を切断線(図６のＣＬ)に沿ってレーザーで切断する。

次いで、第１リペアパターン２３３及び第２リペアパターン２５４が重なったリペア地点ＲＰにレーザーを照射して第１リペアパターン２３３及び第２リペアパターン２５４を導通させる。

従って、第１実施例と同様に第２画素領域Ｐ２内の画素電極２５５に印加される信号電圧が第１画素領域Ｐ１内の画素電極２５５に同一に印加され、第２画素領域Ｐ２と同一な駆動をするようになる。

［第３実施例］
図８は、本発明の第３実施例による横電界型の液晶表示装置用アレイ基板の一部を概略的に示した平面図であって、図９は、図８のＩＸ−ＩＸ線に沿って切断した部分に対する断面図である。この時、画素領域の内部構造は、上述した第２実施例と同一であるので、これに対する説明は省略して、異なる点のあるリペアパターンが形成される部分を主に説明する。また、図面の符号において、同一な構成要素に対しては、第２実施例の構成要素に１００を加えた符号番号を付与している。

図８と図９に示したように、ゲート配線３０４とデータ配線３２５が交差して第１画素領域Ｐ１及び第２画素領域Ｐ２を定義する。ゲート配線３０４と離隔して共通配線３１０が形成されている。データ配線３２５から延長されＵ字状のソース電極３２８が形成されており、ソース電極３２８から離隔されたドレイン電極３３０がＵ字状の内部となる位置に配置されている。ドレイン電極３３０は、データ配線３２５に実質的に平行である。

ドレイン電極３３０から第１画素領域Ｐ１に延長され共通配線３１０と重なる金属パターン３３１が形成されている。また、第１ないし第３リペアパターン３３３、３５４ａ、３５４ｂが第１画素領域Ｐ１に形成される。第１ないし第３リペアパターン３３３、３５４ａ、３５４ｂは、第２画素領域Ｐ２にも同じように形成される。

第１リペアパターン３３３は、ゲート配線３０４と共通配線３１０との間に位置して、ドレイン電極３３０及び金属パターン３３１と同一層に、同一物質で構成される。しかし、第１リペアパターン３３３は、アイランド状であって、ドレイン電極３３０及び金属パターン３３１と電気的に分離されている。第２リペアパターン３５４ａは、第１画素領域Ｐ１の第３画素パターン３５３ｃから延長され第１リペアパターン３３３の一端と重なる。また、第３リペアパターン３５４ｂは、第２画素領域の第２画素パターン３５３ｂから延長され第１リペアパターン３３３の他端と重なる。

第１リペアパターン３３３は、ゲート絶縁膜３１５上に形成されて、ゲート配線３０４と共通配線３１０との間に位置されている。第１リペアパターン３３３上に保護層３４０が形成されて、その上に第２リペアパターン３５４ａ及び第３リペアパターン３５４ｂが形成される。

前述したように、第２リペアパターン３５４ａは、第１画素領域Ｐ１の第３画素パターン３５３ｃから延長され第１リペアパターン３３３の一端と重なって、第３リペアパターン３５４ｂは、第２画素領域Ｐ２の第２画素パターン３５３ｂから第１画素領域Ｐ１に延長され第１リペアパターン３３３の他端と重なる。第２リペアパターン３５４ａと第１リペアパターン３３３が重なる領域は、第１リペア地点ＲＰ１で定義されて、第３リペアパターン３５４ｂと第１リペアパターン３３３が重なる領域は、第２リペア地点ＲＰ２で定義される。第１リペアパターン３３３と第２リペアパターン３５４ａとの間及び第１リペアパターン３３３と第３リペアパターン３５４ｂとの間には、保護層３４０が介されるため、第２リペアパターン３５４ａ及び第３リペアパターン３５４ｂは、第１リペアパターン３３３と電気的に分離されている。

第１画素領域Ｐ１の薄膜トランジスタＴｒに不良が発生した場合、第１画素領域Ｐ１のドレイン電極３３０を切断線ＣＬに沿って切断することによって、第１画素領域Ｐ１の画素電極３５５を第１画素領域Ｐ１の薄膜トランジスタＴｒから分離させる。

第１リペア地点ＲＰ１及び第２リペア地点ＲＰ２にレーザーを照射することによって、第１リペアパターン３３３を第２リペアパターン３５４ａ及び第３リペアパターン３５４ｂと電気的に連結させる。結果的に、第２リペアパターン３５４ａは、第１リペアパターン３３３を通じて第３リペアパターン３５４ｂと電気的に連結される。また、第１画素領域Ｐ１の画素電極３５５は、第１画素パターン３５３ａ及び第３画素パターン３５３ｃを通じて第２リペアパターン３５４ａに連結されて、第３リペアパターン３５４ｂは、第２画素領域Ｐ２の第１画素パターン３５３ａ及び第２画素パターン３５３ｂを通じて第２画素領域Ｐ２の画素電極３５５に連結されているために、第１画素領域Ｐ１の画素電極３５５は、第２画素領域Ｐ２の画素電極３５５と同一な信号の印加を受けるようになる。

本発明の第１実施例における横電界型の液晶表示装置用アレイ基板の製造方法を簡単に説明する。

第１金属物質層を基板に形成して、第１金属物質層をマスク工程を利用してパターニングすることによってゲート配線、ゲート電極、共通配線及び第１ないし第３共通電極連結パターンを形成する。このマスク工程は、フォトレジストＰＲ層の形成工程、マスクを利用したフォトレジスト層の露光工程、フォトレジストパターンを形成するためのフォトレジスト層の現像工程、フォトレジスト間に露出された第１金属物質層を除去する工程とを含む。

前述したように、共通配線は、ゲート配線から離隔されて、第１及び第２共通電極連結パターンは、共通配線の各一端から延長されて形成される。第１及び第２共通電極連結パターンは、ゲート配線に実質的に垂直である。第３共通電極連結パターンは、第１及び第２共通電極連結パターンを連結させる。尚、共通配線及び第１ないし第３共通電極連結パターンは、四角形状である。

ゲート配線、ゲート電極、共通配線及び第１ないし第３共通電極連結パターンの上部に、酸化シリコン、窒化シリコン等の無機絶縁物質を蒸着してゲート絶縁膜を形成する。

ゲート絶縁膜の上に、全面に純粋非晶質シリコンと不純物非晶質シリコンと第２金属層を形成し、これを回折マスク工程またはハーフトーンマスク工程を利用してパターニングすることによって、アクティブ層とオーミックコンタクト層で構成される半導体層と、データ配線、ソース電極、ドレイン電極とを形成する。データ配線は、ゲート配線と交差して第１及び第２画素領域を定義し、ソース電極は、データ配線から延長されドレイン電極とは離隔して位置する。半導体層は、ソース電極及びドレイン電極の下部のみならずデータ配線の下部にも形成されると同時に、第１画素領域のドレイン電極から第２画素領域に延長され第２画素領域の第３共通電極連結パターンと重なるリペアパターンが形成される。また、ドレイン電極から第１画素領域に延長され共通配線と重なる金属パターンが形成される。リペアパターン及び金属パターンは、互いに反対方向に延長される。

データ配線、ソース電極、ドレイン電極、リペアパターン及び金属パターン上に保護層を形成し、この保護層をパターニングしてドレインコンタクトホールと共通コンタクトホールを形成する。ドレインコンタクトホール及び共通コンタクトホールの各々は、金属パターンと第１共通電極連結パターンを露出させる。

保護層上に透明導電性物質層を形成してパターニングし、多数の画素電極、第１ないし第３画素パターン、多数の共通電極及び第４共通電極連結パターンを形成する。第１画素パターンは、第２共通電極連結パターンと重なり、データ配線と実質的に平行である。第２画素パターンは、第１画素パターンの一端から延長されて、第３共通電極連結パターン及びリペアパターンと重なる。第３画素パターンは、第１画素パターンの他端から延長され金属パターンと重なってドレインコンタクトホールを通じて金属パターンに連結される。多数の画素電極は、第１画素パターンから延長され第２及び第３画素パターン間に、第２及び第３画素パターンと実質的に平行に位置する。第４共通電極連結パターンは、第１共通電極連結パターンと重なって、共通コンタクトホールを通じて第１共通電極連結パターンに連結される。また、多数の共通電極は、第４共通電極連結パターンから延長され多数の画素電極と交互に配列される。

本発明の第２実施例において、ドレイン電極は、ゲート配線ではないデータ配線と平行に形成される。また、第１リペアパターンが金属パターンから延長され形成され、第２リペアパターンが第２画素パターンから延長され第１リペアパターンと重なる。

また、本発明の第３実施例において、第１リペアパターンは、共通配線とゲート配線との間に位置する。第１リペアパターンは、ドレイン電極及び金属パターンと同一層に、同一物質で形成されるが、アイランド状でドレイン電極及び金属パターンと電気的に分離されている。第２リペアパターンは、第３画素パターンから延長され第１リペアパターンの一端と重なる。さらに、第３リペアパターンは、第２画素パターンから延長され第１画素パターンの他端と重なる。

本発明によると、いずれかの画素の薄膜トランジスタに不良が発生した場合、不良が発生した薄膜トランジスタに連結された画素電極を、不良が発生していない薄膜トランジスタに連結されている画素電極に電気的に連結させることができる。

本発明の趣旨に反しない限度内で、本発明が属する技術分野で通常の知識がある者によって多様に変更することができて、このような変化と変形が本発明に属するのは、添付された特許請求の範囲によって分かる。

従来の液晶表示装置を概略的に示した分解斜視図である。 従来の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。 本発明の第１実施例による横電界型の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。 図３のＩＶ−ＩＶ線に沿って切断した断面図である。 図３のＶ−Ｖ線に沿って切断した断面図である。 本発明の第２実施例による横電界型の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。 図６のＶＩＩ−ＶＩＩ線に沿って切断した断面図である。 本発明の第３実施例による横電界型の液晶表示装置用アレイ基板の一部を概略的に示した平面図である。 図８のＩＸ−ＩＸ線に沿って切断した断面図である。

符号の説明

１０１：アレイ基板
１０４：ゲート配線
１０７：ゲート電極
１１０：共通配線
１１３ａ：第１共通電極連結パターン
１１３ｂ：第２共通電極連結パターン
１１３ｃ：第３共通電極連結パターン
１２５：データ配線
１２８：ソース電極
１３０：ドレイン電極
１３１：第２ストレージ電極
１３２：リペアパターン
１４１：共通コンタクトホール
１４３：ドレインコンタクトホール
１５３ａ：第１画素パターン
１５３ｂ：第２画素パターン
１５３ｃ：第３画素パターン
１５５：画素電極
１５６：第４共通電極連結パターン
１５７：共通電極
ＣＬ：画素の不良時、レーザーによる切断線
ＬＰ：不良時、レーザーによる導通ポイント
Ｐ１：第１画素領域
Ｐ２：第２画素領域
Ｓｔｇ１：第１ストレージキャパシター
Ｓｔｇ２：第２ストレージキャパシター
Ｓｔｇ３：第３ストレージキャパシター
Ｔｒ：薄膜トランジスタ

Claims (18)

1. 第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、
   前記第１ゲート配線と平行に離隔して形成された共通配線と、
   前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、
   前記第１ゲート配線及びデータ配線に連結されて、前記第１画素領域に配置されている第１薄膜トランジスタと、
   前記第２ゲート配線及びデータ配線に連結されて、前記第２画素領域に配置されている第２薄膜トランジスタと、
   前記第１薄膜トランジスタから前記第２画素領域に延長されたリペアパターンと、
   前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、
   前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、
   前記第２画素領域に配置されて前記第２薄膜トランジスタに連結され、前記リペアパターンと重なる第１画素パターンとを含むことを特徴とする横電界型の液晶表示装置用アレイ基板。
2. 前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結されることを特徴とする請求項１に記載の横電界型の液晶表示装置用アレイ基板。
3. 前記ドレイン電極は、前記第１ゲート電極に平行であることを特徴とする請求項２に記載の横電界型の液晶表示装置用アレイ基板。
4. 前記リペアパターンは、前記ドレイン電極に平行であることを特徴とする請求項３に記載の横電界型の液晶表示装置用アレイ基板。
5. 前記リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成されることを特徴とする請求項２に記載の横電界型の液晶表示装置用アレイ基板。
6. 前記共通配線の一端に連結されて、前記データ配線と平行な第１共通電極連結パターンと、
   前記第１薄膜トランジスタに連結されて、前記第１共通電極連結パターンと重なる第２画素パターンと、
   前記第１共通電極連結パターンと前記第２画素パターンとの間に介される第１絶縁膜をさらに含み、前記第１共通電極連結パターン、第２画素パターン及び第１絶縁膜は、第１ストレージキャパシターを構成することを特徴とする請求項１に記載の横電界型の液晶表示装置用アレイ基板。
7. 前記第１共通電極連結パターンに連結されて、前記共通配線と平行な第２共通電極連結パターンと、
   前記第２画素パターンに連結されて、前記第２共通電極連結パターンと重なる第３画素パターンと、
   前記第２共通電極連結パターンと前記第３画素パターンとの間に介される第２絶縁膜をさらに含み、前記第２共通電極連結パターン、前記第３画素パターン及び前記第２絶縁膜は、第２ストレージキャパシターを構成することを特徴とする請求項６に記載の横電界型の液晶表示装置用アレイ基板。
8. 前記第１薄膜トランジスタに連結され、前記共通配線と重なる第２画素パターンをさらに含むことを特徴とする請求項１に記載の横電界型の液晶表示装置用アレイ基板。
9. 前記第２画素パターンと前記共通電極との間に形成され、前記第２画素パターンに連結される金属パターンをさらに含み、前記共通配線、前記金属パターン及び前記共通配線と金属パターンとの間に介された絶縁膜は、ストレージキャパシターを構成することを特徴とする請求項８に記載の横電界型の液晶表示装置用アレイ基板。
10. 前記金属パターンは、前記リペアパターンと同一層に、同一物質で構成されることを特徴とする請求項９に記載の横電界型の液晶表示装置用アレイ基板。
11. 前記ドレイン電極と前記共通配線の上部に、前記ドレイン電極及び前記共通配線を各々露出させるドレインコンタクトホール及び共通コンタクトホールを含む保護層をさらに含み、前記多数の画素電極は、前記ドレインコンタクトホールを通じて前記ドレイン電極に連結され、前記多数の共通配線は、前記共通コンタクトホールを通じて前記共通配線に連結されることを特徴とする請求項２に記載の横電界型の液晶表示装置用アレイ基板。
12. 第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、
    前記第１ゲート配線と平行に離隔して形成された共通配線と、
    前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、
    前記第１ゲート配線及びデータ配線に連結され、前記第１画素領域に配置されている第１薄膜トランジスタと、
    前記第２ゲート配線及びデータ配線に連結されて、前記第２画素領域に配置されている第２薄膜トランジスタと、
    前記第１薄膜トランジスタから延長された第１リペアパターンと、
    前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、
    前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、
    前記第２画素領域に配置されて前記第２薄膜トランジスタに連結された画素パターンと、
    前記画素パターンから延長されて前記第１リペアパターンと重なる第２リペアパターンとを含むことを特徴とする横電界型の液晶表示装置用アレイ基板。
13. 前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結されることを特徴とする請求項１２に記載の横電界型の液晶表示装置用アレイ基板。
14. 前記第１リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成されることを特徴とする請求項１３に記載の横電界型の液晶表示装置用アレイ基板。
15. 第１及び第２画素領域を含む基板上に形成された第１及び第２ゲート配線と、
    前記第１ゲート配線と平行に離隔して形成された共通配線と、
    前記第１及び第２ゲート配線と交差して前記第１及び第２画素領域を定義するデータ配線と、
    前記第１ゲート配線及びデータ配線に連結され、前記第１画素領域に配置されている第１薄膜トランジスタと、
    前記第２ゲート配線及びデータ配線に連結され、前記第２画素領域に配置されている第２薄膜トランジスタと、
    前記第１薄膜トランジスタから延長された第１リペアパターンと、
    前記第１画素領域に配置され、前記第１薄膜トランジスタに連結された多数の画素電極と、
    前記第１画素領域に配置されて前記共通配線に連結され、前記多数の画素電極と交互に配列された多数の共通電極と、
    前記第２画素領域に配置されて前記第２薄膜トランジスタに連結された画素パターンと、
    前記画素パターンから延長され前記第１リペアパターンと重なる第２リペアパターンと、
    アイランド状の第３リペアパターンとを含み、前記第１及び第２リペアパターンは、前記第３リペアパターンの両端に各々重なることを特徴とする横電界型の液晶表示装置用アレイ基板。
16. 前記第３リペアパターンは、前記共通配線と前記第１ゲート配線との間となる位置に配置されていることを特徴とする請求項１５に記載の横電界型の液晶表示装置用アレイ基板。
17. 前記第１薄膜トランジスタは、ゲート電極、半導体層、ソース電極及びドレイン電極を含み、前記多数の画素電極は、前記ドレイン電極に連結されることを特徴とする請求項１５に記載の横電界型の液晶表示装置用アレイ基板。
18. 前記第３リペアパターンは、前記ドレイン電極と同一層に、同一物質で構成されていることを特徴とする請求項１７に記載の横電界型の液晶表示装置用アレイ基板。

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