JP2008159924A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ハードマスクを使用して金属膜、絶縁膜等の膜をパターニングする工程を含むＦｅＲＡＭ等の半導体装置の製造方法において、ハードマスクを用いて膜をパターニングした後の基板上の残渣、スカム等をさらに減らす製造方法を提供する。
【解決手段】パターニングの対象となるＩｒＯ2からなる第１の導電膜１５の上に、アルミナ膜の犠牲膜１６を介してＴｉＮなどの窒化物のハードマスク１７ａを形成し、その後に、ハードマスク１７ａに覆われない領域の第１の導電膜１５をパターニングし、その後に、犠牲膜１６をフッ化アンモニウム、アミド、有機酸、有機酸塩類、水の混合液を使用したウェット処理により除去することにより、ハードマスク１７ａを第１の膜１５のパターンの上から剥離してハードマスク１７ａの表面に付着した残渣、スカム等が再付着する防止工程を有している。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、より詳しくは、ハードマスクを使用して金属膜、絶縁膜等の膜をパターニングする工程を有する半導体装置の製造方法に関する。

ＦｅＲＡＭは、強誘電体キャパシタを有し、強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み、読み出しする素子である。

その強誘電体キャパシタを構成する下部電極、強誘電体膜及び上部電極は、例えば下記の特許文献１に記載のように、半導体基板に形成されたトランジスタを覆う層間絶縁膜の上に第１導電膜、強誘電体膜及び第２の導電膜を順に形成した後に、それらの膜をパターニングすることにより形成される。

特許文献１には、上部電極の上面と下部電極の上面のそれぞれに導電性プラグが接続される構造を有するプレーナ型の強誘電体キャパシタが記載され、その強誘電体キャパシタは例えば図１４（ａ）〜（ｅ）に示すような工程により形成される。

まず、図１４（ａ）に示すように、シリコン基板（不図示）の上に形成された層間絶縁膜１０１の上に、アルミナからなる密着層１０２、プラチナ又はイリジウムからなる第１の導電膜１０３、ＰＺＴからなる強誘電体膜１０４、酸化イリジウムよりなる第２の導電膜１０５を順に形成する。その後に、第２の導電膜１０５のうちキャパシタ上部電極領域上に第１のマスク１０６を形成する。

次に、図１４（ｂ）に示すように、第１のマスク１０６に覆われない領域の第２の導電膜１０５をエッチングし、これにより第１のマスク１０６の下に残された第２の導電膜１０５を上部電極１０５ａとして使用する。

第１のマスク１０６を除去した後に、強誘電体膜１０４のうち上部電極１０５ａを含むキャパシタ誘電体形成領域上に第２のマスク１０７を形成する。そして、図１４（ｃ）に示すように、第２のマスク１０７に覆われない領域の強誘電体膜１０４をエッチングし、これにより残され強誘電体膜１０４をキャパシタ誘電体膜１０４ａとして使用する。

さらに、第２のマスク１０７を除去した後に、第１の導電膜１０３のうち複数の上部電極１０５ａを含むキャパシタ下部電極形成領域に第３のマスク１０８を形成する。続いて、図１４（ｄ）に示すように、第３のマスク１０８に覆われない領域の第１の導電膜１０３をエッチングし、これにより残された第１の導電膜１０３を下部電極１０３ａとして使用する。

以上のようなパターニングにより形成された上部電極１０５ａ、キャパシタ誘電体膜１０４ａ、下部電極１０３ａにより、図１４（ｅ）に示すような強誘電体キャパシタＱが構成される。

膜のパターニングに使用されるマスク１０６〜１０８として、特許文献１ではフォトレジストを適用することが記載されているが、特許文献２、３に記載のような窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）等のハード膜からなるハードマスクを使用することもできる。

特に、上部電極１０５ａの上にはコンタクトホール（不図示）が形成され、その中にタングステンのプラグ（不図示）がＣＶＤ法により埋め込まれるので、プラグ形成時に生じやすい強誘電体膜の還元を防止するために上部電極１０５ａは厚く形成されるのが好ましく、上部電極１０５ａのパターニングにハードマスクを用いることもできる。しかも、窒化チタンからなるマスク、即ちハードマスクを使用すれば、窒化チタンは導電体であってアルミニウムと異なって酸化されにくいのでそのまま残すことが可能になる。

ハードマスクを使用してパターニングする工程は、強誘電体キャパシタの形成に限られるものではなく、例えばデュアルダマシン構造の銅配線の形成に採用することが特許文献４に記載されている。

デュアルダマシン構造の銅配線は、絶縁膜に形成される凹部内に銅配線を埋め込むことにより形成され、その凹部は、ハードマスクを使用して例えば図１５、図１６に示すような工程で形成される。

まず、図１５（ａ）に示すように第１の層間絶縁膜１２０を覆う第２の層間絶縁膜１２１内には第１の配線１２２が形成され、第１の配線１２２は薄いシリコン窒化膜１２３により覆われている。また、シリコン窒化膜１２３の上には第３の層間絶縁膜１２４、ＳＯＧ（spin on glass）膜１２５、シリコン酸化膜１２６、シリコン窒化膜１２７、第１の反射防止膜１２８が形成されている。

層間絶縁膜１２０、１２１、１２４としてシリコン酸化膜が形成され、また、第１の反射防止膜１２８として例えば有機ＢＡＲＣ（Bottom anti-reflection coating）膜が形成される。第１の反射防止膜１２８上には第１のフォトレジスト１２９が塗布され、さらに露光、現像されて配線形状の開口部１３０が形成される。

次に、図１５（ｂ）に示すように、第１のフォトレジスト１２９の開口１３０を通して、第１の反射防止膜１２８、シリコン窒化膜１２７をエッチングする。これによりパターニングされたシリコン窒化膜１２７は、配線パターン領域１３０ａが開口されたハードマスク１２７ａとして使用される。

第１のフォトレジスト１２９と第１の反射防止膜１２８は溶剤により除去される。その後、図１５（ｃ）に示すように、ハードマスク１２７ａとシリコン酸化膜１２６の上に、有機ＢＡＲＣからなる第２の反射防止膜１３１を形成し、さらに第２の反射防止膜１３１上に第２のフォトレジスト１３２を塗布する。

そして、第２のフォトレジスト１３２を露光、現像することにより、ハードマスク１２７に覆われない配線パターン領域１３０ａの一部にビアホール用の開口部１３３を形成する。

さらに、図１６（ａ）に示すように、ビアホール用の開口部１３３を通して、第２の反射防止膜１３１、シリコン酸化膜１２６、ＳＯＧ膜１２５、第３の層間絶縁膜１２４をエッチングしてビアホール１３４を形成する。

そして、第２のフォトレジスト１３２、第２の反射防止膜１３１を除去した後に、図１６（ｂ）に示すように、ハードマスク１２７ａをエッチング防止マスクに使用して、シリコン酸化膜１２６とＳＯＧ膜１２５エッチングして配線パターン領域１３０ａを深くし、配線用凹部１３５を形成する。

この後に、図１６（ｃ）に示すように、第３の層間絶縁膜１２４をマスクにして、ビアホール１３４の底部にあるシリコン窒化膜１２３をエッチングして第１の配線１２２の上面を露出させる。

この後に、配線用凹部１３５内とビアホール１３４内を銅等により埋め込んでデュアルダマシン構造の配線を形成するが、その詳細は省略する。
特開２００４−１５３０１９号公報 特開２００４−２３０７８号公報 特開２００３−２５７９４２号公報 特開２００１−３３８９７８号公報

ところで、図１４（ａ）、（ｂ）に示したように第２の導電膜１０５を部分的にエッチングして強誘電体キャパシタＱの上部電極１０５ａを形成した後に、そのエッチングにより発生した残渣、スカム等１００をウェット洗浄処理により除去することが行われている。また、デュアルダマシンの形成においても、図１６（ｃ）に示したように配線用凹部１３５を形成した後にエッチングにより発生した残渣、スカム等１００もウェット処理により除去することが行われている。

しかし、キャパシタ形成工程において、第２の導電膜１０３のマスク１０６としてＴｉＮハードマスクを用いると、そのＴｉＮ膜に付着した残渣、スカム等はウェット洗浄処理によって容易に除去できず、そのまま残しておけばその後の工程で汚染源となる。そのＴｉＮ膜をウェット処理によりエッチングすることも考えられるが、そのエッチングによっても汚染源の発生は避けられない。

なお、ＴｉＮ膜をウェットエッチングするとすれば、その薬液としては、水酸化アンモニウム、過酸化水素、純水（ＤＩＷ）、イソプロピルアルコール（ＩＰＡ）の混合液が使用さる。

ＴｉＮ膜に付着した残渣、スカム等を除去するために、ウェット洗浄処理に使用される薬液を変更することも可能であるが、ＰＺＴ強誘電体膜１０４、第２の導電膜１０５の膜減りの無い薬液を作成することは容易ではない。

一方、デュアルダマシンの形成においては、シリコン窒化膜からなるハードマスク１２７ａを用いているが、その表面に付着した残渣、スカム等１００の除去も同様に難しい。

本発明の目的は、ハードマスクを用いて膜をパターニングした後の基板上の残渣、スカム等をさらに減らすことができる半導体装置の製造方法を提供することにある。

上記の課題を解決するための本発明に係る半導体装置に従えば、パターニングの対象となる第１の膜の上に、犠牲膜を介してハードマスクを形成し、ついで、ハードマスクに覆われない領域の第１の膜をエッチングしてパターニングし、その後に、犠牲膜をウェットエッチングすることにより、ハードマスクを第１の膜の上から剥離している。

第１の膜は、キャパシタの上部電極を構成する上部導電膜や、デュアルダマシンの配線溝が形成される絶縁膜などである。また、ハードマスクを窒化物から構成する場合に、窒化物は、例えば、シリコン窒化膜、窒化チタン膜のいずれかである。さらに、ハードマスクと第１の膜の間に介在される犠牲膜は、例えば、アルミナ膜、アルミニウム窒素酸化膜、タンタル酸化膜、チタン酸化膜のいずれかから選択される。

本発明によれば、パターニングの対象となる第１の膜の上に、犠牲膜を介してハードマスクを形成し、さらにハードマスクに覆われない領域の第１の膜をエッチングしてパターニングし、さらに、ハードマスクを除去する際には犠牲膜をウェット処理により除去するようにしている。

これにより、第１の膜のパターニングに使用されるハードマスクを例えば窒化物のハード膜から構成する場合に、残渣、スカム等を第１の膜の上から容易に除去できる。しかも、ハードマスクのエッチングの際に窒化物などの残渣・スカム等が再付着することが防止される。

従って、半導体装置を製造する際の汚染物質の残存を抑制することが可能になる。

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図５は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図である。
まず、図１（ａ） に示す断面構造を形成するまでの工程を説明する。

図１（ａ）において、ｐ型又はｎ型のシリコン（半導体）基板１の表面には、選択酸化法によってＬＯＣＯＳ構造の素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、シャロートレンチアイソレーション（ＳＴＩ）構造を採用してもよい。

続いて、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル領域Ａの活性領域に第１のウェル３ａを形成し、周辺回路領域Ｂの活性領域には第２のウェル３ｂを形成する。

その後、シリコン基板１の表面を熱酸化して、第１、第２のウェル３ａ、３ｂの各表面上でゲート絶縁膜４ａ、４ｂ、４ｃとして使用されるシリコン酸化膜を形成する。

次に、素子分離絶縁膜２及びゲート絶縁膜４ａ、４ｂ、４ｃの上に、導電膜として多結晶又は非晶質のシリコン膜とタングステンシリサイド膜を順に形成する。さらに、その導電膜の上に、シリコン酸化膜、シリコン窒化膜のいずれか、あるいはそれらの二層構造からなる絶縁膜６を形成する。そして、絶縁膜６からシリコン膜までをフォトリソグラフィー法により所定の形状にパターニングすることにより、第１のウェル３ａの上に間隔をおいて２つのゲート電極５ａ、５ｂを形成し、第２のウェル３ｂの上にゲート電極５ｃを形成する。ゲート電極５ａ、５ｂ、５ｃの上面は絶縁膜６に覆われる。

なお、第１のウェル３ａ上における一方のゲート電極５ａは一部が省略して描かれている。

メモリセル領域Ａでは、第１のウェル３ａ上方に形成された２つのゲート電極５ａ、５ｂはほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ、５ｂは素子分離絶縁膜２の上に延在してワード線となる。

メモリセル領域Ａにおける第１のウェル３ａの上にゲート絶縁膜４ａ、４ｂを介して形成された２つのゲート電極５ａ，５ｂの両側のシリコン基板１には、第１のウェル３ａとは逆導電型の不純物がイオン注入され、第１、第２のＭＯＳトランジスタＴ₁ ，Ｔ₂ のソース／ドレインとなる第１、第２の不純物拡散領域７ａ，７ｂ及び第３のｎ型不純物拡散領域（不図示）が形成される。

それらの不純物拡散領域７ａ，７ｂは、ゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール９を形成した後に、再び同じ導電型の不純物がイオン注入されてＬＤＤ構造となる。

第１のウェル３ａの中央に位置する第１の不純物拡散領域７ａは、その上方でビット線に電気的に接続され、また、第１のウェル３ａの両側寄りに位置する第２の不純物拡散領域７ｂと第３の不純物拡散領域（不図示）は後述する強誘電体キャパシタに電気的に接続される。

続いて、周辺回路領域Ｂにおける第２のウェル３ｂのうち、ゲート電極５ｃの両側のシリコン基板１には、第２のウェル３ｂとは逆導電型の不純物がイオン注入されて、第３のＭＯＳトランジスタＴ₃ のソース／ドレインとなる第４、第５の不純物拡散領域８ａ，８ｂが形成されている。それらの不純物拡散領域８ａ，８ｂは、側壁絶縁膜９の形成後に再度の不純物イオン注入によりＬＤＤ構造となる。

側壁絶縁膜９は、酸化シリコン（ＳｉＯ₂）などの絶縁膜をシリコン基板１、素子分離絶縁膜２及びゲート電極５ａ、５ｂ、５ｃの上に形成した後に、この絶縁膜をエッチバックすることにより形成される。

この後に、第１、第２及び第３のＭＯＳトランジスタＴ₁ 、Ｔ₂ 、Ｔ₃を覆う例えば酸窒化シリコン（ＳｉＯＮ）のカバー膜１０をプラズマＣＶＤ法によりシリコン基板１上に形成する。

次に、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるプラズマＣＶＤ法により、カバー膜１０上に酸化シリコン（ＳｉＯ₂）膜を成長し、このシリコン酸化膜を第１の層間絶縁膜１１として使用する。

続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の酸素雰囲気中で第１の層間絶縁膜１１を６５０℃の温度で１０分間熱処理する。その後に、第１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。

次に、図１（ｂ）に示すように、第１の層間絶縁膜１１上に、密着膜１２としてアルミナ（Al₂O₃）膜をスパッタにより形成する。その後、急速加熱処理により６５０℃の酸素雰囲気中でアルミナ膜を酸化する。密着膜１２は、後述するキャパシタ下部電極との密着性を向上させるために形成される。

続いて、密着膜１２上に、第１の導電膜１３、強誘電体膜１４、第２の導電膜１５、アルミナ膜１６を順に形成する。
第１の導電膜１３としてプラチナ（Ｐｔ）、イリジウム（Ｉｒ）等を５０〜３００ｎｍの厚さに形成する。

また、強誘電体膜１４として、ＰＺＴ（ＰｂＺｒＴｉＯ₃）をスパッタ法によりアモルファス状態で形成する。続いて強誘電体膜１７に結晶化の急速加熱処理、例えば５７５℃、１．２５％のＯ₂雰囲気中で９０秒の熱処理を行う。

なお、強誘電体層１４の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）溶液を用いたスピンオン法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル溶液使用のスピンオン法などがある。また、強誘電体層１７の材料としては、その他に、ＰＺＴにランタン（Ｌａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）の少なくとも１つの元素を含む他のＰＺＴ系材料や、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉ 等のビスマス層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。

第２の導電膜１５は酸化イリジウム（ＩｒＯ₂）膜から構成される。ＩｒＯ₂膜は、例えば２ステップの成膜方法により形成され、その下層部として、第１のＩｒＯ₂膜がスパッタ法により例えば１００〜３００ｎｍの厚さとなるように形成される。そして、第１のＩｒＯ₂膜の形成により受けた強誘電体膜１４のダメージを元の状態に回復させるために、急速加熱処理、例えば７００℃、１％のＯ₂雰囲気中で２０秒の熱処理が行われる。その後に、第２の導電膜１５の上層部として第２のＩｒＯ₂膜が第１のＩｒＯ₂膜上に形成される。

アルミナ膜１６は、スパッタ法により例えば２０ｎｍ〜５０ｎｍの厚さに形成される。その成膜条件として、例えば、アルミナをターゲットとして使用し、基板温度を常温（例えば２０℃）、スパッタ雰囲気の圧力を１．０Ｐａ、スパッタ雰囲気に流されるアルゴン（Ａｒ）ガスの流量を２０ｓｃｃｍ、高周波（ＲＦ）バイアスパワーを２ｋＷにそれぞれ設定する。アルミナ膜１６は、後述するように、ハードマスクを除去する際の犠牲膜として使用される。

ＴｉＮ膜１７は、スパッタ法により例えば約２０ｎｍの厚さに形成される。その成膜条件として、例えば、チタンをターゲットとして使用し、アルゴン（Ａｒ）ガス及び窒素（Ｎ₂）ガスをスパッタ雰囲気中に導入し、基板温度を例えば２００℃に設定する。

ＴｉＮ膜１７上にフォトレジスト１８を塗布した後に、図１（ｃ）に示すように、これを露光、現像してキャパシタ上部電極の平面形状にしてレジストパターン１８ａを形成する。続いて、図２（ａ）に示すように、レジストパターン１８ａをマスクにして、ＴｉＮ膜１７をスパッタによりエッチングし、これによりレジストパターン１８ａの下に残されたＴｉＮ膜１７をハードマスク１７ａとして使用する。
なお、フォトレジスト１８とＴｉＮ膜１７の間に反射防止膜、例えば有機ＢＡＲＣ膜を形成してもよい。

レジストパターン１８ａはＴｉＮ膜１７のエッチング中に除去され、ＴｉＮ膜１７のエッチングによって発生した残渣、スカム等１７ｂをウェット洗浄処理により除去するが、その残渣、スカム等１７ｂはＴｉＮのハードマスク１７ａの表面に付着した状態となる。なお、レジストパターン１８ａは、アルミナ膜１６のパターニングの最中、前又は後に溶剤により除去するような厚さに形成されてもよい。

次に、図２（ｂ）、（ｃ）に示すように、ハードマスク１７ａに覆われない領域のアルミナ膜１６、第２の導電膜１５を連続してスパッタによりエッチングし、ハードマスク１７ａの下方に残された第２の導電膜１５をキャパシタ上部電極１５ａとして使用する。

その後に、ハードマスク１７ａの表面に付着している残渣、スカム等１７ｂをキャパシタ上部電極１５ａ上から除去するために、図３（ａ）に示すように、アルミナ膜１６を犠牲膜としてウェット処理によってエッチングする。

そのウェット処理に使用される薬液として、フッ化アンモニウム、アミド、有機酸、有機酸塩類、水の混合液を使用する。その混合液としては、例えば、フッ化アンモニウム、グリコールエーテル、ジメチルアセトアミド、水を含む薬液、より具体的には、米国のエアプロダクツ・アンド・ケミカルズ社(Air Products and Chemicals, Inc.)の商品名ＡＣＴＮＥ９８や、或いは、米国のイーケーシー・テクノロジー社（EKC Technology K.K）の商品名ＫＥＣ２ｘｘ又は６ｘｘ（２ｘｘ又は６ｘｘシリーズ）がある。
その薬液に含まれるフッ化アンモニウムの濃度は０．０５〜４．５０容量％とすることが好ましい。また、薬液の温度は２５〜５０℃程度がアルミナのエッチングに好ましい。

このような条件では、アルミナ膜１６のエッチングレートは速く、ＴｉＮ膜１７のエッチングにより発生した残渣、スカム等１７ｂは、アルミナ膜１６のエッチングによるハードマスク１７ａの剥離に伴ってキャパシタ上部電極１５ａ上から除去される。また、ここで使用される薬液は、強誘電体膜１４とキャパシタ上部電極１５ａに膜減りを生じさせない。

図６（ａ）、（ｂ）は、アルミナ膜１６を除去するためのウェット処理装置３１であり、シリコン基板（シリコンウェハ）１を上面に搭載する吸着チャック３２と、吸着チャック３２を回転させる回転機構３３を有している。また、吸着チャック３２の外周には、薬液処理時には上に開かれる一方、水洗、乾燥時には下に閉じられる筒状のシャッター３４が配置されている。

シャッター３４が図６（ａ）に示すように開かれた状態では、シリコンウェハ１の回転による遠心力によりその上から放射された液体がシャッター３４の下を通過する。これに対し、図６（ｂ）に示すように閉じられた状態では、シリコンウェハ１の回転による遠心力により放射された液体がシャッター３４の内壁に当たるようになっている。

また、シャッター３４の下方には、閉じられたシャッター３４の内壁に当たった液体を回収する液回収桶３５が配置されている。液回収桶３５の上部開口端は吸着チャック３２よりも下側に位置し、また、液回収桶３５の底面は廃液口３６を有している。

液回収桶３５のさらに外周には、開かれたシャッター３４の下を通過した薬液が当たる円筒３６が配置されている。また、円筒３６の外周の下端にはフランジ３６ａが設けられていて、液回収桶３５の外周に設けられたフランジ３５ａとの間で液流路を形成している。

このようなウェット処理装置において、図２（ｃ）に示すような構造を有するシリコン基板１を吸着チャック３２上に装着する。そして、図６（ａ）に示すようにシャッター３４を開き、回転機構３３により吸着チャック３２を例えば１２０ｒｐｍで回転させ、さらに上記薬液を薬液ノズル３７からシリコン基板１に供給してアルミナ膜１６をエッチングする。その処理時間は、薬液の種類、濃度により適宜変更する。

これにより、図３（ａ）に示すように、ＴｉＮよりなるハードマスク１７ａはキャパシタ上部電極１５ａ上から剥離される。
その後に、図６（ｂ）に示すようにシャッター３４を閉じ、回転機構３３により吸着チャック３２を例えば３００ｒｐｍの速度で回転させ、さらに純水をＤＩＷノズル３８からシリコン基板１に供給してキャパシタ上部電極１５ａ、強誘電体膜１４等を例えば約６０秒間、洗浄する。

これらウェット処理により残渣・スカム等２７ｂは薬液、洗浄液等とともにシリコン基板２から除去される。さらに、回転機構３３により吸着チャック３２を例えば４０００ｒｐｍの速度で２０秒間、回転させて、キャパシタ上部電極１５ａ、強誘電体膜１４等を乾燥させる。

次に、図３（ｂ）に示すように、強誘電体膜１４及びキャパシタ上部電極１５ａの上にレジストを塗布し、これを露光、現像することにより、キャパシタ上部電極１５ａを含む領域を覆うレジストパターン１９を形成する。

続いて、図３（ｃ）に示すようにレジストパターン１９をマスクとして強誘電体膜１４をエッチングする。この結果、強誘電体膜１４からキャパシタ誘電体膜１４ａが形成される。パターニングされた強誘電体膜１４は、キャパシタ上部電極１５ａの周囲に拡張した形状を有し、例えばワード線の延在方向に長い形状となっている。

そのレジストパターン１９を除去した後に、図４（ａ）に示すように、キャパシタ下部電極の形状を有する別のレジストパターン２０を新たに形成し、このレジストパターン２０をマスクとして第１の導電膜１３をエッチングする。パターニングされた第１の導電膜１３は、図４（ｂ）に示すように、キャパシタ下部電極１３ａとなり、キャパシタ誘電体膜１４ａの下からはみ出してワード線延在方向にストライプ状に延び、さらにキャパシタ誘電体膜１４ａ及びキャパシタ上部電極１５ａに覆われないコンタクト領域を有している。

以上のようなパターニングによって、１つのキャパシタ上部電極１８とその下のキャパシタ誘電体膜１４ａ及びキャパシタ下部電極１３ａによって、１つの強誘電体キャパシタＱ₁が構成される。

次に、強誘電体キャパシタＱ₁及び密着膜１２の上にキャパシタ保護絶縁膜２１としてアルミナ膜を約２０〜５０ｎｍ程度の厚さとなるようにスパッタにより形成する。なお、キャパシタ保護絶縁膜２１としては、アルミナ膜の他、アルミニウム窒化酸化膜、タンタル酸化膜、チタン酸化膜などを用いてもよい。

続いて、図４（ｃ）に示すように、レジストマスク（不図示）を用いてキャパシタ保護絶縁膜２１及び密着膜１２をパターニングすることにより、複数の強誘電体キャパシタＱ₁以外の領域で第１の層間絶縁膜１４の表面を露出させる。

次に、図５（ａ）に示すように、キャパシタ保護絶縁膜２１及び第１の層間絶縁膜１１の上に、第２の層間絶縁膜２２としてシリコン酸化膜を約１μｍの厚さに形成する。このシリコン酸化膜は、例えばＴＥＯＳを用いてＣＶＤ法により形成される。続いて、第２の層間層間絶縁膜２２の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後における第２の層間絶縁膜２２の残り膜厚は、メモリセル領域Ａの強誘電体キャパシタＱ₁の上で約３００ｎｍ程度とする。

さらに、第２の層間絶縁膜２２の上にアルミナ膜２３、下地絶縁膜２４を順に形成する。アルミナ膜２３は、その後の工程において強誘電体キャパシタＱ₁を水素、水から保護するために形成される。また、下地絶縁膜２４は、その上に形成される配線との密着性を向上させるために酸化シリコンから構成され、ＴＥＯＳをソースガスに用いるＣＶＤ法によって形成される。

次に、ビア形成用のレジストパターン（不図示）を第２の層間絶縁膜２２上に形成し、下地絶縁膜２４、アルミナ膜２３、第２層間絶縁膜２２、第１の層間絶縁膜１１、カバー膜１０をエッチングすることにより、図５（ｂ）に示すように、キャパシタ上部電極１５ａの上と、キャパシタ下部電極１３ａのコンタクト領域の上と、不純物拡散領域７ａ，７ｂ，８ａ，８ｂの上にそれぞれ、コンタクトホール２２ａ〜２２ｆを形成する。

さらに、それぞれのコンタクトホール２２ａ〜２２ｆ内面と下地絶縁膜２４上面に、グルー膜としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜をスパッタ法により順に形成する。さらに、六フッ化タングステン（ＷＦ₆）をソースガスに用いてＣＶＤ法によってタングステン（Ｗ）膜をＴｉＮ膜上に成長してコンタクトホール２２ａ〜２２ｆ内を完全に埋め込む。

その後に、下地絶縁膜２4の上面からＣＭＰ法によりＷ膜、ＴｉＮ膜、及びＴｉＮ膜を除去する。これにより、コンタクトホール２２ａ〜２２ｆ内に残されたＷ膜、ＴｉＮ膜及びＴｉＮ膜は、導電性プラグ２５ａ〜２５ｆとして適用される。

その後に、下地絶縁膜２４上と導電性プラグ２５ａ〜２５ｆ上に金属膜を形成する。金属膜として、下地絶縁膜２４上で例えば膜厚１５０ｎｍのＴｉＮ膜と膜厚５００ｎｍのアルミニウム膜と膜厚５ｎｍのＴｉ膜と膜厚１００ｎｍのＴｉＮ 膜を順に形成する。

続いて、その金属膜をフォトリソグラフィー法によりパターニングすることによって、図５（ｃ）に示すように、第１のウェル３ａ中央の不純物拡散領域７ａの上に導電性プラグ２１ａを解して接続される導電性パッド２３が形成され、さらに、第２〜第６の導電性プラグ２１ｂ〜２１ｆに接続される配線２３〜２７が形成される。

導電性パッド２３及び配線２４〜２７を形成した後に、さらに第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。

以上のように、ハードマスク１７ａと下部電極１５ａの間に形成されたアルミナ膜１６を最適なウェット処理により除去することにより、ハードマスク１７ａをキャパシタ上部電極１５ａ上から剥離して除去するようにしたので、ハードマスク１７ａの表面に付着した残渣、スカム等が再付着することが防止される。

例えば、ハードマスク１７ａをそのまま残すと、図７に示すように、その表面には残渣が付着していたが、その下のアルミナ膜１６をウェット処理で除去したところ、残渣等１７ｂはハードマスク１７ａとともに薬液内に流された。

（第２の実施の形態）
図８、図９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図である。なお、図８、図９において、図１〜図５と同じ符号は同一要素を示している。

まず、図８（ａ）に示す構造を形成するまでの工程を説明する。
第１実施形態と同じ方法に従って、シリコン基板１のメモリセル領域Ａ内の第１のウェル３ａに、第１、第２のＭＯＳトランジスタＴ₁、Ｔ₂を形成し、それらのＭＯＳトランジスタＴ₁、Ｔ₂を覆うカバー膜１０、第１の層間絶縁膜１１を形成する。また、第１のウェル３ａの周囲に形成される素子分離絶縁膜２にはＳＴＩ構造が採用されている。

第１、第２のＭＯＳトランジスタＴ₁ ，Ｔ₂ のそれぞれのゲート電極５ａ，５ｂの両側には、ソース／ドレインとなるＬＤＤ構造の第１、第２及び第３の不純物拡散領域７ａ，７ｂ，７ｃが形成される。

そして、２つのゲート電極５ａ，５ｂの間にある第１の不純物拡散領域７ａ上にはフォトリソグラフィー法により第１のコンタクトホール１１ａが形成され、その中にはグルー膜としてチタン（Ｔｉ）膜とＴｉＮ膜が成長され、さらにタングステン膜がＣＶＤ法により成長され、これにより第１の導電性プラグ４１が構成されている。なお、第１の層間絶縁膜１１上のグルー膜とタングステン膜はＣＭＰにより除去されている。

次に、第１の層間絶縁膜１１、第１の導電性プラグ４１の上に、シリコン窒化膜よりなる酸化防止膜４２と、シリコン酸化膜よりなる下地絶縁膜４３を順にプラズマＣＶＤ法によりそれぞれ１００ｎｍ程度の厚さに成長する。

さらに、フォトリソグラフィー法により下地絶縁膜４３からカバー膜１０までをパターニングして、第２、第３の不純物拡散領域７ｂ，７ｃの上に第２、第３のコンタクトホール１１ｂ，１１ｃを形成する。そして、第１の導電性プラグ４１の形成と同様な方法により、第２、第３のコンタクトホール１１ｂ，１１ｃ内に第２、第３の導電性プラグ４４，４５を形成する。

次に、図８（ｂ）に示すように、第２、第３の導電性プラグ４４，４５と下地絶縁膜４３の上に第１の導電膜４６を形成する。第１の導電膜４６として、例えば厚さ２００ｎｍのＩｒ膜と厚さ１００ｎｍ程度のＩｒＯ₂膜をスパッタ法により形成する。

なお、第１導電膜４６を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜４３をアニールする。アニール方法として、例えば、アルゴン雰囲気中において６００〜７５０℃で加熱するＲＴＡを採用する。

次に、第１導電膜４６上に、強誘電体膜４７として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜４７の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体膜４７の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ビスマス（Bi）系材料のSrBi₂(Ta_xNb_1-x)₂O₉（但し、０＜ｘ≦１）、Bi₄Ti₂O₁₂等を使用してもよい。

続いて、酸素雰囲気中で強誘電体膜４７をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。

さらに、強誘電体膜４７の上に、第２導電膜４８として例えば膜厚３００ｎｍの酸化イリジウムをスパッタ法により形成する。酸化イリジウム膜の成長条件は、イリジウムターゲットを使用し、スパッタパワーを１ｋＷとし、成長雰囲気中にアルゴンと酸素をそれぞれ流す。

この後に、第２導電膜４８上に、犠牲酸化膜となるアルミナ膜４９をスパッタ法により例えば２０ｎｍ〜５０ｎｍの厚さに形成する。その成膜条件として、例えば、アルミナをターゲットとして使用し、基板温度を常温（例えば２０℃）、スパッタ雰囲気の圧力を１．０Ｐａ、スパッタ雰囲気に流されるアルゴン（Ａｒ）ガスの流量を２０ｓｃｃｍ、高周波（ＲＦ）バイアスパワーを２ｋＷにそれぞれ設定する。

さらに、アルミナ膜４９上に、ＴｉＮ膜５０とシリコン酸化膜５１をそれぞれ例えば約２０ｎｍ、約７０ｎｍの厚さとなるように順に形成する。ＴｉＮ膜５０は、スパッタ法により形成され、その成膜条件として、例えば、チタンをターゲットとして使用し、成膜雰囲気中に窒素ガスを流す。

また、シリコン酸化膜５１は、高密度プラズマ（ＨＤＰ）ＣＶＤ法により成長される。その成長条件は、例えば、シリコン基板１のバイアス電力を０Ｗとし、シリコン基板１に対向する電極の高周波電力のパワーを３５００Ｗとし、さらに、基板温度を約２５０℃、成長圧力を１５ｍＴｏｒｒ、シラン（ＳｉＨ₄）ガスの流量を７０ｓｃｃｍ、酸素（Ｏ₂）ガスの流量を５２５ｓｃｃｍ、アルゴン（Ａｒ）ガスの流量を４２０ｓｃｃｍとする。

シリコン酸化膜５１は、ＨＤＰＣＶＤ法を採用することに限定されるものではなく、強誘電体膜４７へのダメージを低減するための他の成長方法、例えばＴＥＯＳ、酸化窒素（Ｎ₂Ｏ）、酸素（Ｏ₂）を使用し、プラズマ放電中の反応を利用したプラズマエンハンストＣＶＤ法により低水分、低ストレスで成長されてもよい。

その後に、シリコン酸化膜５１上にフォトレジスト５２を塗布し、これを露光、現像して、第２、第３の導電性プラグ４４，４５の上方で、キャパシタ平面形状にする。なお、フォトレジスト５２とシリコン酸化膜５１の間に反射防止膜、例えば有機ＢＡＲＣ膜を形成してもよい。

次に、図８（ｃ）に示すように、フォトレジスト５２をマスクにして、シリコン酸化膜５１とＴｉＮ膜５０をスパッタによりエッチングし、これによりフォトレジスト５２の下に残されたシリコン酸化膜５１及びＴｉＮ膜５０をハードマスク５３として使用する。

そして、フォトレジスト５２を溶剤により除去した後に、ＴｉＮ膜５０のエッチングによって発生した残渣、スカム等をウェット洗浄処理により除去するが、その残渣、スカム等はハードマスク５２の表面、特にＴｉＮ膜５０の側面に付着して容易に除去できない状態となる。

次に、図９(a) に示すように、ハードマスク５３に覆われない領域のアルミナ膜４９、第２導電膜４８、強誘電体膜４７、第１導電膜４６を順次エッチングしてパターニングする。この場合、強誘電体膜４７は、塩素とアルゴンを含む雰囲気中でスパッタによりエッチングされる。また、第２の導電膜４８と第１の導電膜４６は、臭素(Br₂)導入雰囲気中でスパッタ反応によりエッチングされる。

以上により、酸化防止絶縁膜４３の上には、第１の導電膜４６よりなるキャパシタＱ₂の下部電極４６ａと、強誘電体膜４７よりなるキャパシタＱ₂の誘電体膜４７ａと、第２の導電膜４８よりなるキャパシタＱ₂の上部電極４８ａが形成される。

そして、第１のウェル３ａ上において、１つの下部電極４６ａは第２の導電性プラグ４４を介して第２不純物拡散領域７ｂに電気的に接続され、また、別の下部電極４６ａは第３の導電性プラグ４５を介して第３不純物拡散領域７ｃに電気的に接続される。

その後に、図９（ｂ）に示すように、ハードマスク５３を除去する。ハードマスク５３の除去は、例えば、第１実施形態と同様な条件で、図６に示したウェット処理装置によりアルミナ膜４９をエッチングすることにより行われる。

そのウェット処理に使用される薬液として、例えば、第１実施形態と同様な薬液、例えば、フッ化アンモニウム、アミド、有機酸、有機酸塩類、水の混合液を使用する。その混合液としては、例えばフッ化アンモニウム、グリコールエーテル、ジメチルアセトアミド、水を含む薬液を使用する。その薬液に含まれるフッ化アンモニウムの濃度は０．０５〜４．５０容量％とすることが好ましい。また、薬液の温度は２５〜５０℃程度がアルミナ膜４９のエッチングに好ましい。

この条件によれば、ハードマスク５３を構成するアンバイアス、温度約２５０℃で形成されたシリコン酸化膜５１のエッチングレートは０．２〜０．４ｎｍ／分である一方、アルミナ膜４９のエッチングレートは５〜６ｎｍ／分である。従って、アルミナ膜４９のエッチングレートは速く、ハードマスク５３表面の残渣等は、アルミナ膜４９のエッチングによってハードマスク５３とともに上部電極４８ａ上から剥離される。

続いて、エッチングによる強誘電体膜４７のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。

次に、図９（ｃ）に示す構造を形成するまでの工程を説明する。
キャパシタＱ₂を覆うキャパシタ保護絶縁膜５４として膜厚５０ｎｍのアルミナをスパッタにより形成した後に、酸素雰囲気中において６５０℃、６０分間の条件でキャパシタＱ₂をアニールする。このキャパシタ保護絶縁膜５４は、プロセスダメージからキャパシタＱ₂を保護するものである。

続いて、キャパシタ保護絶縁膜５４上に第２の層間絶縁膜５５としてシリコン酸化膜を形成する。このシリコン酸化膜は、ＴＥＯＳを用いてＣＶＤ法により形成され、成長後にＣＭＰにより平坦化される。

さらに、キャパシタＱ₂の上部電極4８ａと第１の導電性プラグ４１の上にコンタクトホールを形成し、さらにその中に第４、第５の導電性プラグ５６，５７を埋め込む。導電性プラグ５６，５７の形成方法は、第１の導電性プラグ４１の形成工程と同様である。

この後に、第１の不純物拡散領域７ａ上方の導電性プラグ５６に接続されるビット線用導電パッド５８と、上部電極４８ａ上の導電性プラグ５７に接続される配線５９を第３の層間絶縁膜５５上に形成する。

この後に、特に詳細は説明しないが、第２の層間絶縁膜５５、配線５９及び導電性パッド５８の上に層間絶縁膜、導電性プラグ、配線等の形成が行われる。

上述したように本実施形態では、ＴｉＮ膜５０、シリコン酸化膜５１の二層構造からハードマスク５３を構成し、ハードマスク５３と第１の導電膜４８の間に犠牲膜としてアルミナ膜４９を介在させ、ハードマスク５３の使用後は、アルミナ膜４９をウェット処理によって除去することによりハードマスク５３を剥離するようにしている。
従って、ハードマスク５３に付着した残渣、スカム等は、薬液や洗浄液とともに容易に除去されてその後の工程で、汚染源となることはない。

（第３の実施の形態）
図１０〜図１３は、本発明の第３実施形態に係る半導体装置の形成方法を示す断面図である。
まず、図１０（ａ）に示す構造を形成するまでの工程について説明する。

シリコン（半導体）基板６１上には、第１の層間絶縁膜６２が形成され、さらにその上には、厚さ約１５０ｎｍの第１のＳＯＧ膜６３と厚さ約１００ｎｍの第２の層間絶縁膜６４が形成されている。第１、第の層間絶縁膜６２，６４として、それぞれプラズマＣＶＤ法により例えばシリコン酸化膜が成長される。
また、第１のＳＯＧ膜６３及び第２の層間絶縁膜６４には、第１の溝６５が約２００ｎｍの幅で形成され、第１の溝６５にはその内周面に沿って高融点金属、例えばＴｉＮ又は窒化タンタル（ＴａＮ）からなるバリアメタル膜が形成されている。

また、第１の溝６５内ではバリアメタル膜上に銅膜がスパッタにより形成され、第１の溝６５における銅膜及びバリアメタル膜により第１の配線６６が構成される。なお、第２の層間絶縁膜６４上に形成されたバリアメタル膜と銅膜はＣＭＰにより除去される。

次に、第１の配線６６及び第２の層間絶縁膜６４の上には、例えば、厚さ約７０ｎｍのシリコン窒化膜よりなる第１の酸化防止膜７０、厚さ約２８０ｎｍのシリコン酸化膜よりなる第３の層間絶縁膜７１をプラズマＣＶＤ法により形成する。

さらに、第３の層間絶縁膜７１上に厚さ約１５０ｎｍの第２のＳＯＧ膜７２を形成し、続いて、第２のＳＯＧ膜７２上に厚さ約１００ｎｍのシリコン酸化膜よりなる第４の層間絶縁膜７３をプラズマＣＶＤ法により成長する。

なお、第１〜第４の層間絶縁膜６２，６４，７１，７３として低誘電率の有機絶縁膜を適用してもよい。また、第１、第２のＳＯＧ膜６３、７２は、構成材料が限定されるものではないが、例えば第１〜第４の層間絶縁膜６２，６４，７１，７３に対していずれかの選択エッチングが可能な材料が選ばれる。

次に、第４の層間絶縁膜７３上に犠牲膜として厚さ約５０ｎｍのアルミナ膜７４をスパッタにより形成し、その上に、第１のシリコン窒化膜７０より厚い第２のシリコン窒化膜７５をプラズマＣＶＤ法により成長する。また、第２のシリコン窒化膜７５上には、有機ＢＡＲＣからなる反射防止膜７６を形成し、さらにその上にフォトレジスト７７を塗布する。そして、フォトレジスト７７を露光、現像して配線領域Ｃに開口７７ａを形成する。

次に、図１０（ｂ）に示すように、フォトレジスト７７の開口７７ａから露出した反射防止膜７６からアルミナ膜７４までを例えば反応性イオンエッチング（ＲＩＥ）法によりエッチングして配線溝７８を形成する。

さらに、図１０（ｃ）に示すように、フォトレジスト７７、反射防止膜７６を除去する。フォトレジスト７７は、アルミナ膜７４のエッチングの最中か前か後のいずれかで除去されればよい。パターニングされた第２のシリコン窒化膜７５は、ハードマスク７５ａとして使用される。ハードマスク７５ａを形成するためのシリコン窒化膜７５のエッチング時に残渣、スカム等が発生し、その後のウェット洗浄処理によっても除去されずに、その一部はハードマスク７５ａの表面に付着した状態となる。

続いて、図１１（ａ）に示すように、配線溝７８内とハードマスク７５ａの上に、有機ＢＡＲＣからなる第２の反射防止膜７９を形成し、さらにその上に第２のフォトレジスト８０を塗布する。そして、第２のフォトレジスト８０を露光、現像してビア形成用開口８０ａを形成する。

次に、図１１（ｂ）に示すように、ビア形成用開口８０ａから露出するアルミナ膜７４から第３の層間絶縁膜７１までを例えばＲＩＥ法でドライエッチングしてビアホール８１を形成する。この場合、第１の酸化防止膜７０はエッチングストッパとなる。続いて、図１１（ｃ）に示すように、第２のフォトレジスト８０と第２の反射防止膜７９を除去する。

さらに、図１２（ａ）、（ｂ）に示すように、配線用溝７８から露出している第４の層間絶縁膜７３と第２のＳＯＧ膜７２をエッチングして配線用溝７８を深くする。この場合、フッ素を含むガスを用いるドライエッチングにより第４の層間絶縁膜７３及び第２のＳＯＧ膜７２をエッチングする一方、ハードマスク７５ａ及び第１のシリコン窒化膜６４をエッチングストッパとする。

さらに、図１２（ｃ）に示すように、ビアホール８１を通して、シリコン窒化膜よりなる第１の酸化防止膜６４をＲＩＥ法によりエッチングし、これにより第１の配線６６の一部を露出させてビアホール８１をさらに深くする。エッチングガスとして例えばＣＨＦ₃、Ａｒ、Ｏ₂の混合ガスを使用し、第４の層間絶縁膜７３をエッチングしない条件とする。この場合、シリコン窒化膜からなるハードマスク７５ａはエッチングされて薄くなり、エッチングによる残渣・スカム等がその表面に付着する。

次に、図１３（ａ）に示すようにハードマスク７５ａを除去する。ハードマスク７５ａの除去は、例えば、第１実施形態と同様な条件で、図６に示したウェット処理装置を使用して、アルミナ膜７４をエッチングすることにより行われる。

そのウェット処理に使用される薬液として、フッ化アンモニウム、アミド、有機酸、有機酸塩類、水の混合液を使用する。その混合液として、第１実施形態に例示したと同様な薬液を使用し、例えば、フッ化アンモニウム、グリコールエーテル、ジメチルアセトアミド、水を含む薬液を使用する。その薬液に含まれるフッ化アンモニウムの濃度は０．０５〜４．５０容量％とすることが好ましい。また、薬液の温度は２５〜５０℃程度が好ましい。

アルミナ膜７４のエッチングレートは速く、シリコン窒化膜からなるハードマスク７５ａの表面の残渣、スカム等は、アルミナ膜７４のエッチングによりハードマスク７５ａとともに第４の層間絶縁膜７４上から剥離される。これにより清浄な第４の層間絶縁膜７３の上面が露出する。

次に、図１３（ｂ）に示すように、ＴｉＮ又はＴａＮよりなるバリア膜を配線溝７８とビアホール８１の内面に沿って成長し、さらにその中を銅膜によって埋め込んで、ビアホール８１内に銅のビア８２を形成し、さらに配線溝７８内には銅よりなる第２の配線８３を形成する。なお、第４の層間絶縁膜７３上のバリアメタル膜及び銅膜はＣＭＰにより除去される。

そして、第２の配線８３上にシリコン窒化膜よりなる第２の酸化防止膜８４を形成する。この後に、さらに同じような工程により三層目の配線と二層目のビアが形成されることになる。

以上の実施形態において、ハードマスク７５ａを構成するシリコン窒化膜７５をパターニングする際に発生する残渣、スカム等がハードマスク７５ａに付着しても、その後に、その下のアルミナ膜７４をウェット処理により除去してハードマスク７５ａを残渣、スカム等とともに剥離するようにしている。

従って、ハードマスク７５ａの除去が容易になり、ハードマスク５７ａ表面に付着した残渣、スカム等が薬液、洗浄液とともに外部に流され、残渣、スカム等による再汚染が防止される。

ところで、上記の第１〜第３実施形態において、ハードマスクの下に犠牲膜としてアルミナ膜を形成し、これをウェットエッチングすることにより、その上のハードマスクを剥離するようにしている。

しかし、ハードマスクの剥離のために使用する犠牲膜としては、アルミナ膜に限られるものではなく、ハードマスクよりもエッチングレートを早くすることが可能な膜、例えば、アルミニウム窒素酸化物膜（ＡｌＮＯ膜）、タンタル酸化膜（ＴａＯ膜）、チタン酸化膜（ＴｉＯ膜）であってもよい。この場合、犠牲膜を例えば約２０ｎｍ以上の厚さに形成する。なお、ＴａＯ膜は８０ｎｍ以下が好ましい。

また、ハードマスクとして窒化チタン、窒化シリコン等の窒化物を用いる場合に、犠牲膜のウェット処理による残渣・スカム等の除去の効果は特に高い。一方、ハードマスクをその他の材料のハード膜から構成する場合であっても、その下に犠牲膜を形成してウェット処理によりハードマスクを剥離させてもよい。

次に、本発明の特徴を付記する。
（付記１）半導体基板上に絶縁膜を介して第１の膜を形成する工程と、前記第１の膜の上に犠牲膜を形成する工程と、前記犠牲膜の上にハード膜を形成する工程と、前記ハード膜上にフォトレジストパターンを形成する工程と、前記フォトレジストパターンに覆われない領域にある前記ハード膜をエッチングしてハードマスクを形成する工程と、前記ハードマスクに覆われない領域の前記犠牲膜をエッチングする工程と、前記犠牲膜のエッチングの最中か前か後のいずれかで前記フォトレジストパターンを除去する工程と、前記前記ハードマスクに覆われない領域の前記第１の膜をエッチングしてパターニングする工程と、前記犠牲膜をウェット処理により除去することにより前記ハードマスクを前記第１の膜の上から剥離する工程とを有することを特徴とする半導体装置の製造方法。
（付記２）前記第１の膜は、キャパシタの上部電極を構成する上部導電膜であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記上部導電膜の形成前において、下部導電膜と誘電体膜を前記絶縁膜の上に順に形成する工程と、前記上部導電膜のパターニングに連続して、前記ハードマスクに覆われない領域にある前記誘電体膜、前記下部導電膜をエッチングすることにより、前記絶縁膜と前記上部電極の間に前記キャパシタの誘電体膜と下部電極を形成する工程とを有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記フォトレジストパターンと前記ハード膜の間に、シリコン酸化膜を形成する工程と、前記フォトレジストパターンから露出した領域の前記シリコン酸化膜をエッチングして前記ハードマスクの上層部となす工程とをさらに有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記５）前記シリコン酸化膜は、ＴＥＯＳを使用するプラズマエンハンスト気相成長法か、前記半導体基板をアンバイアス状態にする気相成長法によって形成されることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記第１の膜のパターニングによって配線溝を形成する工程と、前記配線溝内に導電材を充填して配線を形成する工程とをさらに有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記７）前記配線溝を形成する前か後に、前記配線用溝に重なる位置にビアコンタクト用開口を有する別のフォトレジストパターンを形成する工程と、前記ビアコンタクト用開口の直下の前記絶縁膜までをエッチングしてビアホールを形成する工程と、前記配線用溝内に充填される前記導電材を前記ビアホール内にも埋め込んでビアを形成する工程とをさらに有することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記ハード膜はシリコン窒化膜、窒化チタン膜のいずれかであり、前記犠牲膜はアルミナ膜、アルミニウム窒素酸化膜、タンタル酸化膜、チタン酸化膜のいずれかから選択されることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）前記シリコン窒化膜は、プラズマＣＶＤ方により形成されることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記犠牲膜の前記ウェット処理は、フッ化アンモニウムを含む薬液の使用により行われることを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）前記薬液には、さらにアミド、有機酸、有機酸塩類、水を含有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記薬液には、さらにグリコールエーテル、ジメチルアセトアミド、水を含有することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３）前記薬液中の前記フッ化アンモニウムは、０．０５容量％〜４．５容量％であることを特徴とする付記１０乃至付記１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）前記レジストパターンと前記ハード膜の間には反射防止膜が形成されることを特徴とする付記１乃至付記１３のいずれか１つに記載の半導体装置の製造方法。

図１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図４は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図５は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図６は、本発明の実施形態に係る半導体装置の形成に用いられるウェット処理装置の概要構成図である。 図７は、本発明の第１実施形態に係る半導体装置の形成工程においてパターニングされた膜に付着した残渣、スカム等を示す平面図である。 図８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図１０は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図１１は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図１２は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図１３は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図１４は、第１の従来技術に係る半導体装置の形成工程を示す断面図である。 図１５は、第２の従来技術に係る半導体装置の形成工程を示す断面図（その１）である。 図１６は、第２の従来技術に係る半導体装置の形成工程を示す断面図（その２）である。

符号の説明

１ シリコン基板（半導体基板）、
２ 素子分離絶縁膜、
３ａ，３ｂ，３ｃ ウェル、
４ａ，４ｂ ゲート絶縁膜、
５ａ，５ｂ，５ｃ ゲート電極、
７ａ，７ｂ，７ｃ，８ａ，８ｂ 不純物拡散領域、
９ 側壁絶縁膜、
１０ カバー膜、
１１ 層間絶縁膜、
１２ 密着膜、
１３ 第１の導電膜、
１４ 強誘電体膜、
１４ａ…キャパシタ誘電体膜、
１５ 第２の導電膜、
１５ａ キャパシタ上部電極、
１６ アルミニウム膜（犠牲膜）、
１７ ＴｉＮ膜（ハード膜）、
１７ａ ハードマスク、
１７ｂ 残渣、スカム等、
１８ フォトレジスト、
１８ａ レジストパターン、
１９，２０ レジストパターン、
２１ キャパシタ保護膜、
２２ 層間絶縁膜、
４１，４４，４５ 導電性プラグ、
４２ 酸化防止膜、
４３ 下地絶縁膜、
４６ 第１の導電膜、
４６ａ キャパシタ下部電極、
４７ 強誘電体膜、
４７ａ キャパシタ誘電体膜、
４８ 第２の導電膜、
４８ａ キャパシタ上部電極、
４９ アルミニウム膜（犠牲膜）、
５０ ＴｉＮ膜（ハード膜）、
５１ シリコン酸化膜、
５２ フォトレジスト、
５３ ハードマスク、
５４ キャパシタ保護膜、
５５…層間絶縁膜、
６１ シリコン基板（半導体基板）、
６２，６４，７１，７３ 層間絶縁膜、
６６ 配線、
７０，８４ 酸化防止膜、
６３，７２ ＳＯＧ膜、
７４ アルミナ膜（犠牲膜）、
７５ シリコン窒化膜（ハード膜）、
７５ａ ハードマスク、
７６ 反射防止膜、
７７ フォトレジスト、
７７ａ 開口、
７８ 配線溝、
７９ 反射防止膜、
８０ フォトレジスト、
８０ａ 開口、
８１ ビアホール、
８２ ビア、
８３ 配線。

Claims (6)

1. 半導体基板上に絶縁膜を介して第１の膜を形成する工程と、
   前記第１の膜の上に犠牲膜を形成する工程と、
   前記犠牲膜の上にハード膜を形成する工程と、
   前記ハード膜上にフォトレジストパターンを形成する工程と、
   前記フォトレジストパターンに覆われない領域にある前記ハード膜をエッチングしてハードマスクを形成する工程と、
   前記ハードマスクに覆われない領域の前記犠牲膜をエッチングする工程と、
   前記犠牲膜のエッチングの最中か前か後のいずれかに前記フォトレジストパターンを除去する工程と、
   前記前記ハードマスクに覆われない領域の前記第１の膜をエッチングしてパターニングする工程と、
   前記犠牲膜をウェット処理により除去することにより前記ハードマスクを前記第１の膜の上から剥離する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の膜は、キャパシタの上部電極を構成する上部導電膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記上部導電膜の形成前において、下部導電膜と誘電体膜を前記絶縁膜の上に順に形成する工程と、前記上部導電膜のパターニングに連続して、前記ハードマスクに覆われない領域にある前記誘電体膜、前記下部導電膜をエッチングすることにより、前記絶縁膜と前記上部電極の間に前記キャパシタの誘電体膜と下部電極を形成する工程とを有することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１の膜のパターニングによって配線溝を形成する工程と、
   前記配線溝内に導電材を充填して配線を形成する工程と
   をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記配線溝を形成する前か後に、前記配線用溝に重なる位置にビアコンタクト用開口を有する別のフォトレジストパターンを形成する工程と、前記ビアコンタクト用開口の直下の前記絶縁膜までをエッチングしてビアホールを形成する工程と、前記配線用溝内に充填される前記導電材を前記ビアホール内にも埋め込んでビアを形成する工程とをさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記ハード膜はシリコン窒化膜、窒化チタン膜のいずれかであり、前記犠牲膜はアルミナ膜、アルミニウム窒素酸化膜、タンタル酸化膜、チタン酸化膜のいずれかから選択されることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置の製造方法。