JP2008159681A - トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】電流コラプス現象が抑制されたノーマリーオフ型のトランジスタおよびその製造方法を提供する。
【解決手段】トランジスタは、基板の上方に順に形成された第１の半導体層１００３および第１の領域と第２の領域とを有する第２の半導体層１００４と、第２の半導体層１００４のうち第１の領域と第２の領域とを除く領域の上に形成された第１のｐ型半導体層１００５と、第１のｐ型半導体層１００５上に形成された第２のｐ型半導体層１００６とを備えている。第１のｐ型半導体層１００５は、第１の領域を底面とする第１の溝１１０１を介してドレイン電極１００８と分離されており、第２の領域を底面とする第２の溝１１０２を介してソース電極１００７と分離されている。
【選択図】図１０

Description

本発明は、例えば汎用インバータ等の民生機器の電源回路に用いられるパワートランジスタに適用できる窒化物半導体を用いたトランジスタに関する。

近年、高周波大電力デバイスとして窒化ガリウム（ＧａＮ）系の材料を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の研究が活発に行われている。ＧａＮなどの窒化物半導体材料は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）などの砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合は、自発分極あるいはピエゾ分極によって、ヘテロ界面に高濃度のキャリアがドーピングなしの状態でも発生するという特徴を有している。この結果、窒化物半導体材料を用いてＦＥＴを作った場合には、デプレッション型（ノーマリーオン型）になり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることは難しい。しかしながら、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型であるため、ＧａＮ系の窒化物半導体装置においてもノーマリーオフ型が強く求められている。

ノーマリーオフ型のトランジスタを実現するために、ゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる構造（例えば、非特許文献１を参照）や、ＧａＮ（１１−２０）面といういわゆる無極性面上にＦＥＴを作製して、窒化物半導体の結晶成長方向に分極電界を生じさせないようにする構造（例えば、非特許文献２を参照）を有するトランジスタが検討されている。また、ノーマリーオフ型のＦＥＴを実現する有望な構造として、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）が提案されている（例えば、特許文献１を参照）。ＪＦＥＴ構造では、アンドープＧａＮからなるチャネル層上にＡｌＧａＮからなるバリア層を形成し、さらにバリア層の上部にｐ型ＧａＮが形成されている。この構造では、ＡｌＧａＮ層の膜厚を薄くする、あるいはＡｌＧａＮ層のＡｌ組成を下げることで、ノーマリーオフ化を実現することができる。
Ｔ．Ｋａｗａｓａｋｉ ｅｔ ａｌ．，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ．ｄｉｇｅｓｔ ｐｐ２０６． Ｍ．Ｋｕｒｏｄａ ｅｔ ａｌ．，Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ ２００５ ｔｅｃｈ．ｄｉｇｅｓｔ ｐｐ４７０． 特開２００５−２４４０７２号公報

上述のようにノーマリーオフ化に向けて様々なデバイス構造が提案され、試作が行われているが、実用化に向けては高電圧を印加した後にドレイン電流が減少する、いわゆる電流コラプス現象が大きな課題となっている。

しかしながら、ノーマリーオフ型の窒化物半導体トランジスタにおいて電流コラプス現象を十分に抑制することは難しく、例えばスイッチングトランジスタとして適用した場合にはオン抵抗を十分に小さくすることができず、電力損失の低減に限界があった。

本発明は上記の課題に鑑み、電流コラプス現象が抑制されたノーマリーオフ型のトランジスタおよびその製造方法を提供することを目的とする。

上記課題を解決するために、本願発明者らは以下の検討を行った。これについて、図面を参照しながら説明する。

最初に、本発明に係る第１の比較例として図１に示す窒化物半導体トランジスタを試作した。図１は、本発明の第１の比較例におけるＪＦＥＴ構造を有するノーマリーオフ型の窒化物半導体トランジスタの構成を示す断面図である。同図に示すように、第１の比較例における窒化物半導体トランジスタは、サファイア基板１０１上に設けられ、ＡｌＮからなるバッファ層１０２と、バッファ層１０２上に設けられたアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３上に設けられたアンドープＡｌＧａＮ層１０４と、アンドープＡｌＧａＮ層１０４上に設けられたｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５上に設けられたＰｄなどからなるゲート電極１０８と、アンドープＡｌＧａＮ層１０４における平面的に見てゲート電極１０８の両側方に設けられ、ＴｉとＡｌとからなるソース電極１０６およびドレイン電極１０７とを備えている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。なお、ｐ型ＧａＮ層１０５では、１×１０^１９ｃｍ^−３程度のＭｇがドーピングされているが、上部（上面からの距離が１０ｎｍ程度以内の領域）のＭｇの濃度は１×１０^２０ｃｍ^−３程度であり、他の部分よりも高濃度となっている。また、アンドープＡｌＧａＮ層１０４は、例えばＡｌ_０．１５Ｇａ_０．８５Ｎから構成されている。

図１に示す第１の比較例のトランジスタを実際に作製したところ、従来のＪＦＥＴとは異なり、ゲート電極１０８に正電圧を印加した際にドレイン電圧が大きく増加することが判明した。これはゲート電極１０８から注入された正孔によりヘテロ界面にて電子が発生し、これがドレイン電流として流れるためと考えられる。この現象は、一般的なＪＦＥＴでは生じず、正孔の移動度が電子のそれに比べて著しくないＧａＮ系半導体材料を特有のものであり、第１の比較例のトランジスタはゲート注入型トランジスタ（Gate Injection Transistor）とも呼べるものである。しかしながら、第１の比較例のトランジスタは、ノーマリーオフ型のパワートランジスタの応用に向けて有用なデバイス構造であるが、実際に作製したところ、高いドレイン電圧を印加した後にドレイン電流が減少する、電流コラプスという現象が確認された。

図２は、第１の比較例の窒化物半導体トランジスタにおけるパルス電圧印加時のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）との関係を示す図である。なお、ゲート電極１０８とドレイン電極１０７に印加されるパルス電圧のパルス幅は０．５μ秒、パルス間隔は１ｍ秒である。図２に示すように、パルス電圧印加前のバイアス条件としてゲート電圧が０Ｖ且つドレイン電圧が６０Ｖの場合は、ゲート電圧が０Ｖ且つドレイン電圧が０Ｖの場合と比較して、パルス電圧印加後に低いドレイン電圧に対するドレイン電流が減少し、オン抵抗が増大している。これが電流コラプスと呼ばれる現象である。電流コラプス現象は、オン抵抗を大幅に増大させるため、高いドレイン電圧が印加されるパワートランジスタにとっては重大な問題となる。

この電流コラプス現象のメカニズムを図３および図４を用いて詳細に説明する。図３は、第１の比較例のトランジスタのオフ時における空乏層の拡がりを示す断面図である。また、図４は、第１の比較例のトランジスタにおけるドレイン電圧印加時の空乏層の拡がりを示す断面図である。

図３に示すように、第１の比較例のトランジスタではｐ型ＧａＮ層１０５が設けられているため、チャネルを形成するアンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３のヘテロ接合部でのキャリア濃度が小さくなり、ゲート電極１０８の下方における閾値電圧（チャネルが形成されるために必要とされる印加電圧）Ｖ_ｔｈ１は、例えば＋０．５Ｖと正電圧側に大きくすることができる。ここで、トランジスタをオフ状態とした場合（例えば、ゲート電圧としては０Ｖの状態か負電圧を印加する状態）、空乏層端３０５がヘテロ接合部を横切るので、第１の比較例のトランジスタはノーマリーオフ型を実現している。一方、ゲート電極１０８の側方においては、ｐ型ＧａＮ層１０５が設けられていないため、アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層１０３のヘテロ接合部でのキャリア濃度が大きくなり、この部分の閾値電圧Ｖ_ｔｈ２は、例えば−１Ｖと負電圧側に小さい値となっている。

上述の第１の比較例のトランジスタにおいて、例えば６０Ｖ程度の高いドレイン電圧を印加してオフ状態（ゲート電極を０Ｖ）とすると、図４に示すように、高いドレイン電圧の印加によってゲート電極１０８の側方に形成される空乏層（オフ時の空乏層端４０６）は、図３に示す空乏層（空乏層端３０５参照）よりもさらに拡がると予想される。なお、ゲート電極１０８の側方に形成されるオフ時の空乏層端４０６とオン時の空乏層端４０７は、同じ位置にある。

上述のオフ状態からドレイン電圧を６０Ｖ印加したまま例えばゲート電圧を正電圧側（３Ｖ）に変化させた直後の空乏層は、表面準位に捕獲された電子４０５の影響を受け、オフ時の空乏層端４０６からオン時の空乏層端４０７のように変化すると推測される。すなわち、表面準位に捕獲された電子４０５の放出時間が遅いため、ゲート電極１０８の下方ではチャネルが拡がるが、ゲート電極１０８の側方ではチャネルが拡がらずにドレイン電流を大きくできないという現象が生じてしまう。これが電流コラプス現象のメカニズムと考えられる。

続いて、上述の電流コラプス現象を解決するために本願発明者らは図５に示す本発明の第２の比較例のトランジスタを考案した。図５は、本発明の第２の比較例のトランジスタの構成を示す断面図である。同図に示すように、第２の比較例のトランジスタの特徴は、アンドープＡｌＧａＮ層１０４とｐ型ＧａＮ層１０５との間にｐ型ＡｌＧａＮ層５０５が設けられていることにある。ゲート電極１０８の下方においては、第１の比較例のトランジスタと同様にして、ｐ型ＧａＮ層１０５が設けられているため、閾値電圧Ｖ_ｔｈ１は、例えば＋０．５Ｖと正電圧側に大きくすることができ、第２の比較例のトランジスタはノーマリーオフ型を実現している。一方、ゲート電極１０８の側方においても、ｐ型ＡｌＧａＮ層５０５が設けられていることにより、この部分の閾値電圧Ｖ_ｔｈ２は、例えば−２Ｖと第１の比較例のトランジスタに比べて小さくすることができる。すなわち、Ｖ_ｔｈ１とＶ_ｔｈ２の差である閾値電圧差（ΔＶ_ｔｈ＝Ｖ_ｔｈ１−Ｖ_ｔｈ２）は２．５Ｖとなり、第１の比較例におけるΔＶ_ｔｈ（１．５Ｖ）よりも大きくなる。

図６は、本発明の第２の比較例のトランジスタにおけるドレイン電圧印加時の空乏層の拡がりを示す断面図である。第２の比較例のトランジスタにおいて、例えば６０Ｖ程度の高いドレイン電圧を印加してオフ状態とすると、図６に示すように、上述の閾値電圧差ΔＶ_ｔｈを大きくとっており、ゲート電極１０８の側方ではチャネルが開く位置までしか空乏層（オフ時の空乏層端６０７）が拡がらない。この状態からドレイン電圧を印加したままゲートに正電圧（３Ｖ）を印加してオン状態とした場合、ゲート電極１０８の側方に形成される空乏層（オン時の空乏層端６０８）は、表面準位に捕獲された電子の影響を受けるためオフ時から変化することなくチャネルが開く位置まで拡がった状態である。ここで、ドレイン電流の状態はゲート電極１０８の下方に形成される空乏層の位置で決まることより、第２の比較例のトランジスタでは高電圧を印加した後も十分なドレイン電流を観察することができる。従って、第２の比較例のトランジスタを用いれば、電流コラプス現象を抑制することができる。このように電流コラプス現象を抑制するためには、ゲート電極１０８の側方における閾値電圧が十分負電圧側になるように小さくすることが重要であると考えられる。

続いて、第２の比較例のトランジスタにおけるｐ型ＡｌＧａＮ層５０５とアンドープＡｌＧａＮ層１０４との膜厚を変化させることで、上述の閾値電圧差（ΔＶ_ｔｈ）について検討した。図７は、閾値電圧差（ΔＶ_ｔｈ）とパルス電圧印加時のドレイン電流比を示す図である。ここで、測定されたドレイン電流比は、パルス電圧印加時のドレイン電圧が１０Ｖ、ゲート電圧が５Ｖの場合のドレイン電流の値について、パルス電圧印加直前のドレイン電圧が０Ｖである場合と６０Ｖである場合の値の比率を表している。従って、この比率が１に近いほど電流コラプス現象が抑制されており、逆に０に近いほど電流コラプスが大きいことを示す。図７に示すように、ΔＶ_ｔｈとドレイン電流比には明確な相関関係があり、ΔＶ_ｔｈが大きいほど電流コラプス現象が抑制されることが分かる。特に、ΔＶ_ｔｈが２．５Ｖ以上であれば、ドレイン電流比はほぼ１となり、完全に電流コラプスが抑制された。

図８は、第２の比較例のトランジスタにおけるパルス電圧印加時のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）との関係を示す図である。図８に示すように、第２の比較例のトランジスタでは、パルス電圧を印加する直前に高いドレイン電圧（６０Ｖ）を印加した場合においても、パルス電圧を印加する直前にドレイン電圧が０Ｖの場合とほぼと同じ特性を示しており、電流コラプス現象が抑制されていることが分かる。

しかしながら、第２の比較例のトランジスタの構造では、図９に示すような不具合が生じてしまう。図９は、第１の比較例および第２の比較例のトランジスタにおけるリーク電流の値を示す図である。同図に示すように、第２の比較例のトランジスタでは、オフ時にソース電極とドレイン電極との間を流れるリーク電流が第１の比較例のトランジスタに比べて多くなってしまう。これは第２の比較例のトランジスタに新たに設けられたｐ型ＡｌＧａＮ層を介してリークパスが形成されてしまったためだと考えられる。

以上の電流コラプス現象のメカニズムを基に検討を重ねた結果、本願発明者らは以下のトランジスタとその製造方法を用いることで、上述の不具合が解消できることを見出した。

本発明のトランジスタは、基板と、前記基板の上方に形成された第１の半導体層と、前記第１の半導体層上に設けられ、ヘテロ接合により前記第１の半導体層との界面にチャネルを形成し、第１の領域と第２の領域とを有する第２の半導体層と、前記第２の半導体層における前記第１の領域と前記第２の領域とを除く領域の上に形成された第１のｐ型半導体層と、前記第１のｐ型半導体層上に形成された第２のｐ型半導体層と、前記第２のｐ型半導体層上に形成されたゲート電極と、前記第１の半導体層の上または上方であって、平面的に見て前記ゲート電極の両側方に形成されたソース電極およびドレイン電極とを備えており、前記第１の領域は、平面的に見て前記ゲート電極と前記ドレイン電極の間に設けられ、前記第２の領域は、平面的に見て前記ゲート電極と前記ソース電極の間に設けられている。

この構成によれば、第２の半導体層と第２のｐ型半導体層との間に第１のｐ型半導体層が形成されており、且つ、第１のｐ型半導体層がドレイン電極およびソース電極と接しないように、第１の領域および第２の領域を隔てて設けられている。これにより、上述の第２の比較例のトランジスタと同様にして、第１のｐ型半導体層が設けられていることで、ゲート電極の下方における閾値電圧Ｖ_ｔｈ１とゲート電極の側方における閾値電圧Ｖ_ｔｈ２との差を大きくできるため、表面準位の影響を受けにくくなっている。その結果、電流コラプス現象を抑制することができる。さらに、第１のｐ型半導体層はゲート電極およびドレイン電極と接しないように設けられているため、上述の第２の比較例のトランジスタに比べてリーク電流を低減させることができる。従って、本発明のトランジスタでは、電流コラプス現象が抑制され、且つ、リーク電流が低減されたノーマリーオフ型のトランジスタを実現することができる。

なお、前記第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、前記第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されていてもよい。この場合、第１のｐ型半導体層および第２のｐ型半導体層の格子定数が、チャネル構造を形成するために設けられた第１の半導体層および第２の半導体層の格子定数と近くなるため、第１の半導体層および第２の半導体層の上方に、結晶欠陥の発生を抑制しつつ第１のｐ型半導体層および第２のｐ型半導体層を形成することができる。

また、前記第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、前記第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されており、ｘ≧ｙであることが望ましい。この場合、上述と同様に第１のｐ型半導体層の格子定数が第１の半導体層および第２の半導体層の格子定数と近くなるため、結晶欠陥の抑制を抑制しつつ第１のｐ型半導体層を成長させることができる。さらに、第２のｐ型半導体層のＡｌ濃度が第１のｐ型半導体層よりも小さいため、ゲート電極の下方における閾値電圧Ｖ_ｔｈ１をより大きくすることができ、ノーマリーオフ型のトランジスタの実現に有効となる。

なお、前記第１の領域のゲート長方向の幅は、０．７μｍ以上４．５μｍ以下であると、リーク電流の低減と電流コラプス現象の抑制をより効果的に行うことができるため好ましい。

次に、本発明のトランジスタの製造方法は、基板の上方に第１の半導体層、第１の領域と第２の領域とを有する第２の半導体層、第１のｐ型半導体層、およびゲート電極形成領域を有する第２のｐ型半導体層を順にエピタキシャル成長させる工程（ａ）と、前記第２のｐ型半導体層を前記ゲート電極形成領域を残して選択的に除去する工程（ｂ）と、平面的に見て前記第１の領域と前記第２の領域との間に位置する領域上に形成された前記第１のｐ型半導体層を残して、前記第１のｐ型半導体層を選択的に除去する工程（ｃ）と、前記工程（ｃ）の後、前記第１の半導体層の上部および前記第２の半導体層を選択的に除去して、平面的に見て前記第１の領域の側方および前記第２の領域の側方に、前記第１の半導体層を露出させるリセスをそれぞれ設ける工程（ｄ）と、前記リセスに金属を埋め込むことにより、前記第２の領域の側方にソース電極を形成し、前記第１の領域の側方にドレイン電極を形成する工程（ｅ）と、前記第２のｐ型半導体層上にゲート電極を形成する工程（ｆ）とを備えている。

この方法の特徴は、工程（ｃ）で第１のｐ型半導体層を所定の領域（平面的に見て第１の領域と第２の領域との間）が残るように除去した後、工程（ｄ）で第１の領域および第２の領域の側方に、ソース電極およびドレイン電極を設けるためのリセスをそれぞれ形成したことにある。これにより、ドレイン電極と第１のｐ型半導体層との間およびソース電極と第１のｐ型半導体層との間には、それぞれ第１の領域および第２の領域を底面とする溝が形成されることになる。その結果、第２の半導体層上に、表面準位の影響を抑えることができる第１のｐ型半導体層を備えることができ、且つ、ソース電極およびドレイン電極と第１のｐ型半導体層とをそれぞれ電気的に分離することができる。従って、本発明のトランジスタの製造方法を用いると、電流コラプス現象が抑制され、且つ、リーク電流が低減されたノーマリーオフ型のトランジスタを作製することが可能となる。

本発明のトランジスタおよびその製造方法によれば、第１のｐ型半導体層を所定の位置に設けることで、リーク電流の低減と電流コラプス現象の抑制が可能なノーマリーオフ型のトランジスタを実現することができる。

（実施形態）
以下、本発明の実施形態に係るＪＦＥＴ構造を有する窒化物半導体トランジスタ（第１のトランジスタ）とその製造方法について図面を参照しながら説明する。図１０は、本実施形態の第１のトランジスタの構成を示す断面図である。

図１０に示すように、本実施形態の第１のトランジスタは、サファイアからなり、（０００１）面を主面とする基板１００１と、基板１００１の主面上に形成され、厚さが１００ｎｍのＡｌＮなどからなるバッファ層１００２と、バッファ層１００２上に形成され、厚さが２μｍのアンドープのＧａＮなどからなる第１の半導体層１００３と、第１の半導体層１００３上に形成され、厚さが２５ｎｍのアンドープのＡｌＧａＮなどからなる第２の半導体層１００４と、第２の半導体層１００４の一部上に形成され、厚さが１５ｎｍのＡｌＧａＮなどからなる第１のｐ型半導体層１００５と、第１のｐ型半導体層１００５上に設けられ、厚さが１００ｎｍのＧａＮなどからなる第２のｐ型半導体層１００６とを備えている。なお、第２の半導体層１００４および第１のｐ型半導体層１００５は、例えばＡｌ_０．１５Ｇａ_０．８５Ｎからそれぞれ構成されている。

さらに、本実施形態の第１のトランジスタは、第２のｐ型半導体層１００６上にオーミック接合により形成され、Ｐｄなどからなるゲート電極１００９と、第２の半導体層１００４を貫通して第１の半導体層１００３の上部に接し、平面的に見てゲート電極１００９の両側方に形成され、例えばＴｉとＡｌとからなるソース電極１００７およびドレイン電極１００８とを備えている。なお、第１のｐ型半導体層１００５は、例えばＡｌＧａＮ層に濃度が１×１０^１９ｃｍ^−３程度のＭｇがドーピングされ、キャリア濃度は１×１０^１８ｃｍ^−３程度となっている。また、第２のｐ型半導体層１００６は、大部分が第１のｐ型半導体層１００５と同程度のキャリア濃度になっているが、上面からの距離が１０ｎｍ程度以内の領域では、Ｍｇが１×１０²⁰ｃｍ^−３程度ドーピングされている。なお、第１の半導体層１００３と第２の半導体層１００４との界面ではヘテロ結合によりチャネルが形成される。また、本実施形態のトランジスタにおいて、ソース電極１００７およびドレイン電極１００８は、第１の半導体層１００３の上部と第２の半導体層１００４に埋め込まれて形成されているが、これに限定されるものではなく、第１の半導体層１００３の上または上方に設けられていてもよい。

なお、ここでは、第２の半導体層１００４のうちドレイン電極１００８の近傍において第１のｐ型半導体層１００５が形成されていない領域を第１の領域とし、ソース電極１００７の近傍において第１のｐ型半導体層１００５が形成されていない領域を第２の領域とする。

また、本実施形態の第１のトランジスタは、第２の比較例のトランジスタと同様にして、ＧａＮ層などからなる第２のｐ型半導体層１００６が設けられているため、ゲート電極１００９の下方における閾値電圧Ｖ_ｔｈ１を正電圧側に大きくすることができ、第１のトランジスタはノーマリーオフ型を実現している。

本実施形態のトランジスタの特徴は、第２の半導体層１００４と第２のｐ型半導体層１００６との間に第１のｐ型半導体層１００５が設けられており、且つ、第１のｐ型半導体層１００５がドレイン電極１００８およびソース電極１００７と接しないように、第１の溝１１０１（第１の領域を底面とする溝）および第２の溝１１０２（第２の領域を底面とする溝）を隔てて設けられていることにある。この構成では、上述の第２の比較例のトランジスタと同様にして、第１のｐ型半導体層１００５が設けられていることで、ゲート電極１００９の下方における閾値電圧Ｖ_ｔｈ１とゲート電極１００９の側方における閾値電圧Ｖ_ｔｈ２との差（閾値電圧差ΔＶ_ｔｈ）を大きくできるため、表面準位の影響を受けにくくなっている。その結果、電流コラプス現象を抑制することができる。さらに、第１のｐ型半導体層１００５は、ゲート電極１００９およびドレイン電極１００８と溝を隔てて形成されているため、上述の第２の比較例のトランジスタに比べてリーク電流を低減させることができる。従って、本実施形態の第１のトランジスタでは、電流コラプス現象が抑制され、且つ、リーク電流が低減されたノーマリーオフ型のトランジスタを実現することが可能となる。

ここで、図１１は、第１のトランジスタにおけるパルス電圧印加時のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）との関係を示す図である。同図に示すように、第１のトランジスタでは、上述の第１の比較例のトランジスタの特性（図２参照）と比較して、パルス電圧を印加する直前に高いドレイン電圧（６０Ｖ）を印加した場合においても、ドレイン電圧が０Ｖにおいて測定した場合に近い電流値を示しており、電流コラプス現象が抑制されていることが分かる。

なお、第１のトランジスタでは、第２のｐ型半導体層１００６およびゲート電極１００９は、それぞれソース電極１００７側に偏って設けられている。これにより、ゲート電極１００９とドレイン電極１００８との距離が大きくなるため、高いドレイン電圧が印加された際に生じる電界が緩和され、トランジスタの破壊耐圧を向上させることができる。

次に、本実施形態に係る第１のトランジスタの製造方法について、図１２（ａ）〜（ｆ）を用いて説明する。図１２（ａ）〜（ｆ）は、第１のトランジスタの製造方法を示す断面図である。

最初に、図１２（ａ）に示すように、サファイアなどからなる基板１００１上に、厚さが１００ｎｍでＡｌＮなどからなるバッファ層１００２、厚さが２μｍでアンドープのＧａＮなどからなる第１の半導体層１００３、厚さが２５ｎｍでアンドープのＡｌＧａＮなどからなる第２の半導体層１００４、厚さが１５ｎｍのＡｌＧａＮなどからなる第１のｐ型半導体層１００５、および厚さが１００ｎｍのＧａＮなどからなる第２のｐ型半導体層１００６を順にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長させる。

次に、図１２（ｂ）に示すように、第２のｐ型半導体層１００６をドライエッチングにより、後の工程でゲート電極を形成する領域（以下、「ゲート電極形成領域」と称する）を残して、選択的に除去する。続いて、図１２（ｃ）に示すように、所定の領域を残して、第１のｐ型半導体層１００５をドライエッチングにより選択的に除去する。ここで、第１のｐ型半導体層１００５は、平面的に見て第２の半導体層１００４の第１の領域と第２の領域との間に位置する領域上に形成される。

次に、図１２（ｄ）に示すように、第１の半導体層１００３の上部および第２の半導体層１００４を選択的にエッチング除去して、平面的に見て第１のｐ型半導体層１００５の両側方に第１の半導体層１００３を露出させるリセスをそれぞれ形成する。

続いて、図１２（ｅ）に示すように、前の工程で作製したリセスに例えばＴｉおよびＡｌを埋め込むことで、ソース電極１００７およびドレイン電極１００８をそれぞれ形成する。この時、第１のｐ型半導体層１００５は、第１の領域を底面とする第１の溝１１０１によりドレイン電極１００８と隔てられ、第２の領域を底面とする第２の溝１１０２によりソース電極１００７と隔てられている。

最後に、図１２（ｆ）に示すように、第２のｐ型半導体層１００６のゲート電極形成領域上に、Ｐｄなどからなるゲート電極１００９を形成する。以降、所定の工程を経て、本実施形態の第１のトランジスタを作製することができる。

本実施形態の第１のトランジスタの製造方法の特徴は、図１２（ｃ）に示す工程で第１のｐ型半導体層１００５を所定の領域（平面的に見て第１の領域と第２の領域との間）に残るように形成した後、図１２（ｄ）に示す工程で第１の領域および第２の領域の側方に、ソース電極１００７およびドレイン電極１００８を設けるためのリセスをそれぞれ形成したことにある。これにより、ドレイン電極１００８と第１のｐ型半導体層１００５との間およびソース電極１００７と第１のｐ型半導体層１００５との間には、それぞれ第１の溝１１０１および第２の溝１１０２が形成されることになる。その結果、第２の半導体層１００４上に、表面準位の影響を抑えることができる第１のｐ型半導体層１００５を備えることができ、且つ、ソース電極１００７およびドレイン電極１００８と第１のｐ型半導体層１００５とをそれぞれ電気的に分離することができる。従って、本実施形態の第１のトランジスタの製造方法を用いると、電流コラプス現象が抑制され、且つ、リーク電流が低減されたノーマリーオフ型のトランジスタを作製することが可能となる。

なお、ドレイン電極１００８と第１のｐ型半導体層１００５との間に設けられた第１の溝１１０１（第１の領域）のゲート長方向の幅は、０．７μｍ以上４．５μｍ以下であることが好ましい。図１３は、第１の溝１１０１の幅に対するドレイン電流比およびリーク電流の値を示した図である。ここで、測定したドレイン電流比は、パルス電圧印加時のドレイン電圧が１０Ｖ、ゲート電圧が５Ｖの場合のドレイン電流において、パルス電圧を印加する直前の電圧が０Ｖ時に対する６０Ｖ時の比を表しており、ドレイン電流比が１に近いほど電流コラプス現象が抑制されていることを示している。また、ソース電極とドレイン電極との間のリーク電流は、ドレイン電圧が２０Ｖ、ゲート電圧が−２Ｖである場合のオフ時のドレイン電流を示している。なお、第１のトランジスタにおいて、ゲート電極１００９とドレイン電極１００８との距離は７．５μｍである。図１３に示すように、ドレイン電流比は第１の溝の幅が広くなるにつれて緩やかに減少している。第１の溝の幅が０．７μｍである場合のドレイン電流比は０．８程度となっており、十分に電流コラプスが抑制されていることが分かる。一方、リーク電流は第１の溝の幅が０μｍである場合、すなわち第１のｐ型半導体層１００５とドレイン電極１００８とが接触している場合のみ大きな値を示している。そして、第１の溝の幅が０．７μｍ以上であれば１×１０^−８［Ａ／ｍｍ］以下の値を示しており、リーク電流は大幅に低減されている。以上のことより、本実施形態の第１のトランジスタでは、第１の領域の幅を０．７μｍ以上４．５μｍ以下とすることで、リーク電流の低減と電流コラプスの抑制とをより効果的に実現することが可能となる。なお、第１の溝の幅は上述の範囲に限定されるものではなく、０．７μｍ未満であっても、ソース電極１００７およびドレイン電極１００８と第１のｐ型半導体層１００５とがそれぞれ接触していなければ、リーク電流の低減と電流コラプスの抑制を図ることができる。

続いて、本実施形態の第１のトランジスタの変形例として、図１４に示す第２のトランジスタについて説明する。図１４は、本実施形態に係る第２のトランジスタの構成を示す断面図である。第２のトランジスタでは、第１のｐ型半導体層１２０５の構成のみが第１のトランジスタと異なっているため、同様な構成部分については省略する。

図１４に示すように、本実施形態の第２のトランジスタでは、第１のｐ型半導体層１２０５が第１の領域を底面とする第３の溝１２０１と第２の領域を底面とする第４の溝１２０２とを有している。そして、第１のｐ型半導体層１２０５は、第３の溝１２０１および第４の溝１２０２により、ソース電極１００７に接する第１の部分と、ゲート電極１００９の下方に設けられた第２の部分と、ドレイン電極１００８に接する第３の部分とに分断されている。

以上の構成によれば、第１のｐ型半導体層１２０５とソース電極１００７およびドレイン電極１００８とは電気的にそれぞれ分離されているため、第２のトランジスタにおいても上述の第１のトランジスタと同様に、リーク電流を低減させつつ、電流コラプス現象を抑制させることができる。

なお、第２のトランジスタは、上述の第１のトランジスタの製造工程（図１２参照）の一部を変更することで作製することができる。具体的には、図１２（ｃ）に示す工程で第１のｐ型半導体層１２０５をエッチングする際に、平面的に見て第２のｐ型半導体層１００６の両側方に第１の領域を露出させる第３の溝１２０１および第２の領域を露出させる第４の溝１２０２をそれぞれ形成する。その後、図１２（ｄ）に示す工程で、第１の半導体層１００３の上面、第２の半導体層１００４、および第３の溝１２０１および第４の溝１２０２の側方に位置する第１のｐ型半導体層１００５を選択的に除去する。これらの工程を経て、第１のトランジスタと同様にして第２のトランジスタを製造することができる。

次に、本実施形態の第１のトランジスタの変形例として、図１５に示す第３のトランジスタについて説明する。図１５は、本実施形態に係る第３のトランジスタの構成を示す断面図である。第３のトランジスタでは、第１のｐ型半導体層１３０５の構成のみが第１のトランジスタと異なっているため、同様な構成部分については省略する。

図１５に示すように、本実施形態の第３のトランジスタでは、第１のｐ型半導体層１３０５が凸形状で設けられており、第２のｐ型半導体層１００６と接する部分の膜厚が他の部の膜厚よりも大きくなっている。なお、第２のｐ型半導体層１００６と接する部分の膜厚は例えば２０ｎｍであり、平面的に見て第２のｐ型半導体層１００６の側方に形成された部分の膜厚は例えば１５ｎｍとなっている。このような構成においても、上述の第１のトランジスタと同様な効果を得ることができる。

なお、第３のトランジスタは、上述の第１のトランジスタの製造工程（図１２参照）の一部を変更することで作製することができる。具体的には、図１２（ｂ）に示す工程で第２のｐ型半導体層１００６を選択的に除去した後、該第２のｐ型半導体層１００６をマスクとして第１のｐ型半導体層１００５をドライエッチングにより例えば５ｎｍ分除去する。その後、平面的に見て第１の領域と第２の領域との間に形成された第１のｐ型半導体層１００５が残るように、第１の領域および第２の領域の側方に形成された第１のｐ型半導体層１００５を選択的に除去する。これらの工程を経て、第１のｐ型半導体層１００５を凸形状に形成することができる。

最後に、本実施形態の第１のトランジスタの変形例として、図１６に示す第４のトランジスタについて説明する。図１６は、本実施形態に係る第４のトランジスタの構成を示す断面図である。第４のトランジスタでは、第２のｐ型半導体層１４０６の構成のみが第１のトランジスタと異なっているため、同様な構成部分については省略する。

図１６に示すように、本実施形態の第４のトランジスタでは、第１のｐ型半導体層１００５上に第２のｐ型半導体層１４０６が凸形状で設けられており、第２のｐ型半導体層１４０６のうちゲート電極１００９下方に形成された部分の膜厚が他の部分の膜厚よりも大きくなっている。このような構成を有する第４のトランジスタにおいても、第１のトランジスタと同様にリーク電流を低減させることができ、且つ、電流コラプス現象を抑制することが可能となる。なお、平面的に見てゲート電極１００９の側方に形成された第２のｐ型半導体層１４０６の膜厚が大きくなると、上述の閾値電圧差ΔＶ_ｔｈを大きくできないため、この部分の膜厚は２０μｍ以下であることが好ましい。

また、第４のトランジスタは、上述の第１のトランジスタの製造工程（図１２参照）の一部を変更することで作製することができる。具体的には、図１２（ａ）に示す工程で第１のｐ型半導体層１００５上に第２のｐ型半導体層１４０６を例えば１００ｎｍ形成した後、図１２（ｂ）に示す工程で、ゲート電極形成領域に設けられた第２のｐ型半導体層１４０６を残して、ゲート電極形成領域を除く部分に設けられた第２のｐ型半導体層を例えば８０ｎｍ分選択的に除去する。その後、図１２（ｃ）に示す工程で、平面的に見て第１の領域および第２の領域との間に形成された第１のｐ型半導体層１００５および第２のｐ型半導体層１４０６を残して、第１のｐ型半導体層１００５および第２のｐ型半導体層１４０６をそれぞれ選択的に除去する。これらの工程を経て、第１のｐ型半導体層１００５上に第２のｐ型半導体層１４０６を凸形状に形成することができる。

なお、本実施形態のトランジスタ（第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタ）では、第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されており、ｘ＝ｙであってもよい。この場合、第１のｐ型半導体層と第２のｐ型半導体層が同じ材料から構成され、チャネル構造を形成するために設けられた第１の半導体層および第２の半導体層と格子定数が近くなるため、第１の半導体層および第２の半導体層の上方に、結晶欠陥の発生を抑制しつつ第１のｐ型半導体層および第２のｐ型半導体層をエピタキシャル成長させることができる。

また、第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されており、ｘ＞ｙであってもよい。この場合、第１のｐ型半導体層の格子定数がチャネル構造を形成するための第１の半導体層および第２の半導体層の格子定数と近くなるため、結晶欠陥の発生を抑制しつつ第１のｐ型半導体層を成長させることができる。さらに、第２のｐ型半導体層のＡｌ濃度が第１のｐ型半導体層よりも小さいため、ゲート電極の下方における閾値電圧Ｖ_ｔｈ１をより大きくすることができ、ノーマリーオフ型のトランジスタの実現に有効である。

なお、本実施形態のトランジスタにおいて、第１の半導体層と第２の半導体層の界面で形成されるヘテロ接合は、Ａｌ_ｚＧａ_１−ｚＮ（０＜ｚ≦１）とＧａＮとから構成される接合であれば好ましい。この場合、Ａｌ_ｚＧａ_１−ｚＮ（０＜ｚ≦１）とＧａＮとのヘテロ接合により、自発分極あるいはピエゾ分極によってヘテロ界面に高濃度のキャリアを発生させることができ、動作時に大きな電流を流すことが可能となる。

なお、上述の実施形態に係るトランジスタにおいて、第２の半導体層１１０４にそれぞれ設けられた第１の溝１１０１の底面および第２の溝１１０２の底面は、オーバーエッチング等により、第２の半導体層１００４の他の部分の上面よりも下方に形成されていてもよい。このようなトランジスタにおいても、上述と同様な効果が得られる。

本発明のトランジスタおよびその製造方法は、汎用インバータ等の民生機器の電源回路等で用いられるパワートランジスタなどに有用である。

本発明の第１の比較例におけるトランジスタの構成を示す断面図である。 第１の比較例のトランジスタにおけるパルス電圧印加時のドレイン電圧とドレイン電流との関係を示す図である。 第１の比較例のトランジスタのオフ時における空乏層の拡がりを示す図である。 第１の比較例のトランジスタにおけるドレイン電圧印加時の空乏層の拡がりを示す図である。 本発明の第２の比較例のトランジスタの構成を示す断面図である。 第２の比較例のトランジスタにおけるドレイン電圧印加時の空乏層の拡がりを示す図である。 第２の比較例のトランジスタにおける閾値電圧差とパルス電圧印加時のドレイン電流比を示す図である。 第２の比較例のトランジスタにおけるパルス電圧印加時のドレイン電圧とドレイン電流との関係を示す図である。 第１の比較例のトランジスタおよび第２の比較例のトランジスタにおけるリーク電流の値を示す図である。 本発明の実施形態に係る第１のトランジスタの構成を示す断面図である。 第１のトランジスタにおけるパルス電圧印加時のドレイン電圧とドレイン電流との関係を示す図である。 （ａ）〜（ｆ）は、第１のトランジスタの製造方法を示す断面図である。 第１の溝の幅に対するドレイン電流比およびリーク電流の値を示した図である。 本実施形態に係る第２のトランジスタの構成を示す断面図である。 本実施形態に係る第３のトランジスタの構成を示す断面図である。 本実施形態に係る第４のトランジスタの構成を示す断面図である。

符号の説明

１０１ サファイア基板
１０２ バッファ層
１０３ アンドープＧａＮ層
１０４ アンドープＡｌＧａＮ層
１０５ ｐ型ＧａＮ層
１０６ ソース電極
１０７ ドレイン電極
１０８ ゲート電極
３０５ 空乏層端
４０５ 電子
４０６、６０７ オフ時の空乏層端
４０７、６０８ オン時の空乏層端
５０５ ｐ型ＡｌＧａＮ層
１００１ 基板
１００２ バッファ層
１００３ 第１の半導体層
１００４ 第２の半導体層
１００５、１２０５、１３０５ 第１のｐ型半導体層
１００６、１４０６ 第２のｐ型半導体層
１００７ ソース電極
１００８ ドレイン電極
１００９ ゲート電極
１１０１ 第１の溝
１１０２ 第２の溝
１２０１ 第３の溝
１２０２ 第４の溝

Claims (19)

1. 基板と、
   前記基板の上方に形成された第１の半導体層と、
   前記第１の半導体層上に設けられ、ヘテロ接合により前記第１の半導体層との界面にチャネルを形成し、第１の領域と第２の領域とを有する第２の半導体層と、
   前記第２の半導体層における前記第１の領域と前記第２の領域とを除く領域の上に形成された第１のｐ型半導体層と、
   前記第１のｐ型半導体層上に形成された第２のｐ型半導体層と、
   前記第２のｐ型半導体層上に形成されたゲート電極と、
   前記第１の半導体層の上または上方であって、平面的に見て前記ゲート電極の両側方に形成されたソース電極およびドレイン電極とを備えており、
   前記第１の領域は、平面的に見て前記ゲート電極と前記ドレイン電極の間に設けられ、前記第２の領域は、平面的に見て前記ゲート電極と前記ソース電極の間に設けられているトランジスタ。
2. 前記第１のｐ型半導体層は前記ドレイン電極に接しないように前記第１の領域を底面とする第１の溝を隔てて設けられ、且つ、前記ソース電極と接しないように前記第２の領域を底面とする第２の溝を隔てて設けられている請求項１に記載のトランジスタ。
3. 前記第１のｐ型半導体層は、前記第１の領域を底面とする第３の溝と、前記第２の領域を底面とする第４の溝とを有しており、
   前記第１のｐ型半導体層は、前記第３の溝および前記第４の溝により、前記ソース電極に接する第１の部分と、前記ゲート電極の下方領域を含む第２の部分と、前記ドレイン電極に接する第３の部分とに分断されている請求項１に記載のトランジスタ。
4. 前記第２のｐ型半導体層は、前記ゲート電極の下方に形成された部分の膜厚が前記第２のｐ型半導体層の他の部分の膜厚よりも大きい凸形状である請求項１〜３のうちいずれか１つに記載のトランジスタ。
5. 前記第１のｐ型半導体層は、前記第２のｐ型半導体層と接する部分の膜厚が前記第１のｐ型半導体層の他の部分の膜厚よりも大きい凸形状である請求項１〜３のうちいずれか１つに記載のトランジスタ。
6. 前記第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、前記第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されている請求項１〜５のうちいずれか１つに記載のトランジスタ。
7. 前記第１のｐ型半導体層はＡｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）から構成され、前記第２のｐ型半導体層はＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）から構成されており、ｘ≧ｙである請求項１〜５のうちいずれか１つに記載のトランジスタ。
8. 前記第１の領域のゲート長方向の幅は、０．７μｍ以上４．５μｍ以下である請求項１〜７のうちいずれか１つに記載のトランジスタ。
9. トランジスタがオフとなる電圧を前記ゲート電極に印加した状態において、前記ドレイン電極と前記ソース電極との間を流れるドレイン電流が１０^―８ Ａ／ｍｍ以下である請求項１〜８のうちいずれか１つに記載のトランジスタ。
10. 前記ソース電極および前記ドレイン電極は、前記第１の半導体層と前記第２の半導体層との界面に接している請求項１〜９のうちいずれか１つに記載のトランジスタ。
11. 前記ヘテロ接合は、Ａｌ_ｚＧａ_１−ｚＮ（０＜ｚ≦１）とＧａＮとから構成される接合である請求項１〜１０のうちいずれか１つに記載のトランジスタ。
12. 前記ゲート電極の下方における第１の閾値電圧Ｖ_ｔｈ１と、前記ゲート電極の側方において仮想的に形成されるトランジスタの第２の閾値電圧Ｖ_ｔｈ２とは、Ｖ_ｔｈ１―Ｖ_ｔｈ２≧２．５Ｖの関係がある請求項１〜１１のうちいずれか１つに記載のトランジスタ。
13. 前記ゲート電極と前記ソース電極との距離は、前記ゲート電極と前記ドレイン電極との距離よりも小さく、
    前記第２のｐ型半導体層と前記ソース電極との距離は、前記第２のｐ型半導体層と前記ドレイン電極との距離よりも小さい請求項１〜１２のうちいずれか１つに記載のトランジスタ。
14. 前記第２の半導体層のうち前記第１の領域および前記第２の領域の高さ位置が、その他の領域の高さ位置と同じ高さ以下である請求項１〜１３のうちいずれか１つに記載のトランジスタ。
15. 基板の上方に第１の半導体層、第１の領域と第２の領域とを有する第２の半導体層、第１のｐ型半導体層、およびゲート電極形成領域を有する第２のｐ型半導体層を順にエピタキシャル成長させる工程（ａ）と、
    前記第２のｐ型半導体層を前記ゲート電極形成領域を残して選択的に除去する工程（ｂ）と、
    平面的に見て前記第１の領域と前記第２の領域との間に位置する領域上に形成された前記第１のｐ型半導体層を残して、前記第１のｐ型半導体層を選択的に除去する工程（ｃ）と、
    前記工程（ｃ）の後、前記第１の半導体層の上部および前記第２の半導体層を選択的に除去して、平面的に見て前記第１の領域の側方および前記第２の領域の側方に、前記第１の半導体層を露出させるリセスをそれぞれ設ける工程（ｄ）と、
    前記リセスに金属を埋め込むことにより、前記第２の領域の側方にソース電極を形成し、前記第１の領域の側方にドレイン電極を形成する工程（ｅ）と、
    前記第２のｐ型半導体層上にゲート電極を形成する工程（ｆ）とを備えているトランジスタの製造方法。
16. 前記工程（ｂ）では、前記ゲート電極形成領域における膜厚が他の部分の膜厚よりも大きい凸形状になるように、前記第２のｐ型半導体層を選択的に除去し、
    前記工程（ｃ）では、平面的に見て前記第１の領域と前記第２の領域との間に位置する領域上に形成された前記第１のｐ型半導体層および前記第２のｐ型半導体層を残して、前記第１のｐ型半導体層および前記第２のｐ型半導体層を選択的に除去する請求項１５に記載のトランジスタの製造方法。
17. 前記工程（ｂ）では、前記第２のｐ型半導体層を前記ゲート電極形成領域を残して選択的に除去した後、前記第１のｐ型半導体層の露出部分の一部を除去する工程をさらに有しており、
    前記第１のｐ型半導体層を凸型に形成する請求項１５に記載のトランジスタの製造方法。
18. 前記工程（ｃ）では、前記第１の領域および前記第２の領域の上に形成された第１のｐ型半導体層をそれぞれ除去し、
    前記工程（ｄ）では、前記工程（ｃ）の後、前記第１の半導体層の上部、前記第２の半導体層、および前記第１のｐ型半導体層を選択的に除去して、平面的に見て前記第１の領域の側方および前記第２の領域の側方に、前記第１の半導体層を露出させるリセスをそれぞれ設け、
    前記工程（ｅ）では、側面が前記第１の半導体層、前記第２の半導体層、および前記第１のｐ型半導体層に接するゲート電極およびドレイン電極をそれぞれ形成する請求項１５に記載のトランジスタの製造方法。
19. 前記第１の領域のゲート長方向の幅は、０．７μｍ以上４．５μｍ以下である請求項１５〜１８うちいずれか１つに記載のトランジスタの製造方法。

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