JP2008159669A - 半導体記憶装置 - Google Patents

Abstract

【課題】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路とを備えるＳＲＡＭにおいて、複数のメモリセルと、ローカル読出データ増幅回路との間にＭＷＥＬＬ分離領域や個別の基板コンタクト領域などを設けると、面積が大きくなる。一方、プロセスの微細化が進むに従って、ローカル読出増幅回路のレイアウトと、メモリセルアレイとが光学ダミー領域や基板コンタクト領域を超えて、露光工程で相互に干渉し、デバイスのバラつきが大きくなり、歩留まり低下を引き起こす。
【解決手段】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路との境界に存在するＭＷＥＬＬ分離領域や、基板コンタクト部を共有し、ゲート電極の配置方向をメモリセルと同一にすることで、省面積化や製造工程での歩留まり低下を抑制する。
【選択図】図２

Description

本発明は、半導体記憶装置のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関わるもので、特に、階層読出方式のメモリのローカル読出増幅回路のレイアウトに関するものである。

メモリの例として、以下、２カラム選択の２ポートメモリの例を中心に説明するが、本発明の内容は、２カラム２ポートに限定されるものではなく、１ポートメモリや２カラム以上３ポート以上のマルチポートメモリに対しても適用可能である。

メモリセルは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に占める面積割合が高く、小面積化の要求が厳しい。これは、１ポートだけでなく、マルチポートのメモリに対しても同様であり、メモリセルの小面積化ニーズは非常に高い。メモリセルに隣接配置されるローカル読出増幅回路もメモリセルと同様に小面積化ニーズは非常に高い。

近年の微細半導体世代においては、レイアウトトポロジとして、横型セルと呼ばれる構成が採用される傾向に有る。これは、ゲート電極及び拡散層のパターンの延伸方向が各マスクレイヤで見て揃っており、リソグラフィ加工が容易なためである。６５ｎｍ世代以降のプロセスによるＳＲＭＡにおいて、１ポート型のものでは、多くの半導体メーカーが横型セルを採用している。

この技術的流行は、１ポート型のものだけでなく、マルチポート型メモリにおいても同様である。横型セルトポロジのレイアウトについては、特開２００２−４３４４１号公報などに記載されている。

また、階層読出し方式のローカル読出増幅回路については、特開２００４−５５１３０号公報、特開２００４−４７００３号公報、米国特許公報ＵＳＰ６０１４３３８、米国特許公報ＵＳＰ６１０５１２３などに開示されている。

以下、図４〜９を用いて従来から用いられている、階層構造で構成される読出専用ポートを有するメモリ回路について説明する。

図４はローカル読出増幅回路図とメモリセルの接続図、図５は専用読出ポートを備えるメモリセルの回路図、図６はローカル読出増幅回路のレイアウト図、図７は専用読出ポートを備えたメモリセルのレイアウト図、図８は光学ダミーメモリセルのレイアウト図、図９はローカル読出増幅回路と光学ダミーとメモリセルのレイアウト図を示す。

図５で示すようにメモリセルは、Ｐチャネル形ＭＯＳトランジスタＭＰ１およびＭＰ２が形成されたＮウエル領域が配置され、その両側にＮチャネル形ＭＯＳトランジスタＭＮ１、ＭＮＡ１、ＭＮＲＤ１、ＭＮＲＡ１およびＭＮ２、ＭＮＡ２が形成されたＰウエル領域が配置されている。ここで、Ｐチャネル形ＭＯＳトランジスタＭＰ１およびＭＰ２とＮチャネル形ＭＯＳトランジスタＭＮ１およびＭＮ２とが、相互に交差接続されたＣＭＯＳインバータ、すなわちフリップフロップ回路を構成し、Ｎチャネル形ＭＯＳトランジスタＭＮＡ１およびＭＮＡ２が、アクセスゲート（トランスファゲート）、ＭＰ１とＭＮ１とで構成されるインバータの出力をゲートに入力されるＭＮＲＤ１が読出ポートのドライブトランジスタ、ＭＮＲＡ１が読出ポートのアクセストランジスタであり、図４の専用読出
ポートを備えたメモリセルの回路図のレイアウトである。

また、上記メモリセルのアレイ端部には図８で示す、メモリセルの光学ダミーが配置されている。

また、図４で示すローカル読出増幅回路図とメモリセルの接続図内のＬＡＭＰはローカル読出増幅回路であり、メモリセルの専用読出ポートをプリチャージするためのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、読出ポートの電位をゲートに受けるＰＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８と、メモリセルアレイの行を選択するためのＰＭＯＳトランジスタＰ９、Ｐ１０と、スタンバイ時にＩ３ノードをＬレベルに引き抜くＮＭＯＳトランジスタＮ１と、Ｉ３ノードをゲートに接続して主ビット線を引き抜くＮＭＯＳトランジスタＮ２から構成されている。

また、図６がローカル読出増幅回路のレイアウトの従来例であり、トランジスタＰ１〜Ｐ１０までのそれぞれのゲート電極はメモリセルのゲート電極と垂直に配置され、それぞれの拡散領域ＦＶ１〜ＦＶ１６はメモリセルの拡散領域と垂直に配置されている。

各ノードの接続については図示していないが、第１金属配線層以上の複数の金属配線層で接続されている。

このような、ローカル読出増幅回路はマルチポートメモリの制御回路やカラムセレクタ、ロウデコーダなどと同じように図９に示す従来例のようにメモリセルアレイとＮＷＥＬＬ分離領域を設けて、互いのレイアウトが露光工程で干渉しないように、レイアウトされるのが一般的である。図９で示すようにローカル読出増幅回路とメモリセルアレイとはＮＷＥＬＬ分離領域で分離され、ローカル読出増幅回路と、メモリセルアレイとは、それぞれに基盤コンタクト領域を確保している。ゲート電極の配置方向、拡散領域の配置方向も、ローカル読出増幅回路と、メモリセルアレイとでは、異なる方向で配置されている。

なお、従来例の説明では簡単のために、ローカル読出増幅回路を挟んで、上に４個のメモリセル、下に４個のメモリセルが配置される構成とした。
特開２００２−４３４４１号公報 特開２００４−５５１３０号公報 特開２００４−４７００３号公報 米国特許第６０１４３３８号明細書 米国特許第６１０５１２３号明細書

しかしながら、上記ＮＷＥＬＬ分離領域や個別の基板コンタクト領域などを設けると、面積が大きくなる。一方、プロセスの微細化が進むに従って、ローカル読出増幅回路のレイアウトと、メモリセルアレイとが光学ダミー領域や基板コンタクト領域を超えて、露光工程で相互に干渉し、デバイスのバラつきが大きくなり、歩留まり低下を引き起こす。

したがって、階層読出し方式のローカル読出増幅回路のレイアウトに関しても、製造工程での歩留まり低下を抑制しつつ、面積を縮小しなければならないという課題がある。

本発明は、専用読出しポートを備えるマルチポートメモリの横型レイアウトトポロジに最適で、性能や加工容易性を保ったままで、小面積化出来る階層読出し方式のローカル読出し増幅回路のレイアウト技術を提供することを目的とする。

請求項１に記載の本発明においては、複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路とを備え、前記ローカル読出データ増幅回路のＮＷＥＬＬがメモリセルのＮＷＥＬＬと接続されていることを特徴とする。

請求項２に記載の本発明においては、請求項１に記載の半導体記憶装置において、
前記ＮＷＥＬＬはメモリセルのＮＷＥＬＬと同じ幅で前記ローカル読出データ増幅回路のNWELLと接続されていることを特徴とする。

請求項３に記載の本発明においては、請求項１および請求項２に記載の半導体記憶装置において、前記ローカル読出データ増幅回路のゲート電極が前記メモリセルのゲート電極と配置方向が同一であることを特徴とする。

請求項４に記載の本発明においては、請求項１から請求項３に記載の半導体記憶装置において、前記ローカル読出データ増幅回路のソース拡散領域とドレイン拡散領域の配置方向が前記メモリセルのソース拡散領域とドレイン拡散領域の配置方向と同一であることを特徴とする。

請求項５に記載の本発明においては、請求項１から請求項４に記載の半導体記憶装置において、前記メモリセルと、前記ローカル読出データ増幅回路とで、基板コンタクトを共有することを特徴とする。

請求項６に記載の本発明においては、請求項１から請求項６に記載の半導体記憶装置において、前記メモリセルのＮＷＥＬＬは、前記メモリセルのゲートを延伸する方向の一方の隣接するメモリセルのＮＷＥＬＬと、前記ローカル読出データ増幅回路のＮＷＥＬＬを介して接続されていることを特徴とする。

請求項７に記載の本発明においては、請求項７に記載の半導体記憶装置において、
前記メモリセルが専用読み出しポートを備え、前記メモリセルのＮＷＥＬＬは、専用読出ポートを備えるＰＷＥＬＬが隣接する側のメモリセルのＮＷＥＬＬと、前記ローカル読出データ増幅回路のＮＷＥＬＬを介して接続されていることを特徴とする。

請求項１に記載の本発明により、複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路との境界に存在するNWELL分離領域を削減することが可能となり、その面積削減効果は大きい。

請求項２に記載の本発明により、複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路との境界で、NWELLに矩形が生じずに、NWELLを直線状にすることが可能となり、拡散領域とのオーバーラップ等の制限をなくすことが可能で、その面積削減効果は大きい。

請求項３に記載の本発明により、前記ローカル読出データ増幅回路のゲート電極が前記メモリセルのゲート電極と配置方向を同一とすることで、ゲート電極のばらつきを抑制し、製造工程でのプロセス不良を低減することが出来る。

請求項４に記載の本発明により、前記ローカル読出データ増幅回路のソース拡散領域とドレイン拡散領域の配置方向が前記メモリセルのソース拡散領域とドレイン拡散領域の配置方向と同一とすることで、拡散領域のばらつきを抑制し、製造工程でのプロセス不良を低減することが出来る。

請求項５に記載の本発明により、前記メモリセルと、前記専用読出ポートに接続されるローカル読出データ増幅回路とで、個別に配置されていた基盤コンタクトを統一することが可能で、その面積削減効果は大きい。

請求項６に記載の本発明により、前記メモリセルのNWELLは、前記メモリセルのゲートを延伸する方向の一方の隣接するメモリセルのNWELLと、前記ローカル読出データ増幅回路のNWELLを介して接続されており、前記メモリセルのNWELL領域の幅以上に、ローカル読出データ増幅回路のNWELL領域を大幅に確保することが可能となり、前記ローカル読出データ増幅回路が小面積でレイアウト可能となり、その面積削減効果は大きい。

請求項７に記載の本発明により、
前記メモリセルが専用読み出しポートを備え、前記メモリセルのNWELLは、専用読出ポートを備えるPWELLが隣接する側のメモリセルのNWELLと、前記ローカル読出データ増幅回路のNWELLを介して接続されており、前記メモリセルのNWELL領域の幅以上に、ローカル読出データ増幅回路のNWELL領域を、最大限確保することが可能となり、前記ローカル読出データ増幅回路が小面積でレイアウト可能となり、その面積削減効果は大きい。

本発明の実施形態に関して、図１〜５、図７、図８を用いて説明する。

メモリ回路の回路図はで説明した図４（ローカル読出増幅回路図とメモリセルの接続図）、図５（専用読出ポートを備えるメモリセルの回路図）と同じである。レイアウトに関しては、メモリセルは図６（専用読出ポートを備えたメモリセル）と、光学ダミーは図７（メモリセルの光学ダミー）と同じである。

ここで図１は本発明に係るローカル読出増幅回路のレイアウト図で、図４のローカル読出増幅回路図とメモリセルの接続図内のＬＡＭＰ（ローカル読出増幅回路）に相当する。図２は本発明でのローカル読出増幅回路と光学ダミーとメモリセルのレイアウト図を示す。

図１のローカル読出増幅回路では、メモリセルの専用読出ポートをプリチャージするためのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、読出ポートの電位をゲートに受けるＰＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８と、メモリセルアレイの行を選択するためのＰＭＯＳトランジスタＰ９、Ｐ１０と、スタンバイ時にＩ３ノードを“Ｌ”に引き抜くＮＭＯＳトランジスタＮ１と、Ｉ３ノードをゲートに接続して主ビット線を引き抜くＮＭＯＳトランジスタＮ２から構成されている。

また、図２で示すようにローカル読出増幅回路とメモリセルアレイとはＮＷＥＬＬ分離領域で分離されることなく、ローカル読出増幅回路内のＮＷＥＬＬ（ＮＷＡ、ＮＷＢ）は行の異なるメモリセルのＭＷＥＬＬ（ＮＷ）と接続されている。また、ローカル読出増幅回路と、メモリセルアレイとは、それぞれに基盤コンタクト領域（ＳＵＢ）を確保することなく、ローカル読出増幅回路内に配置されるＮＷＥＬＬ基盤コンタクト（ＮＳＵＢ１、ＮＳＵＢ２）やＰＷＥＬＬ基板コンタクト（ＰＳＵＢＡ１、ＰＳＵＢＢ１、ＰＳＵＢ２、ＰＳＵＢＡ３、ＰＳＵＢＢ３）を共有している。各トランジスタ（Ｐ１〜Ｐ１０、Ｎ１〜Ｎ２）上のゲート電極の配置方向、拡散領域（Ｆ１〜Ｆ１８）の配置方向も、ローカル読出増幅回路と、メモリセルアレイとでは、同一方向で配置されている。

また、図３は本発明での２組ローカル読出増幅回路と光学ダミーとメモリセルのレイアウトであり、図２の構成を左右に２組配置したものであり、メモリセルのＮＷＥＬＬは、
ローカル読出増幅回路のＮＷＥＬＬを介して、隣接するメモリセルのＮＷＥＬＬと接続されている。

なお、各ノードの接続については図示していないが、第１金属配線層以上の複数の金属配線層で接続されている。

図１、図２、図３のようにレイアウトすることで、前記専用読出ポートに接続されるローカル読出データ増幅回路との境界に存在するＮＷＥＬＬ分離領域（ＮＷ）を削減することが可能となり、更に、専用読出ポートを備えるメモリセルと、前記専用読出ポートに接続されるローカル読出データ増幅回路との境界で、ＭＷＥＬＬに矩形が生じずに、ＮＷＥＬＬを直線状にすることが可能となり、拡散領域とＮＷＥＬＬとのオーバーラップやセパレーションの制限をなくすことが可能となり、その面積削減効果は大きい。

また、前記ローカル読出データ増幅回路のゲート電極が前記メモリセルのゲート電極と配置方向を同一とすることで、ゲート電極のばらつきを抑制し、製造工程でのプロセス不良を低減することが出来、前記ローカル読出データ増幅回路のソース拡散領域とドレイン拡散領域の配置方向が前記メモリセルのソース拡散領域とドレイン拡散領域の配置方向と同一とすることで、拡散領域のばらつきを抑制し、製造工程でのプロセス不良を低減することが出来る。

また、個別に配置されていた基盤コンタクトを統一し、共有することが可能で、その面積削減効果は大きい。

更に、前記メモリセルのＮＷＥＬＬは、専用読出ポートを備えるＰＷＥＬＬが隣接する側のメモリセルのＮＷＥＬＬと、前記ローカル読出データ増幅回路のＮＷＥＬＬを介して接続されており、前記メモリセルのＮＷＥＬＬ領域の幅以上に、ローカル読出データ増幅回路のＭＷＥＬＬ領域を確保することが可能となり、前記ローカル読出データ増幅回路が小面積でレイアウト可能となり、その面積削減効果は大きい。

なお、ローカル読出増幅回路の構成やメモリセルの配置数は、以上に説明した実施例のものに限るものではない。

本発明は、半導体記憶装置のマルチポートＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関わるもので、特に、階層読出方式のマルチポートメモリのローカル読出増幅回路のレイアウトに関し、レイアウト面積の削減、製造工程不良の低減に有用である。

また、３ポート以上のマルチポートメモリや、読み出し用ビット線と書き込み用ビット線とを分離した構成の１ポートメモリに対しても応用可能である。

本発明の実施形態に係るローカル読出増幅回路のレイアウト図 ローカル読出増幅回路と光学ダミーとメモリセルのレイアウト図 ２組のローカル読出増幅回路と光学ダミーとメモリセルのレイアウト図 ローカル読出増幅回路とメモリセルの接続図 専用読出ポートを備えるメモリセル図 従来技術に係るローカル読出増幅回路のレイアウト図 従来技術に係る専用読出ポートを備えたメモリセルのレイアウト図 従来技術に係るメモリセルの光学ダミーのレイアウト図 従来技術に係るローカル読出増幅回路と光学ダミーとメモリセルのレイアウト図

符号の説明

ＬＡＭＰ ローカル読出増幅回路
ＮＷＡ,ＮＷＢ,ＮＷ Ｎウエル領域
ＰＷＡ１,ＰＷＡ２,ＰＷＢ１,ＰＷＢ２，ＰＷＣ,ＰＷ１,ＰＷ２、ＰＷ Ｐウエル領域
Ｆ１〜Ｆ１４,ＦＭ１〜ＦＭ９ ｎ＋拡散領域
Ｆ１５〜Ｆ１８，ＦＭ１０〜ＦＭ１３，ＦＶ１〜ＦＶ１６,ＦＦ１,ＦＦ４,ＦＦ７,ＦＦ１０ ｐ＋拡散領域
Ｐ１〜Ｐ１０ Ｐチャネル形ＭＯＳトランジスタ
ＭＰ１，ＭＰ２ メモリセル内Ｐチャネル形ＭＯＳトランジスタ
Ｎ１，Ｎ２ Ｎチャネル形ＭＯＳトランジスタ
ＭＮ１，ＭＮ２,ＭＮＡ１,ＭＮＡ２,ＭＮＲＡ１,ＭＮＲＤ１ メモリセル内Ｎチャネル形ＭＯＳトランジスタ
ＮＳＵＢ１，ＮＳＵＢ２ ＮＷＥＬＬ基板コンタクト
ＰＳＵＢＡ１，ＰＳＵＢＢ１,ＰＳＵＢ２,ＰＳＵＢＡ３,ＰＳＵＢＢ３ ＰＷＥＬＬ基板コンタクト
ＧＰＤ ダミーゲート
Ｍ１ 読出専用ポートを備えるメモリセル
Ｄ１ メモリセルの光学ダミー
ＷＷＬ,ＷＷＬ０〜ＷＷＬ３ 書き込みワード線
ＲＷＬ,ＲＷＬ０〜ＲＷＬ３ 読出しワード線
ＷＢＬ,／ＷＢＬ 書き込みビット線コンタクト
ＷＢＬ０,／ＷＢＬ０,ＷＢＬ１，／ＷＢＬ１ 書き込みビット線
ＬＢＬ 読出しビット線コンタクト
ＬＢＬＡ１,ＬＢＬＢ１,ＬＢＬＡ２，ＬＢＬＢ２ 読出しビット線

Claims (7)

1. 複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路とを備え、前期メモリセル及び前記ローカル読出データ増幅回路はそれぞれ複数のトランジスタ素子で構成され、前記ローカル読出データ増幅回路を構成するトランジスタ素子のＮＷＥＬＬ領域がメモリセルを構成するトランジスタ素子のＮＷＥＬＬ領域と接続されていることを特徴とする半導体記憶装置。
2. 前記メモリセルを構成するトランジスタ素子のＮＷＥＬＬ領域は前記ローカル読出データ増幅回路を構成するトランジスタ素子のＮＷＥＬＬ領域と同じ幅で接続されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記ローカル読出データ増幅回路を構成するトランジスタ素子のゲート電極が前記メモリセルを構成するトランジスタ素子のゲート電極と配置方向が同一であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記ローカル読出データ増幅回路を構成するトランジスタ素子のソース拡散領域とドレイン拡散領域の配置方向が前記メモリセルを構成するトランジスタ素子のソース拡散領域とドレイン拡散領域の配置方向と同一であることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記メモリセルを構成するトランジスタ素子と、前記ローカル読出データ増幅回路を構成するトランジスタ素子とで、基板コンタクトを共有することを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
6. 前記メモリセルを構成するトランジスタ素子のＮＷＥＬＬ領域は、前記メモリセルを構成するトランジスタ素子のゲートを延伸する方向の一方の隣接するメモリセルを構成するトランジスタ素子のＮＷＥＬＬ領域と、前記ローカル読出データ増幅回路を構成するＮＷＥＬＬ領域を介して接続されていることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
7. 前記メモリセルが専用読出ポートを備え、前記専用読出ポートを構成するトランジスタ素子のＰＷＥＬＬ領域が隣接する側のメモリセルを構成するトランジスタ素子のＮＷＥＬＬと、前記ローカル読出データ増幅回路を構成するトランジスタ素子のＮＷＥＬＬを介して接続されていることを特徴とする請求項６に記載の半導体記憶装置。

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