JP2008158795A - 電圧供給回路及び回路装置 - Google Patents

Abstract

【課題】回路の電源投入時や遮断時において当該回路の出力に生じるノイズの低減を図りつつ、当該回路の動作の開始や終了に要する時間を短縮できる電圧供給回路及び回路装置を提供する。
【解決手段】信号処理部１０に対する電源供給の開始や停止の際、信号処理部１０へ供給する参照電圧Ｖｒｅｆを連続的に変化させて、信号処理部１０の出力に生じる高周波のノイズを低減する。また、電圧設定部３０においてデジタル信号処理により参照電圧Ｖｒｅｆの波形の設定値を生成することによって、回路素子の値や回路構成の制約を受けることなく所望の波形を生成することが可能となり、信号処理部１０の出力ノイズの低減を図りつつ、参照電圧Ｖｒｅｆの変化時間を短縮することができる。
【選択図】図１

Description

本発明は、回路に参照電圧を供給する電圧供給回路とこれを備えた回路装置に係り、特に、電源の投入時や遮断時に電圧供給先の回路から出力されるノイズの低減を図った電圧供給回路に関するものである。

一般にアナログ信号の処理回路においては、入力信号に増幅や加減算等の処理を施す際、基準となる一定の電圧（参照電圧）が必要となる。参照電圧が変動すると、処理の結果として得られる信号が変動し、最終的な出力信号に誤差やノイズを生じる。したがって、アナログ信号処理回路に供給される参照電圧は、電源電圧や温度の変動、ノイズ等に影響されることなく一定に保たれることが要求される。

下記の特許文献には、バイアス電圧等の所定の基準電圧を発生する回路についての発明が記載されている。
特開２００２−３２８７３２号公報

図７は、アナログ信号処理回路に参照電圧を供給する回路の一般的な構成例を示す図である。
図７に示す回路は、抵抗Ｒ５，Ｒ６とキャパシタＣ２とを有する。抵抗Ｒ５，Ｒ６は、電源電圧Ｖｃｃと基準電位Ｇとの間に直列接続され、この直列回路の接続中点と基準電位Ｇとの間にキャパシタＣ２が接続される。キャパシタＣ２に発生する電圧は、抵抗Ｒ５，Ｒ６の直列回路によって電源電圧Ｖｃｃを分圧した電圧であり、これが参照電圧Ｖｒｅｆとしてアナログ信号処理回路９０に供給される。

図７に示す回路では、アナログ信号処理回路９０に供給される電源電圧Ｖｃｃを分圧して参照電圧Ｖｒｅｆを生成するため、電源投入時における電源電圧Ｖｃｃの急激な変化が参照電圧Ｖｒｅｆに直接影響を与える。参照電圧Ｖｒｅｆが急激に変化すると、アナログ信号処理回路の出力には高周波成分が多く含まれたノイズが生じる。このノイズは、特にオーディオ信号の処理回路において電源投入時に出力される耳障りなノイズ（ポップ雑音）の原因となる。

このような電源投入時のノイズを抑制するため、図７に示す回路では、参照電圧Ｖｒｅｆの出力端子と基準電位Ｇとの間にキャパシタＣ２を設けている。抵抗Ｒ５，Ｒ６とキャパシタＣ２はローパスフィルタを構成しているため、例えば電源電圧Ｖｃｃが電源投入時において急激に立ち上がっても、参照電圧Ｖｒｅｆは一定の時定数で緩やかに立ち上がり、ポップ雑音の原因となる高周波成分は抑制される。

しかしながら、図７に示すように抵抗とキャパシタのローパスフィルタによってノイズを抑制する回路では、電源投入後に参照電圧Ｖｒｅｆが所望の値まで立ち上がる時間が抵抗とキャパシタの素子値によって決まっており、しかも、その立ち上がり波形は回路構成によって定まっている。すなわち、回路構成上、参照電圧Ｖｒｅｆの立ち上がり波形を任意に設定することができない。そのため、アナログ信号処理回路における電源投入時の出力ノイズの抑制と参照電圧Ｖｒｅｆの立ち上がり時間の短縮とのトレードオフを適切に調整することが難しいという不利益がある。例えば、出力ノイズを十分に抑制しようとすると、電源の投入から信号処理の開始までの遅れ時間が非常に長くなってしまう。
また、抵抗とキャパシタの時定数によって立ち上がり時間が決まるため、例えばオーディオ信号処理回路において可聴周波数帯域のノイズを抑制しようとすると、キャパシタの容量値を非常に大きくしなければならず、素子のサイズが大きくなるという不利益がある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、電圧供給先の回路の電源投入時や電源遮断時において当該回路の出力に生じるノイズの低減を図りつつ、当該回路の動作の開始や終了に要する時間を短縮できる電圧供給回路を提供することにある。また、本発明の他の目的は、電源投入時や電源遮断時における出力ノイズの低減を図りつつ、動作の開始や終了に要する時間を短縮できる回路装置を提供することにある。

本発明の第１の観点は、回路に参照電圧を供給する電圧供給回路に関するものである。当該電圧供給回路は、入力されるデジタル信号に応じて前記参照電圧を生成する電圧生成部と、前記回路への電源供給の開始を示す信号に応じて、当該電源供給の開始後に前記参照電圧を基準電位から所定の電位まで連続的に変化させる前記デジタル信号、及び、前記回路への電源供給の停止を示す信号に応じて、当該電源供給の停止前に前記参照電圧を前記所定の電位から前記基準電位へ連続的に変化させる前記デジタル信号の少なくとも一方を出力する電圧設定部とを有する。

上記第１の観点に係る電圧供給回路によれば、前記回路への電源供給の開始を示す信号に応じて前記電圧設定部から前記デジタル信号が出力されると、前記参照電圧は、当該電源供給の開始後に前記基準電位から前記所定の電位まで連続的に変化する。また、前記回路への電源供給の停止を示す信号に応じて前記電圧設定部から前記デジタル信号が出力されると、前記参照電圧は、当該電源供給の停止前に前記所定の電位から前記基準電位まで連続的に変化する。
前記参照電圧が連続的に変化することから、電源電圧の不連続な変化の影響により参照電圧も不連続に変化する場合と比べて、前記回路の高周波の出力ノイズが低減する。
また、前記電圧設定部が出力する前記デジタル信号に応じて前記参照電圧の連続的な変化が設定されることから、前記電圧設定部のデジタル信号処理に応じて前記参照電圧を所望の波形に設定することが可能になる。これにより、前記回路の出力ノイズの低減を図りつつ、参照電圧の変化時間の短縮を図ることが可能になる。

前記電圧設定部は、前記電源供給の開始要因又は停止要因を示す信号に応じて、前記参照電圧を連続的に変化させる際の変化の時間を設定してよい。
これにより、前記電源供給の開始要因や停止要因に応じて、前記参照電圧を連続的に変化させる際の変化の時間が設定されることから、電源供給の開始から前記回路の動作開始に至る時間や電源供給の停止から前記回路の動作終了に至る時間が、これらの開始要因や停止要因に応じて設定される。

好適に、前記電圧生成部は、前記電圧設定部から出力される前記デジタル信号を、当該デジタル信号の値に応じたアナログ信号に変換するデジタル・アナログ変換回路を有してよい。
また、好適に、前記電圧生成部は、前記電圧設定部から出力される前記デジタル信号を、当該デジタル信号の値に応じた電圧信号に変換する変換部と、前記パルス状の電圧信号を平滑化し、前記参照電圧として出力する平滑部とを有してよい。前記パルス状の電圧信号は、例えばパルス密度変調（ＰＤＭ）信号や、パルス幅変調（ＰＷＭ）信号であってよい。
上記の構成によれば、前記変換部から出力される電圧は、パルスの密度やパルス幅の変化に応じた比較的低い周波数の成分と、個々のパルスによる比較的高い周波数の成分を含んでおり、そのうち高い周波数の成分が前記平滑部によって除去されるため、当該低周波数の成分、すなわち前記デジタル信号に応じて変化する成分が、前記参照電圧として出力される。

本発明の第２の観点に係る回路装置は、参照電圧を基準として入力信号を処理する信号処理部と、入力されるデジタル信号に応じて前記参照電圧を生成する電圧生成部と、前記信号処理部への電源供給の開始を示す信号に応じて、当該電源供給の開始後に前記参照電圧を基準電位から所定の電位まで連続的に変化させる前記デジタル信号、及び、前記信号処理部への電源供給の停止を示す信号に応じて、当該電源供給の停止前に前記参照電圧を前記所定の電位から前記基準電位へ連続的に変化させる前記デジタル信号の少なくとも一方を出力する電圧設定部とを有する。

上記第２の観点に係る回路装置は、前記信号処理部への電源供給の開始を示す第１の信号、又は、前記信号処理部の信号出力ラインに負荷が接続されたことを示す第２の信号に応じて前記信号処理部への電源供給を開始する電源制御部を有してよい。この場合、前記電圧設定部は、前記第２の信号に応じて前記参照電圧を連続的に変化させる際の変化の時間を、前記第１の信号に応じて当該変化をさせる際の変化の時間より短くしてよい。

また、前記電源制御部は、前記信号処理部への電源供給の停止を示す信号に応じて、前記参照電圧が前記基準電位へ変化した後、前記信号処理部への電源供給を停止してよい。

本発明によれば、第１に、電圧供給先の回路の電源投入時や電源遮断時において、当該回路の出力に生じるノイズの低減を図りつつ、当該回路の動作の開始や終了に要する時間を短縮できる。第２に、電源投入時や電源遮断時における出力ノイズの低減を図りつつ、動作の開始や終了に要する時間を短縮できる。

図１は、本発明の実施形態に係る回路装置の構成の一例を示す図である。
図１に示す回路装置は、信号処理部１０と、電圧生成部２０と、電圧設定部３０とを有する。

信号処理部１０は、参照電圧Ｖｒｅｆを基準として入力信号Ｓｉｎを処理する回路である。例えば、入力信号Ｓｉｎの振幅を増幅する処理や、ノイズの除去、変調、復調、周波数変換、加算、乗算といった信号処理を行い、その処理結果を出力信号Ｓｏｕｔとして出力する。信号処理部１０は、電源電圧Ｖｃｃを受けて動作する。

図２は、信号処理部１０の構成の一例を示す図である。
図２に示す信号処理部１０は、演算増幅器１１と抵抗Ｒ３，Ｒ４を有する。演算増幅器１１の負入力端子には、抵抗Ｒ３を介して入力信号Ｓｉｎが入力されるとともに、抵抗Ｒ４を介して演算増幅器１１の出力信号が負帰還される。演算増幅器１１の正入力端子には、参照電圧Ｖｒｅｆが入力される。演算増幅器１１の出力端子からは出力信号Ｓｏｕｔが出力される。演算増幅器１１は、電源Ｖｃｃを受けて動作し、正入力端子と負入力端子との電圧差を増幅して出力する。

演算増幅器１１のゲインが十分高いものとすると、演算増幅器１１の負入力端子と正入力端子との電圧がほぼ等しくなるように負帰還制御が働くため、出力信号Ｓｏｕｔの振幅は入力信号Ｓｉｎの振幅に対して抵抗Ｒ３及びＲ４の抵抗比に応じたゲインで増幅される。抵抗Ｒ３，Ｒ４の抵抗値をそれぞれ「ｒ３」，「ｒ４」とすると、概ね以下の式が成立する。

［数１］
Ｓｏｕｔ−Ｖｒｅｆ＝（ｒ４／ｒ３）×（Ｖｒｅｆ−Ｓｉｎ） ・・・（１）

ここで、参照電圧Ｖｒｅｆの微小な変動ΔＶによって生じる出力信号Ｓｏｕｔの変動ΔＳは次式のように表される。

［数２］
ΔＳ＝（１＋（ｒ４／ｒ３））×ΔＶ ・・・（２）

式（２）に示すように、参照電圧Ｖｒｅｆの変動成分は信号処理部１０において入力信号Ｓｉｎとともに増幅される。従って、例えば電源投入時の参照電圧Ｖｒｅｆの急激な変化は、出力信号Ｓｏｕｔのノイズとなる。

電圧生成部２０は、入力されるデジタル信号Ｓ３０に応じて参照電圧Ｖｒｅｆを生成する回路であり、図１の例ではデジタル−アナログ変換回路２１（以下、ＤＡＣ２１と記す）と、抵抗Ｒ１，Ｒ２と、キャパシタＣ１とを含む。

ＤＡＣ２１は、デジタル信号Ｓ３０をアナログ信号に変換する回路であり、信号処理部１０と同じ電源電圧Ｖｃｃを受けて動作する。
抵抗Ｒ１及びＲ２は、ＤＡＣ２１の出力端子と基準電位Ｇとの間に直列接続される。抵抗Ｒ１の一方の端子がＤＡＣ２１の出力端子に接続され、抵抗Ｒ１の他方の端子が抵抗Ｒ２を介して基準電位Ｇに接続される。キャパシタＣ１は、抵抗Ｒ１及びＲ２の接続中点と基準電位Ｇとの間に接続される。
ＤＡＣ２１の出力信号は、抵抗Ｒ１及びＲ２により分圧されるとともに、キャパシタＣ１によって平滑される。キャパシタＣ１に発生する電圧は、参照電圧Ｖｒｅｆとして信号処理部１０に供給される。

電圧設定部３０は、信号処理部１０への電源供給の開始を示す信号Ｓｃ１に応じて、電源供給の開始後に参照電圧Ｖｒｅｆを基準電位Ｇから所定の電位まで連続的に上昇させるようにデジタル信号Ｓ３０を出力する。また、信号処理部１０への電源供給の停止を示す信号Ｓｃ１に応じて、電源供給の停止前に参照電圧Ｖｒｅｆを所定の電位から基準電位Ｇへ連続的に低下させるようにデジタル信号Ｓ３０を出力する。電圧設定部３０は、例えばデジタル回路によって構成されており、デジタル信号Ｓ３０の値をクロック信号等のタイミングに合わせて順次に更新することで、参照電圧Ｖｒｅｆの連続的な変化を設定する。電圧設定部３０は、信号処理部１０と同じ電源電圧Ｖｃｃを受けて動作する。

図３は、ＤＡＣ２１と電圧設定部３０の構成の一例を示す図である。
電圧設定部３０は、例えばメモリに予め格納された波形データを出力する回路であり、図３の例では、制御部３１とメモリ３２を有する。
ＤＡＣ２１は、例えば１ビットのΔΣ変調器であり、図３の例では、加算回路２１１，２１２と、遅延回路２１３，２１５と、量子化回路２１４と、係数設定回路２１６とを有する。

メモリ３２は、参照電圧Ｖｒｅｆの立ち上がり及び立下りの波形を設定する波形データを記憶する。メモリ３２に記憶する波形データが固定値でよい場合、メモリ３２には構成の簡易なＲＯＭ（read only memory）を用いることが可能である。

制御部３１は、電源供給の開始を示す信号Ｓｃ１に応じて、電源供給の開始後にメモリ３２から立ち上がり用の波形データを順次に読み出し、所定ビット長のデジタル信号Ｓ３０として出力する。また、電源供給の停止を示す信号Ｓｃ１に応じて、電源供給の停止前にメモリ３２から立下り用の波形データを順次に読み出し、所定ビット長のデジタル信号Ｓ３０として出力する。立ち上がりと立下りの波形が対称の場合は、波形データの読み出し順序を逆にすることで、立ち上がり用の波形データと立下り用の波形データとを共通化してもよい。

加算回路２１１は、電圧設定部３０から出力されるデジタル信号Ｓ３０から係数回路２１６の出力信号を減算する。
加算回路２１２は、遅延回路２１３の出力信号と加算回路２１１の出力信号とを加算する。
遅延回路２１３は、加算回路２１１の出力信号を１サンプル期間遅延させて出力する。
量子化回路２１４は、加算回路２１２の出力信号を量子化し、２値（ハイレベル又はローレベル）の信号Ｓ２１を出力する。例えば、加算回路２１４の出力信号が所定のしきい値を超えるか否かに応じてハレベル又はローレベルの信号Ｓ２１を出力する。
遅延回路２１５は、量子化回路２１４の出力信号Ｓ２１を１サンプル期間遅延させて出力する。
係数回路２１６は、遅延回路２１５において遅延された信号に一定の係数を乗じて出力する。

図３に示すＤＡＣ２１では、加算回路２１２及び遅延回路２１３によって積分回路が構成されている。このＤＡＣ２１においては、量子化回路２１４の出力信号Ｓ２１が量子化回路２１４の入力信号であるデジタル信号Ｓ３０と等しくなるように負帰還制御が働く。これにより、量子化回路２１４から出力される信号Ｓ２１は、デジタル信号Ｓ３０の値に応じてハイレベルとローレベルの出現頻度が変化するパルス状の信号となる。すなわち、ＤＡＣ２１は、デジタル信号Ｓ３０の値に応じてパルス密度が変調されたパルス状の信号Ｓ２１（パルス密度変調信号：ＰＤＭ信号）を出力する。

ここで、上述した構成を有する図１に示す回路装置の電源投入時及び電源遮断時の動作について説明する。

信号Ｓｃ１は、電源供給の開始と停止のタイミングを示す信号であり、例えば図示しないシステム制御部から出力される。
電源を投入してから電源電圧Ｖｃｃが安定化するまでの間、信号Ｓｃ１は、制御部３１を初期状態に設定する。制御部３１は、電源投入後の初期状態において、参照電圧Ｖｒｅｆを基準電位Ｇに固定するデジタル信号Ｓ３０を出力する。電源投入から一定時間が経過すると、信号Ｓｃ１は、制御部３１に参照電圧Ｖｒｅｆの立ち上げを指示する。この指示を受けた制御部３１は、メモリ３２から立ち上がり用の波形データを順次に読み出し、デジタル信号Ｓ３０としてＤＡＣ２１に出力する。ＤＡＣ２１は、このデジタル信号Ｓ３０に応じてパルス密度を変調したパルス状の信号Ｓ２１を出力する。ＤＡＣ２１の出力に接続された抵抗Ｒ１，Ｒ２及びキャパシタＣ１は、ＤＡＣ２１の出力信号Ｓ２１を分圧する分圧回路を構成するとともに、出力信号Ｓ２１に含まれた高周波成分を除去するローパスフィルタ２２（平滑部）を構成する。パルス状の信号Ｓ２１は、このローパスフィルタ２２によって平滑化され、参照電圧Ｖｒｅｆはデジタル信号Ｓ３０の設定に応じて連続的に立ち上がる。

図４は、ＤＡＣ２１の出力信号Ｓ２１及び参照電圧Ｖｒｅｆの立ち上がり時の波形を例示する図である。図４（Ａ），（Ｃ）は、ＤＡＣ２１の出力信号Ｓ２１の波形の一例を示し、図４（Ｂ），（Ｄ）は、参照電圧Ｖｒｅｆの波形の一例を示す。図４（Ｂ）の波形は図４（Ａ）の波形を平滑化したものであり、図４（Ｄ）の波形は図４（Ｃ）の波形を平滑化したものである。図４（Ａ）及び（Ｂ）と図４（Ｃ）及び（Ｄ）は、信号２１の振幅が異なる２つのケースにいての波形をそれぞれ示している。

図４の例において、デジタル信号Ｓ３０は、正弦波（ｓｉｎ）の位相が「−π／２」から「π／２」までの波形データに基づいて生成されている。したがって、参照電圧Ｖｒｅｆは、図４（Ｂ），（Ｄ）に示すように、立ち上がりの開始時において緩やかに上昇し、その後徐々に立ち上がりの傾斜が増し、最終値の半分付近のレベルまで立ち上がったときに傾斜が最も急になり、目標値に近づくにつれて再び傾斜が緩やかになる。

一方、電源を停止する場合、まず信号Ｓｃ１は、制御部３１に参照電圧Ｖｒｅｆの立下りを指示する。この指示を受けた制御部３１は、メモリ３２から立下り用の波形データを順次に読み出し、デジタル信号Ｓ３０としてＤＡＣ２１に出力する。ＤＡＣ２１は、このデジタル信号Ｓ３０に応じてパルス密度を変調されたパルス状の信号Ｓ２１を出力し、これを平滑化した参照電圧Ｖｒｅｆは所定の電位から基準電位Ｇへ連続的に立下がる。

以上説明したように、本実施形態によれば、信号処理部１０に対する電源供給の開始や停止の際、参照電圧Ｖｒｅｆを連続的に変化させることから、電源電圧Ｖｃｃの不連続な変化の影響を受けて参照電圧Ｖｒｅｆが不連続に変化するような場合（例えば電源電圧Ｖｃｃを分圧して参照電圧Ｖｒｅｆを生成する場合など）に比べて、信号処理部１０の出力に生じる高周波のノイズを低減することができる。

また、電圧設定部３０により出力されるデジタル信号Ｓ３０に応じて参照電圧Ｖｒｅｆの連続的な変化が設定されることから、電圧設定部３０におけるデジタル信号処理に応じて参照電圧を所望の波形に設定することが可能になる。すなわち、電圧設定部３０においてデジタル信号処理により参照電圧Ｖｒｅｆの波形の設定値を生成することによって、図７に示す回路のように回路素子の値や回路構成の制約を受けることなく、所望の波形を容易に生成することができる。
従って、例えば正弦波の負のピークから正のピークまでの波形データをメモリ３２に用意して波形の生成に利用すれば、高周波成分の少ない滑らかな波形でありながら、ローパスフィルタによる指数関数の波形より変化時間の短い参照電圧Ｖｒｅｆを生成することができる。これにより、信号処理部１０の出力ノイズの低減を図りつつ、参照電圧Ｖｒｅｆの変化時間を短縮することが可能となる。

更に、本実施形態によれば、電圧設定部３０より出力されるデジタル信号Ｓ３０が、ＤＡＣ２１のΔΣ変調によって、その信号値に応じたパルス密度を持つパルス状の信号Ｓ２１に変換される。このパルス状の信号Ｓ２１が、抵抗Ｒ１，Ｒ２及びキャパシタＣ１によるローパスフィルタ２２（平滑部）において平滑化されて、参照電圧Ｖｒｅｆが生成される。
従って、遅延回路２１３，２１５の遅延時間（サンプル期間）をデジタル信号Ｓ３０による立ち上がり波形や立下り波形の変化時間に比べて十分に短く設定すれば、ローパスフィルタ２２のカットオフ周波数を比較的高い周波数にしても、信号Ｓ２１のパルス状の高周波成分を十分に減衰させることが可能になる。すなわち、キャパシタＣ１の容量値をあまり大きくすることなく、デジタル信号Ｓ３０の波形を参照電圧Ｖｒｅｆにおいて忠実に再現できる。そのため、キャパシタＣ１のサイズを小型化し、回路面積の削減を図ることができる。

次に、本実施形態に係る回路装置の一変形例について、図５を参照して説明する。
図５に示す回路装置は、図１に示す回路装置の構成に加えて、電源供給部４０、システム制御部５０、電源スイッチ６０、イヤフォン端子７０、プラグ８２、及びスピーカ８１を有する。電源供給部４０及びシステム制御部５０は、本発明における電源制御部の一実施形態である。

電源供給部４０は、システム制御部５０の信号Ｓｃ２に応じて信号処理部１０の電源電圧Ｖｃｃをオン又はオフする。

電源スイッチ６０は、回路装置全体の電源のオンとオフを切り替えるスイッチであり、そのオン又はオフの指示を信号Ｓ１としてシステム制御部５０に出力する。

イヤフォン端子７０は、スピーカ８１に繋がるプラグ８２と信号処理部１０の信号出力ラインとを電気的に接続する。また、プラグ８２が装着されているか否か（すなわち信号処理部１０の信号出力ラインに負荷としてスピーカ８１が接続されているか否か）を示す信号Ｓ２をシステム制御部５０に出力する。

システム制御部５０は、回路装置の全体的な動作の制御を行うブロックであり、図５の例では、電源スイッチ６０から出力される信号Ｓ１とイヤフォン端子７０から出力される信号Ｓ２に応じて、電源供給部４０における電源電圧Ｖｃｃのオンとオフや、電圧設定部３０による参照電圧Ｖｒｅｆの設定（立ち上げ、立ち下げ）の開始を制御する。

図５に示す回路装置の動作を説明する。

システム制御部５０は、電源スイッチ６０から電源のオフを示す信号Ｓ１を入力すると、まず電圧設定部３０に対して参照電圧Ｖｒｅｆの立ち下げを指示する信号Ｓｃ１を出力する。これを受けた電圧設定部３０は、先に説明した動作によってデジタル信号Ｓ３０を生成し、参照電圧Ｖｒｅｆを所定の電位から基準電位Ｇへ連続的に立ち下げる。基準電圧Ｖｒｅｆが基準電位Ｇへ立ち下がると、次にシステム制御部５０は、電源供給部４０に対して電源電圧Ｖｃｃの供給停止を指示する信号Ｓｃ２を出力する。これにより、信号処理部１０の電源がオフして、その動作が停止する。

一方、システム制御部５０は、電源スイッチ６０から電源のオンを示す信号Ｓ１を入力すると、まず電源供給部４０に対して信号処理部１０への電源電圧Ｖｃｃの供給開始を指示する信号Ｓｃ２を出力する。電源供給部４０が電源電圧Ｖｃｃの供給を開始して信号処理部１０が動作を開始すると、次にシステム制御部５０は、電圧設定部３０に対して参照電圧Ｖｒｅｆの立ち上げを指示する信号Ｓｃ１を出力する。これを受けた電圧設定部３０は、先述した動作によってデジタル信号Ｓ３０を生成し、参照電圧Ｖｒｅｆを基準電位Ｇから所定の電位まで連続的に立ち上げる。

上記の動作では、電源スイッチ６０の操作に応じて信号処理部１０の電源をオンオフしているが、このほかに、本変形例の回路装置は、イヤフォン端子７０にプラグ８２が装着されているか否かに応じて信号処理部１０の電源をオンオフする。すなわち、イヤフォン端子７０にプラグ８２が装着されていない状態では電源をオフし、イヤフォン端子７０にプラグ８２が接続された状態では電源をオンする。これにより、出力ラインに負荷（スピーカ８１）が接続されていない状態における信号処理部１０の消費電力を削減する。

具体的には、システム制御部５０は、イヤフォン端子７０からプラグ８２が抜かれたことを示す信号Ｓ２を入力すると、まず電圧設定部３０に対して参照電圧Ｖｒｅｆの立ち下げを指示する信号Ｓｃ１を出力する。基準電圧Ｖｒｅｆが基準電位Ｇへ立ち下がると、電源供給部４０に対して電源電圧Ｖｃｃの供給停止を指示する信号Ｓｃ２を出力して、信号処理部１０の電源をオフする。

また、システム制御部５０は、イヤフォン端子７０にプラグ８２が装着されたことを示す信号Ｓ２を入力すると、まず電源供給部４０に対して電源電圧Ｖｃｃの供給開始を指示する信号Ｓｃ１を出力して、信号処理部１０の電源をオンするする。電源がオンすると、電圧設定部３０に対して参照電圧Ｖｒｅｆの立ち上げを指示する信号Ｓｃ１を出力して、基準電圧Ｖｒｅｆを基準電位Ｇから所定の電位へ立ち上げる。

このように、図５に示す回路装置は、電源スイッチ６０のオンオフ操作と、イヤフォン端子７０へのプラグ７０の抜き差しという異なる要因によって、信号処理部への電源供給のオンオフ制御を行うとともに、参照電圧Ｖｒｅｆの制御（立ち上げ、立ち下げ）を行っている。
電源のオンオフの要因が異なる場合、その要因ごとにスピードを重視するかノイズを重視するかといった、動作に対する要求の内容が異なる。例えば、電源スイッチ６０により起動する場合には、直ぐにスピーカ８１から音を出力することよりも、スピーカ８１から発せられるポップ雑音をできるだけ小さくしたほうが望ましい。一方、イヤフォン端子７０へプラグ７０を装着する場合には、多少ノイズが生じても直ぐにスピーカ８１から音を出力できるほうがよい。

そこで、本変形例の回路装置は、電源供給の開始要因や停止要因を示す信号（Ｓ１，Ｓ２）に応じて、参照電圧Ｖｒｅｆを連続的に変化させる際の変化の時間を設定する。例えば、信号Ｓ２に応じて参照電圧Ｖｒｅｆを変化させる際の変化の時間を、信号Ｓ１に応じて参照電圧Ｖｒｅｆを連続的に変化させる際の変化の時間より短くする。すなわち、イヤフォン端子７０においてプラグ７０の抜き差しする場合は、電源スイッチ６０をオンオフする場合より、参照電圧Ｖｒｅｆの立ち上がり時間、立下りの時間を短くする。
このように、電源のオンオフの要因に応じて参照電圧Ｖｒｅｆの制御（立ち上がり、立下りの変化の時間）を設定すれば、動作スピードの向上とポップ雑音の低減というトレードオフ関係にある性能を適切に調整できる。

以上、本発明の実施形態と変形例について説明したが、本発明は上記の形態のみに限定されるものではなく、更に種々の変形例を含んでいる。

例えば、図３においては、電圧設定部３０の構成例として、メモリ３２に格納した波形データを読み出す方式を例に挙げているが、本発明はこれに限定されない。立ち上がり、立下りの波形をより単純な関数で表現する場合には、所定の関数演算を行うデジタル回路によってデジタル信号Ｓ３０を生成してもよい。
また、ＤＡＣ２１の例として、ΔΣ変調器の構成を例として挙げているが、本発明はこれに限定されるものではなく、他の種々のデジタル−アナログ変換回路を用いてもよい。例えば、図１及び図３に示すパルス密度変調器（ＰＤＭ変調器）を用いたＤＡＣ２１に代えて、図６に示すようなパルス幅変調器（ＰＷＭ変調器）を用いたＤＡＣ６１を用いる構成としてもよい。図６に示すＤＡＣ６１において、加算回路６５は、入力信号であるデジタル信号Ｓ６０と三角波を示すデジタル信号Ｓ６２とを加算して量子化回路６６に出力する。量子化回路６１は、パルス幅変調（ＰＷＭ）されたパルス状の信号Ｓ６３（ＰＷＭ信号）を出力する。量子化回路６１は、例えば、図３における量子化回路と同等の構成を有するものを用いることが可能である。

図２においては、信号処理部１０の一例として増幅回路を挙げているが、本発明はこれに限定されず、他の種々のアナログ信号処理回路に対する参照電圧の供給に本発明は適用可能である。

図１は、本発明の実施形態に係る回路装置の構成の一例を示す図である。 図２は、信号処理部１０の構成の一例を示す図である。 図３は、ＤＡＣ２１と電圧設定部３０の構成の一例を示す図である。 図４は、ＤＡＣの出力信号と参照電圧の立ち上がり時の波形を例示する図である。 本実施形態に係る回路装置の一変形例を示す図である。 図６は、ＤＡＣの一変形例を示す図である。 図７は、アナログ信号処理回路に参照電圧を供給する回路の一般的な構成例を示す図である。

符号の説明

１０…信号処理部、２０…電圧生成部、２１，６１…ＤＡＣ、２２…ローパスフィルタ、３０…電圧設定部、４０…電圧供給部、５０…システム制御部、６０…電源スイッチ、７０…イヤフォン端子、８１…スピーカ、８２…プラグ、Ｒ１，Ｒ２…抵抗、Ｃ１…キャパシタ

Claims (9)

1. 回路に参照電圧を供給する電圧供給回路であって、
   入力されるデジタル信号に応じて前記参照電圧を生成する電圧生成部と、
   前記回路への電源供給の開始を示す信号に応じて、当該電源供給の開始後に前記参照電圧を基準電位から所定の電位まで連続的に変化させる前記デジタル信号、及び、前記回路への電源供給の停止を示す信号に応じて、当該電源供給の停止前に前記参照電圧を前記所定の電位から前記基準電位へ連続的に変化させる前記デジタル信号の少なくとも一方を出力する電圧設定部と
   を有する電圧供給回路。
2. 前記電圧設定部は、前記電源供給の開始要因又は停止要因を示す信号に応じて、前記参照電圧を連続的に変化させる際の変化の時間を設定する、
   請求項１に記載の電圧供給回路。
3. 前記電圧生成部は、前記電圧設定部から出力される前記デジタル信号を、当該デジタル信号の値に応じたアナログ信号に変換するデジタル・アナログ変換回路を有する、
   請求項１又は２に記載の電圧供給回路。
4. 前記電圧生成部は、
   前記電圧設定部から出力される前記デジタル信号を、当該デジタル信号の値に応じたパルス状の電圧信号に変換する変換部と、
   前記パルス状の電圧信号を平滑化し、前記参照電圧として出力する平滑部と、
   を有する、
   請求項１又は２に記載の電圧供給回路。
5. 前記パルス状の電圧信号がパルス密度変調（ＰＤＭ）信号である請求項４に記載の電圧供給回路。
6. 前記パルス状の電圧信号がパルス幅変調（ＰＷＭ）信号である請求項４に記載の電圧供給回路。
7. 参照電圧を基準として入力信号を処理する信号処理部と、
   入力されるデジタル信号に応じて前記参照電圧を生成する電圧生成部と、
   前記信号処理部への電源供給の開始を示す信号に応じて、当該電源供給の開始後に前記参照電圧を基準電位から所定の電位まで連続的に変化させる前記デジタル信号、及び、前記信号処理部への電源供給の停止を示す信号に応じて、当該電源供給の停止前に前記参照電圧を前記所定の電位から前記基準電位へ連続的に変化させる前記デジタル信号の少なくとも一方を出力する電圧設定部と
   を有する回路装置。
8. 前記信号処理部への電源供給の開始を示す第１の信号、又は、前記信号処理部の信号出力ラインに負荷が接続されたことを示す第２の信号に応じて前記信号処理部への電源供給を開始する電源制御部を有し、
   前記電圧設定部は、前記第２の信号に応じて前記参照電圧を連続的に変化させる際の変化の時間を、前記第１の信号に応じて当該変化をさせる際の変化の時間より短くする、
   請求項７に記載の回路装置。
9. 前記信号処理部への電源供給の停止を示す信号に応じて、前記参照電圧が前記基準電位へ変化した後、前記信号処理部への電源供給を停止する電源制御部を有する、
   請求項７又は８に記載の回路装置。