JP2008158303A - 表示装置 - Google Patents

Abstract

【課題】輝度のばらつきを抑制した高画質な表示装置を提供することにある。
【解決手段】一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂを有する。奇数行に配列される画素回路１００は信号線ＳＧＬ１０ｎａに接続され、偶数行に配列される画素回路１００は、信号線ＳＧＬ１０ｎｂに接続される。データドライバ１０７はオフセット電圧とデータ電圧とを各信号線ＳＧＬ１０ｎａ〜ＳＧＬ１０ｎｂに時分割で出力する。
【選択図】図７

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含むアクティブマトリクス型表示装置に関するものである。

画像表示装置、例えば液晶表示装置（ＬＣＤ、以下ＬＣＤと記す）などでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御して画像を表示する。
有機ＥＬ表示装置も同様に、各画素回路に発光素子を有する自発光型の表示装置であり、ＬＣＤと比べて画像の視認性が高い、バックライトが不要、応答速度が速い、などの利点がある。
また、各発光素子の輝度はそれに流れる電流値によって制御し、発色の階調を得る。すなわち、発光素子が電流制御型であるという点でＬＣＤと大きく性質が異なる。

有機ＥＬ表示装置はＬＣＤと同様に、駆動方式として単純マトリクス方式と、アクティブマトリクス方式がある。前者は構造が単純であるが、表示装置の大型化や高解像度化には適していないため、各画素回路内部に設けた能動素子、一般には薄膜トランジスタ（ＴＦＴ；Thin Film Transistor、以下ＴＦＴと記す）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

次に、アクティブマトリクス型表示装置の動作原理について説明する。

図１は、アクティブマトリクス型表示装置の構成を示すブロック図である。

この表示装置１は、画素回路（ＰＸＬＣ）５がｍ×ｎのマトリクス状に配列された画素アレイ部２、データドライブ（ＤＤＲＶ）３、ライトスキャナ（ＷＳＣＮ）４、データドライバ３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＳＣＮＬ１〜ＳＣＮＬｍを有する。

図２は、図１の画素回路５の一構成例を示す回路図である。図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。

図２の画素回路５は、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路５のＴＦＴ１１は、ソースが電源電位ＶＤＤに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路５のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬ１〜ＳＧＬｎに、ゲートが対応する行の走査線ＳＣＮＬ１〜ＳＣＮＬｍにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位ＶＤＤに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。

このような構成を有する画素回路５において、輝度データの書き込みを行う画素では、当該画素を含む画素行がデータドライバ３によって走査線ＳＣＮＬを介して選択されることで、その行の画素のＴＦＴ１２がオンする。
このとき、輝度データはドライブ３から信号線ＳＧＬを介して電圧として供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ発光素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

一般に、有機ＥＬ素子の輝度（Ｌｏｌｅｄ）は、当該素子に流れる電流（Ｉｏｌｅｄ）に比例する。したがって、有機ＥＬ発光素子１３の輝度（Ｌｏｌｅｄ）と電流（Ｉｏｌｅｄ）との間には次式（１）が成り立つ。

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）² …（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。

この問題を改善するため多数の画素回路が提案されている。その代表例を図３、図４を参照しながら簡単に説明する。
図３は、アクティブマトリクス型表示装置の構成を示すブロック図である。
また、図４は、図５の画素回路５ａの構成例を示す回路図である。

この表示装置１ａは、画素回路（ＰＸＬＣ）５ａがｍ×ｎのマトリクス状に配列された画素アレイ部２ａ、データドライブ（ＤＤＲＶ）３、ライトスキャナ（ＷＳＣＮ）４ａ、ドライブスキャナ（ＤＳＣＮ）６、オートゼロ回路（ＡＺＲＤ）７、データドライバ３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ１１〜ＳＧＬ１ｎ、ライトスキャナ４ａにより選択駆動される走査線ＳＣＮＬ１１〜ＳＣＮＬ１ｍ、ドライブスキャナ６により選択駆動される駆動線ＤＲＶＬ１１〜ＤＲＶＬ１ｍ、オートゼロ回路７により選択駆動されるオートゼロ線ＡＺＬ１１〜ＡＺＶＬ１ｍを有する。

図４の画素回路５ａは、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図４において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路５ａの動作について、図５に示すタイミングチャートを参照しながら以下に説明する。

図５（Ａ）、（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。

次に、図５（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図５（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図５（Ｄ）に示すように、オフセット電圧Ｖofs が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図５（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称することがある。

図５（Ｂ）、（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をオフセット電圧Ｖofs からデータ電位ΔVdata だけ低い電位とする。この信号線電位の変化は、図５（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。

図５（Ａ）、（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２）

（数３）
Ｖｇ＝ＶCC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）

ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。

一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））²
…（４）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。

（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図４の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。

ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 ＵＳＰ６，２２９，５０６ 特表２００２−５１４３２０号公報のＦＩＧ．３

データドライバ３が各信号線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給する信号電圧の動作ついて、図６を参照しながら説明する。ここでは説明の簡単化のため、３（＝ｍ）×３（＝ｎ）のマトリクス状に配列された画素回路５ａについて考察する。

図６の（Ａ）〜（Ｃ）はそれぞれ走査線ＳＣＮＬ１〜ＳＣＮＬ３に供給される信号のタイミングを、図６の（Ｄ）〜（Ｆ）はそれぞれ駆動線ＤＲＶＬ１〜ＤＲＶＬ３に供給される信号のタイミングを、図６の（Ｇ）〜（Ｉ）はそれぞれオートゼロ線ＡＺＬ１〜ＡＺＬ３に供給される信号のタイミングを示す。図６において、ｂｌａｎｋはブランキング期間を、Ｖｏｆｓはオフセット電圧を、ｄａｔａ（１）〜ｄａｔａ（３）は各信号線ＳＧＬ１１〜ＳＧＬ１３に供給されるデータ電圧をそれぞれ示す。

時刻ｔ１までのブランキング期間の後、時刻ｔ１において走査線ＳＣＮＬ１、駆動線ＤＲＶＬ１、およびオートゼロ線ＡＺＬ１の信号がハイレベルに切り替わる。時刻ｔ２で駆動線ＤＲＶＬ１の信号がローレベルに切り替わり、時刻ｔ３でオートゼロ線ＡＺＬ１の信号がローレベルに切り替わり、時刻ｔ４で走査線ＳＣＮＬ１の信号がローレベルに切り替わる。時刻ｔ５において再び、駆動線ＤＲＶＬ１の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１１には時刻ｔ１から時刻ｔ５の期間にオフセット電圧Ｖｏｆｓ、データ電圧ｄａｔａ（１）の順でデータが供給される。
時刻ｔ６において、走査線ＳＣＮＬ２、駆動線ＤＲＶＬ２、およびオートゼロ線ＡＺＬ２の信号がハイレベルに切り替わる。時刻ｔ７で駆動線ＤＲＶＬ２の信号がローレベルに切り替わり、時刻ｔ８でオートゼロ線ＡＺＬ２の信号がローレベルに切り替わり、時刻ｔ９で走査線ＳＣＮＬ２の信号がローレベルに切り替わる。時刻ｔ１０において再び、駆動線ＤＲＶＬ２の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１２には時刻ｔ５から時刻ｔ１０の期間にオフセット電圧Ｖｏｆｓ、データ電圧ｄａｔａ（２）の順でデータが供給される。

つづいて、時刻ｔ１１において、走査線ＳＣＮＬ３、駆動線ＤＲＶＬ３、およびオートゼロ線ＡＺＬ３の信号がハイレベルに切り替わる。時刻ｔ１２で駆動線ＤＲＶＬ３の信号がローレベルに切り替わり、時刻ｔ１３でオートゼロ線ＡＺＬ３の信号がローレベルに切り替わり、時刻ｔ１４で走査線ＳＣＮＬ３の信号がローレベルに切り替わる。時刻ｔ１５において再び、駆動線ＤＲＶＬ３の信号がハイレベルに切り替わり、発光素子２５が発光する。
なお、信号線ＳＧＬ１３には時刻ｔ１０から時刻ｔ１５の期間にオフセット電圧ｏｆｓ、データ電圧ｄａｔａ（３）の順でデータが供給される。

以上説明したように、表示装置は、１水平期間中にオフセット電圧Ｖｏｆｓを画素回路に供給してオートゼロ動作を行い、その後データ電圧Ｖｄａｔａを画素回路に書き込む。
しかしながら、表示装置の高画質化に伴い画素回路数が増加すると、走査線等の本数も増加し、１水平期間が短くなる。すると、この１水平期間内にオフセット電圧Ｖｏｆｓを画素回路に供給し、「オートゼロ動作」すなわち、駆動トランジスタの閾値Ｖｔｈの補正を行う十分な時間をとることができなくなる。その結果、有機ＥＬ発光素子の輝度のばらつきが発生することになる。

本発明は、輝度のばらつきを抑制した高画質な表示装置を提供する。

本発明は、複数の種類の信号電圧を出力するドライバと、画素配列に対応して配線され、上記ドライバから上記信号電圧が供給される複数の信号線と、上記信号線から上記信号電圧が入力される複数の画素回路と、を有し、上記複数の画素回路は、異なる上記信号線に接続される複数の画素回路を含み、上記ドライバは、上記複数の種類の信号電圧を時分割で上記各信号線に出力する。

好適には、上記複数の信号線は、上記画素回路の各列方向に配列され、上記画素回路は、偶数行と奇数行とで異なる上記信号線に接続されている。

好適には、３本の信号線を有し、複数の上記画素配列に対して上記３本の信号線が配線され、上記複数の画素回路は、上記３本の信号線に対して、それぞれ異なる信号線に接続される複数の画素回路を含む。

好適には、上記ドライバは、少なくとも上記輝度情報を含む第１の信号電圧と第２の信号電圧とをそれぞれ上記信号線へ出力し、上記画素回路は、上記第１もしくは上記第２の信号電圧が書き込まれるノードと、上記ノードの信号電圧によって制御される駆動トランジスタと、を含み、上記第１の信号電圧が供給される時は、当該第１の信号電圧を上記ノードへ書き込んで上記駆動トランジスタを駆動し、上記第２の信号電圧が供給される時は、当該第２の信号電圧を上記ノードへ書き込んで上記駆動トランジスタのばらつき補正動作を行う。

本発明によれば、信号電圧が供給される複数の信号線を有し、異なる信号線に接続される複数の画素回路を含み、ドライバは複数の種類の信号電圧を時分割で画素回路に出力する。

本発明によれば、表示装置の画質向上を図ることができる。

以下、本発明の実施形態を図面に関連づけて説明する。

（第１実施形態）
図７は、本第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
本表示装置１００ａは、画素回路１００がｍ×ｎのマトリクス状に配列された画素アレイ部１０６、ドライバ（ＤＤＲＶ）１０７、ライトスキャナ（ＷＳＣＮ）１０８、駆動スキャナ（ＤＳＣＮ）１０９、およびオートゼロ回路（ＡＺＲＤ）１１０を有する。ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図７においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。

図７に示すように、画素回路１００に対してライトスキャナ１０８によって選択的に駆動される３行分の走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３が配線され、駆動スキャナ１０９によって選択的に駆動される３行分の駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３が配線され、オートゼロ回路１１０によって選択的に駆動される３行分のオートゼロ線ＡＺＬ１０１〜ＡＺＬＬ１０３が配線されている。
さらに、奇数行に配列される画素回路１００に対してはデータドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａが配線され、偶数行に配列される画素回路１００に対してはデータドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂが配線されている。
信号線ＳＧＬの配線形態に関して具体例をあげると、たとえば、奇数行である１行１列目に配列される画素回路１００（以後、画素回路１００（１、１）のように記述する）は信号線ＳＧＬ１０１ａに接続され、偶数行である画素回路１００（２、１）は信号線ＳＧＬ１０１ｂに接続され、奇数行である画素回路１００（３、１）は信号線ＳＧＬ１０１ａに接続される。

次に、画素回路１００の構成例について説明する。
図８は、第１実施形態に係る画素回路１００の一構成例を示す回路図である。

図８の画素回路１００は、駆動トランジスタであるｐチャネルＴＦＴ１０１、ｎチャネルＴＦＴ１０２〜ＴＦＴ１０４、およびキャパシタＣ１０１とＣ１０２、電圧が書き込まれるノードＮＤ１０１、ノードＮＤ１０２〜ＮＤ１０３、および有機ＥＬ素子（ＯＬＥＤ）１０５を有する。
各画素回路１００のＴＦＴ１０１は、ソースが電源電位ＶＤＤに、ゲートがノードＮＤ１０２に、ドレインがノードＮＤ１０３に接続されている。有機ＥＬ発光素子１０５は、アノードがＴＦＴ１０２を介してノードＮＤ１０３に、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１００のＴＦＴ１０２は、ソースがノードＮＤ１０３に、ドレインが有機ＥＬ発光素子１０５のアノードに、ゲートが対応する行の駆動線ＤＲＶＬにそれぞれ接続されている。
また、各画素回路１００のＴＦＴ１０３は、ソースがノードＮＤ１０３に、ドレインがノードＮＤ１０２に、ゲートが対応する行のオートゼロ線ＡＺＬにそれぞれ接続されている。
各画素回路１００のＴＦＴ１０４は、奇数行に配置されている場合はソースがそれぞれ対応する信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａに、偶数行に配置されている場合はソースがそれぞれ対応する信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂに接続され、ドレインが ノードＮＤ２０１に接続され、ゲートが対応する走査線ＳＣＮＬにそれぞれ接続されている。
さらに、キャパシタＣ１０１は、一端が電源電位ＶＤＤに、他端がノードＮＤ１０２にそれぞれ接続され、キャパシタＣ１０２は、一端がノードＮＤ１０１に、他端がノードＮＤ１０２にそれぞれ接続されている。

以下に、第１実施形態に係る画素回路１００の動作について図９を参照しながら説明する。

図９は、第１実施形態に係る画素回路のタイミングチャートである。
図９（Ａ）は走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３（図９ではＳＣＮＬと表記）に供給される信号のタイミングを、図９（Ｂ）は駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３（図９ではＤＲＶＬと表記）に供給される信号のタイミングを、図９（Ｃ）はオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３（図９ではＡＺＬと表記）に供給される信号のタイミングを、図９（Ｄ）はデータドライバ１０７が信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａおよび信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ｂ（図９ではＳＧＬと表記）に供給するオフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇを、図９（Ｅ）はノードＮＤ１０１における電位Ｖｉｎを、図９（Ｆ）はノードＮＤ１０２における電位Ｖｇを、図９（Ｇ）は画素回路１００の状態をそれぞれ示す。ここで、オフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇとの関係は、ドライバ１０３が供給するデータ電圧をＶｄａｔａとすると（Ｖｓｉｇ＝Ｖｏｆｓ−Ｖｄａｔａ）である。ただし、Ｖｄａｔａは（Ｖｄａｔａ＞０）とする。また、図９において、任意の画素回路１００に接続された信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬについて説明を行う。

図９（Ａ）、（Ｂ）、（Ｃ）に示すように、走査線ＳＣＮＬ、オートゼロ線ＡＺＬ、および駆動線ＤＲＶＬの信号をハイレベルに切り替え、ＴＦＴ１０２〜ＴＦＴ１０４をオン（導通状態）に切り替える。この時、図９（Ｅ）に示すように、ノードＮＤ１０２の電位は上昇し、図９（Ｆ）に示すように、ノードＮＤ１０１の電位は下がる。
次に、図９（Ｂ）に示すように、ノードＮＤ１０１の電位が下がり、ＴＦＴ１０１の閾値に達する前に駆動線ＤＲＶＬをローレベルとし、ＴＦＴ１０２を非導通状態とする。このとき、図９（Ｄ）に示すようにデータスキャナはオフセット電圧Ｖｏｆｓを信号線ＳＧＬに供給し、図９（Ｅ）に示すように、オフセット電圧Ｖｏｆｓ が与えられる。また、ＴＦＴ１０１に流れる電流が遮断されるため、図９（Ｆ）に示すようにノードＮＤ１０１の電位Ｖｇは上昇するが、その電位がＶＤＤ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ１０１は非導通状態となって電位が安定し、ＴＦＴ１０１の閾値Ｖｔｈが補正される。
その後、オートゼロ線ＡＺＬの信号はローレベルに切り替わり、データドライバ１０７は信号線ＳＧＬに信号電圧Ｖｓｉｇを供給する。キャパシタＣ１０１〜Ｃ１０２に所定の電荷量が蓄えられ、図９（Ｅ）に図示するように再びノードＮＤ１０２の電位はオフセット電圧Ｖｏｆｓからデータ電圧Ｖｄａｔａだけ下降する。また、図９（Ｆ）に図示するように、ノードＮＤ１０１の電位は信号電圧Ｖｓｉｇよりデータ電圧ｄａｔａだけ下降して、このノードＮＤ１０１にデータ電圧Ｖｄａｔａが書き込まれる。
ノード１０１へのデータ電圧の書き込み後、走査線ＳＣＮＬはローレベルに切り替わり、ノードＮＤ１０１に書き込まれた電圧によりＴＦＴ１０１はオンに切り替わる。再び駆動線ＤＲＶＬがハイレベルに切り替わり、駆動線ＤＲＶＬがハイレベルを維持する期間にデータ電圧に応じた電流が有機ＥＬ発光素子１０５に流れ、有機ＥＬ発光素子１０５は電流量に応じた輝度で発光する。

これから、本実施形態に係るデータドライバ１０７、ライトスキャナ１０８、駆動スキャナ１０９、およびオートゼロ回路１１０が信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬに供給する信号電圧の動作について、図１０を参照しながら説明する。

図１０は、第１実施形態に係る信号線ＳＣＮＬ、駆動線ＤＲＶＬ、信号線ＡＺＬ、および信号線ＳＧＬに供給される信号電圧のタイミングチャートの一例である。

図１０（Ａ）は信号線ＳＧＬ１０１ａ〜ＳＧＬ１０３ａ（以後ＳＧＬ１０ｎａと表記）に供給される信号のタイミングを、図１０（Ｂ）は信号線ＳＧＬ１０１ｂ〜ＳＧＬ１０３ａ（以後ＳＧＬ１０ｎと表記）に供給される信号のタイミングを、図１０（Ｃ）〜（Ｅ）はそれぞれ走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３に供給される信号のタイミングを、図１０（Ｆ）〜（Ｈ）はそれぞれ駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３に供給される信号のタイミングを、図１０（Ｉ）〜（Ｋ）はそれぞれオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３に供給される信号のタイミングを示す。
なお、図１０の説明を簡単にするために、任意の列に配列される画素回路１００（１、ｎ）〜画素回路１００（３、ｎ）について説明を行う。また、画素回路１００（１、ｎ）は信号線ＳＧＬ１０ｎ、画素回路１００（２、ｎ）は信号線ＳＧＬ１０ｎ、画素回路１００（３、ｎ）は信号線ＳＧＬ１０ｎそれぞれ接続されている。

時刻ｔ０から時刻ｔ１の期間は、ブランキング期間（ｂｌａｎｋと表記）を設けてあるため、信号電圧は信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂのいずれにも供給されない。
時刻ｔ１までのブランキング期間の後、時刻ｔ１から時刻ｔ５まで信号線ＳＧＬ１０ｎａにオフセット電圧Ｖｏｆｓが供給される。信号線ＳＧＬ１０ｎｂは、時刻ｔ５までブランキング期間であるため、信号は供給されない。
時刻ｔ２において、走査線ＳＣＮＬ１０１、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０１は、時刻ｔ９までハイレベルが保持され、駆動線ＤＲＶＬ１０１は、時刻ｔ３までハイレベルが保持される。オートゼロ線ＡＺＬ１０１は、時刻ｔ４までハイレベルが保持され、信号線ＳＧＬ１０ｎａが接続されている画素回路１００（１、ｎ）のＴＦＴ１０１（図８を参照）の閾値補正が行われる。
時刻ｔ５から時刻ｔ１０まで、信号線ＳＧＬ１０ｎａにデータ電圧ｄａｔａ（１）が供給され、信号線ＳＧＮＬ１０ｎａが接続されている画素回路１００（１、ｎ）のノードＮＤ２０１（図８を参照）にデータ電圧ｄａｔａ（１）が書き込まれる。また、時刻ｔ５から時刻ｔ１０まで、信号線ＳＧＬ１０ｎｂにオフセット電圧Ｖｏｆｓが供給される。ここで、ｄａｔａ（１）は画素回路１００（１、ｎ）に書き込まれるデータ電圧である。以降、ｄａｔａ（２）、ｄａｔａ（３）も同様に画素回路１００（２、ｎ）、画素回路１００（３、ｎ）にそれぞれ書き込まれるデータ電圧である。

つづいて、時刻ｔ６において、走査線ＳＣＮＬ１０２、駆動線ＤＲＶＬ１０２、オートゼロ線ＡＺＬ１０２の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０２は、時刻ｔ１４までハイレベルが保持され、駆動線ＤＲＶＬ１０２は、時刻ｔ７までハイレベルが保持される。オートゼロ線ＡＺＬ１０２は、時刻ｔ８までハイレベルが保持され、信号線ＳＧＬ１０ｎｂが接続されている画素回路１００（２、ｎ）のＴＦＴ１０１の閾値補正が行われる。
時刻ｔ１０において、駆動線ＤＲＶＬ１０１の信号が再びハイレベルに切り替わり、画素回路１００（１、ｎ）の発光素子１０５（図８を参照）が発光する。

さらに時刻ｔ１０から時刻ｔ１５まで信号線ＳＧＬ１０ｎａにオフセット電圧Ｖｏｆｓが供給される。また、信号線ＳＧＬ１０ｎｂにデータ電圧ｄａｔａ（２）が供給され、信号線ＳＧＮＬ１０ｎｂが接続されている画素回路１００（２、ｎ）のノードＮＤ２０１にデータ電圧ｄａｔａ（２）が書き込まれる。

時刻ｔ１１において、走査線ＳＣＮＬ１０３、駆動線ＤＲＶＬ１０３、オートゼロ線ＡＺＬ１０３の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０３は、時刻ｔ１６までハイレベルが保持され、駆動線ＤＲＶＬ１０３は、時刻ｔ１２までハイレベルが保持される。オートゼロ線ＡＺＬ１０３は、時刻ｔ１４までハイレベルが保持され、信号線ＳＧＬ１０ｎａが接続されている画素回路１００（３、ｎ）のＴＦＴ１０１の閾値補正が行われる。
時刻ｔ１５において、駆動線ＤＲＶＬ１０２の信号が再びハイレベルに切り替わり、画素回路１００（２、ｎ）の発光素子１０５が発光する。

さらに時刻ｔ１５から時刻ｔ１７まで信号線ＳＧＬ１０ｎｂにオフセット電圧Ｖｏｆｓが供給される。また、信号線ＳＧＬ１０ｎａにデータ電圧ｄａｔａ（３）が供給され、信号線ＳＧＮＬ１０ｎａが接続されている画素回路１００（３、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（３）が書き込まれる。
時刻ｔ１７において、駆動線ＤＲＶＬ１０３の信号が再びハイレベルに切り替わり、画素回路１００（３、ｎ）の発光素子１０５が発光する。

以上の過程で、画素回路１００（１、ｎ）については、時刻ｔ１から時刻ｔ１０までが、画素回路１００（２、ｎ）については、時刻ｔ５から時刻ｔ１５までが、画素回路１００（３、ｎ）については、時刻ｔ１０から時刻ｔ１７までが１水平選択期間である。

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂを有する。
奇数行に配列される画素回路１００は信号線ＳＧＬ１０ｎａに接続され、偶数行に配列される画素回路１００は、信号線ＳＧＬ１０ｎｂに接続される。
したがって、駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノードＮＤ１０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。

（第２実施形態）
図１１は、本第２実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図１１においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。

本表示装置１００ｂと第１実施形態に係る表示装置１００ａとの相違点は、各画素回路１００に接続される信号線ＳＧＬとの接続形態である。
信号線ＳＧＬの接続形態に関して具体例をあげると、たとえば、図１１に示すように、１列目に配列される画素回路１００（１、１）は信号線ＳＧＬ１０１ｃと接続され、画素回路１００（２、１）は信号線ＳＧＬ１０１ｄと接続され、画素回路１００（３、１）は信号線ＳＧＬ１０１ｃと接続されている。
さらに、２列目に配列される画素回路１００（１、２）は信号線ＳＧＬ１０２ｄと接続され、画素回路１００（２、２）は信号線ＳＧＬ１０２ｃと接続され、画素回路１００（３、１）は信号線ＳＧＬ１０２ｄと接続されている。
このように、本実施形態では、画素回路１００は行方向と列方向に対して、信号線ＳＧＬとの接続が異なる。

本実施形態に係る表示装置１００ｂの動作は、第１実施形態に係る表示装置１００ａと同様であるため、説明を省略する。

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０１ｃ〜ＳＧＬ１０３ｃ（以後ＳＧＬ１０ｎｃと表記）と信号線ＳＧＬ１０１ｄ〜ＳＧＬ１０３ｄ（以後ＳＧＬ１０ｎｄと表記）を有する。
画素回路１００は、列方向だけでなく行方向に対しても交互に信号線ＳＧＬ１０ｎｃもしくは信号線ＳＧＬ１０ｎｄと接続されている。
したがって、画素回路１００の駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノードＮＤ１０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えることができる。
さらには、信号線ＳＧＬ１０ｎｃとＳＧＬ１０ｎｄとのレイアウトによって輝度のばらつきが発生しても、輝度のばらつきは市松模様となり、輝度差による視認性を低下させることができる。

（第３実施形態）
図１２は、本第３実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。
ただし、本画素アレイ部１０６の画素回路１００はｍ×ｎに配列されるが、図１２においては、図面および説明の簡単化のために３（＝ｍ）×３（＝ｎ）に配列された例を示している。

本表示装置１００ｃは、信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅ、信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆ、信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇを有する。
本実施形態と第１実施形態に係る表示装置１００ａあるいは第２実施形態に係る表示装置１００ｂとの相違点は、列方向に配線される信号線ＳＧＬの本数および画素回路との配線形態である。

マトリクス状に配列された画素回路１００において、（３ｉ−２）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅが配線され、（３ｉ−１）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆが配線され、（３ｉ）行目に配列される画素回路は、データドライバ１０７によって駆動される３列分の信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇが配線されている。ここで、ｉは（ｉ＝１、２、３、）である。
信号線ＳＧＬの接続形態に関して具体例をあげると、たとえば、図１２に示すように、１列目に配列される画素回路１００（１、１）は信号線ＳＧＬ１０１ｅに接続され、画素回路１００（２、１）は信号線ＳＧＬ１０１ｆに接続され、画素回路１００（３、１）は信号線ＳＧＬ１０１ｇに接続され、図示しない画素回路１００（４、１）は再び、信号線ＳＧＬ１０１ｅに接続されている。

次に、本実施形態に係るデータドライバ１０７、ライトスキャナ１０８、駆動スキャナ１０９、およびオートゼロ回路１１０が信号線ＳＧＬ、信号線ＳＣＮＬ、駆動線ＤＲＶＬ、および信号線ＡＺＬに供給する信号電圧の動作について、図１３を参照しながら説明する。

図１３は、第３実施形態に係る信号線ＳＧＬ、信号線ＳＣＮＬ、駆動線ＤＲＶＬ、および信号線ＡＺＬに供給される信号電圧のタイミングチャートの一例である。

図１３（Ａ）は信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０３ｅ（以後ＳＧＬ１０ｎｅと表記）、図１３（Ｂ）は信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０３ｆ（以後ＳＧＬ１０ｎｆと表記）、図１３（Ｃ）は信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０３ｇ（以後ＳＧＬ１０ｎｇと表記）に供給される信号電圧のタイミングを、図１３（Ｄ）〜（Ｆ）はそれぞれ走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０３に供給される信号電圧のタイミングを、図１３（Ｇ）〜（Ｉ）はそれぞれ駆動線ＤＲＶＬ１０１〜ＤＲＶＬ１０３に供給される信号電圧のタイミングを、図１３（Ｊ）〜（Ｌ）はそれぞれオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０３に供給される信号電圧のタイミングを示す。
なお、図１３の説明を簡単にするために、任意の列に配列される画素回路１００（１、ｎ）〜画素回路１００（３、ｎ）について説明を行う（図１２を参照）。
なお、画素回路１００（１、ｎ）は信号線ＳＧＬ１０ｎｅに、画素回路１００（２、ｎ）は信号線ＳＧＬ１０ｎｆに、画素回路１００（３、ｎ）は信号線ＳＧＬ１０ｎｇにそれぞれ接続されている。

時刻ｔ１から時刻ｔ８までの期間、ＳＧＬ１０ｎｅにオフセット電圧Ｖｏｆｓが供給される。信号線ＳＧＬ１０ｎｆは時刻ｔ４まで、信号線ＳＧＬ１０ｎｇは時刻ｔ８までブランキング期間であるため、信号は供給されない。

時刻ｔ２において、走査線ＳＣＮＬ１０１、駆動線ＤＲＶＬ１０１、オートゼロ線ＡＺＬ１０１の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０１は、時刻ｔ１２までハイレベルが保持され、駆動線ＤＲＶＬ１０１は、時刻ｔ３までハイレベルが保持される。オートゼロ線ＡＺＬ１０１は、時刻ｔ７までハイレベルが保持され、信号線ＳＧＬ１０ｎｅが接続されている画素回路１００（１、ｎ）の駆動トランジスタＴＦＴ１０１（図８を参照）の閾値補正が行われる。
時刻ｔ８から時刻ｔ１３まで、信号線ＳＧＬ１０ｎｅにデータ電圧ｄａｔａ（１）が供給され、時刻ｔ１２まで、信号線ＳＧＮＬ１０ｎｅが接続されている画素回路１００（１、ｎ）のノードＮＤ１０１（図８を参照）にデータ電圧ｄａｔａ（１）が書き込まれる。また、時刻ｔ４から時刻ｔ１３まで、信号線ＳＧＬ１０ｎｆにオフセット電圧Ｖｏｆｓが供給される。ここで、ｄａｔａ（１）は画素回路１００（１、ｎ）に書き込まれるデータ電圧である。以降、ｄａｔａ（２）、ｄａｔａ（３）、ｄａｔａ（４）も同様に画素回路１００（２、ｎ）、画素回路１００（３、ｎ）、画素回路１００（４、ｎ）にそれぞれ書き込まれるデータ電圧である。

時刻ｔ５において、走査線ＳＣＮＬ１０２、駆動線ＤＲＶＬ１０２、オートゼロ線ＡＺＬ１０２の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０２は、時刻ｔ１５までハイレベルが保持され、駆動線ＤＲＶＬ１０２は、時刻ｔ６までハイレベルが保持される。オートゼロ線ＡＺＬ１０２は、時刻ｔ１１までハイレベルが保持され、信号線ＳＧＬ１０ｎｆが接続されている画素回路１００（２、ｎ）のＴＦＴ１０１の閾値補正が行われる。
また、時刻ｔ８から時刻ｔ１６まで、信号線ＳＧＬ１０ｎｇにオフセット電圧Ｖｏｆｓが供給される。

時刻ｔ９において、走査線ＳＣＮＬ１０３、駆動線ＤＲＶＬ１０３、オートゼロ線ＡＺＬ１０３の信号がハイレベルに切り替わる。走査線ＳＣＮＬ１０３は、時刻ｔ１７までハイレベルが保持され、駆動線ＤＲＶＬ１０３は、時刻ｔ１０までハイレベルが保持される。オートゼロ線ＡＺＬ１０３は、時刻ｔ１４までハイレベルが保持され、信号線ＳＧＬ１０ｎｇが接続されている画素回路１００（３、ｎ）のＴＦＴ１０１の閾値補正が行われる。

時刻ｔ１３から時刻ｔ１６まで、信号線ＳＧＬ１０ｎｆにデータ電圧ｄａｔａ（２）が供給され、時刻ｔ１５まで、信号線ＳＧＮＬ１０ｎｆが接続されている画素回路１００（２、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（２）が書き込まれる。

時刻ｔ１３において、駆動線ＤＲＶＬ１０１が再びハイレベルに切り替わり、画素回路１００（１、ｎ）の発光素子１０５が発光する。
また、時刻ｔ１６から時刻ｔ１８まで、信号線ＳＧＬ１０ｎｇにデータ電圧ｄａｔａ（３）が供給され、時刻ｔ１７まで、信号線ＳＧＮＬ１０ｎｇが接続されている画素回路１００（３、ｎ）のノードＮＤ１０１にデータ電圧ｄａｔａ（３）が書き込まれる。

時刻ｔ１６において、駆動線ＤＲＶＬ１０２の信号が再びハイレベルに切り替わり、画素回路１００（２、ｎ）の発光素子１０５が発光する。
その後、時刻ｔ１８において、駆動線ＤＲＶＬ１０３の信号が再びハイレベルに切り替わり、画素回路１００（３、ｎ）の発光素子１０５が発光する。

以上に説明したように、本実施形態では、３本の信号線ＳＧＬ１０ｎｅ、ＳＧＬ１０ｎｆ、ＳＧＬ１０ｎｇを有する。
（３ｉ−２）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｅ〜ＳＧＬ１０ｎｅが配線され、（３ｉ−１）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｆ〜ＳＧＬ１０ｎｆが配線され、（３ｉ）行目に配列される画素回路は、データドライバ１０７によって駆動されるｎ列分の信号線ＳＧＬ１０１ｇ〜ＳＧＬ１０ｎｇが配線されている。
したがって、画素回路１００の駆動トランジスタであるＴＦＴ１０１の閾値補正時間とノード１０１への信号電圧の書き込み時間の負荷が軽減される（図８を参照）。また、閾値補正時間と書き込み時間との合計時間を最大３水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。

（第４実施形態）
本実施形態は、第１実施形態に係る表示装置において、第１実施形態に係る画素回路１００を以下に説明する本実施形態に係る画素回路２００と置き換えたものであり、第１実施形態と同様の効果が得られる。

次に、画素回路２００の構成例について説明する。
図１４は、第４実施形態に係る画素回路の一構成例を示す回路図である。

図１４の画素回路２００は、駆動トランジスタであるｎチャネルＴＦＴ２０１、ｐチャネルＴＦＴ２０２、ｎチャネルＴＦＴ２０３〜ＴＦＴ２０４、およびキャパシタＣ２０１、電圧が書き込まれるノードＮＤ２０１、ノードＮＤ２０２、および有機ＥＬ素子（ＯＬＥＤ）２０５を有する。

画素回路２００において、第１の基準電位（本実施形態では電源電位ＶＤＤ）と第２の基準電位（本実施形態では接地電位ＶＳＳ）との間に、ＴＦＴ２０２、駆動トランジスタとしてのＴＦＴ２０１、ノードＮＤ２０２、および有機ＥＬ発光素子（ＯＬＥＤ）２０５が直列に接続されている。具体的には、有機ＥＬ発光素子２０５のカソードが接地電位ＶＳＳに接続され、アノードがノードＮＤ２０２に接続され、ＴＦＴ２０１のソースがノードＮＤ２０２に接続され、ＴＦＴ２０２のドレインがＴＦＴ２０２のドレインに接続され、ＴＦＴ２０２のソースが電源電位ＶＤＤに接続されている。
そして、ＴＦＴ２０１のゲートがノードＮＤ２０１に接続され、ＴＦＴ２０２のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２０３のドレインがノードＮＤ２０２およびキャパシタＣ２０１の第１電極に接続され、ソースが固定電位Ｖｉｎｉに接続され、ＴＦＴ２０３のゲートがオートゼロ線ＡＺＬに接続されている。また、キャパシタＣ２０１の第２電極がノードＮＤ２０１に接続されている。
信号線ＳＧＬとノードＮＤ２０１との間にＴＦＴ２０４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２０４のゲートが走査線ＳＣＮＬに接続されている。

このように、本実施形態に係る画素回路２００は、駆動トランジスタとしてのＴＦＴ２０１のゲート・ソース間に画素容量としてのキャパシタＣ２０１が接続され、非発光期間にＴＦＴ２０１のソース電位をスイッチトランジスタとしてのＴＦＴ２０３に介して固定電位に接続し、また、ＴＦＴ２０１のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。

以下に、第４実施形態に係る画素回路２００の動作について図１５を参照しながら説明する。

図１５は、第４実施形態に係る画素回路のタイミングチャートである。
図１５（Ａ）は走査線ＳＣＮＬに供給される信号のタイミングを、図１５（Ｂ）は駆動線ＤＲＶＬに供給される信号のタイミングを、図１５（Ｃ）はオートゼロ線に供給される信号のタイミングを、図１５（Ｄ）はデータドライバ１０７が信号線ＳＧＬに供給するオフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇを、図１５（Ｅ）はノードＮＤ２０１における電位Ｖｇを、図１５（Ｆ）はノードＮＤ２０２における電位Ｖｄを、図１５（Ｇ）は画素回路２００の駆動状態をそれぞれ示す。ここで、オフセット電圧Ｖｏｆｓと信号電圧Ｖｓｉｇとの関係は、データドライバ１０７が供給するデータ電圧をＶｄａｔａとすると（Ｖｓｉｇ＝Ｖｏｆｓ＋Ｖｄａｔａ）である。ただし、Ｖｄａｔａは（Ｖｄａｔａ＞０）とする。

図１５（Ａ）、（Ｂ）、（Ｃ）に示すように、データドライバ１０７による駆動線ＤＲＶＬの信号がハイレベル、ライトスキャナ１０８による走査線ＳＣＮＬへの信号がローレベルに保持され、オートゼロ回路１１０によるオートゼロ線ＡＺＬへの信号がローレベルに保持される。
その結果、ＴＦＴ２０３がオンし、このとき、ＴＦＴ２０３を介して電流が流れ、ＴＦＴ２０１のソース電位（ノードＮＤ２０２の電位）はＶｉｎｉまで下降する。そのため、有機ＥＬ発光素子２０５に印加される電圧も０Ｖとなり、有機ＥＬ発光素子２０５は非発光となる。
この場合、ＴＦＴ２０４がオンしてもキャパシタＣ２０１に保持されている電圧、すなわち、ＴＦＴ２０１のゲート電圧は変わらない。また、ノードＮＤ２０１の電位は、信号線ＳＧＬにオフセット電圧Ｖｏｆｓが印加されているため、電位Ｖｏｆｓまで下降する。

そして、オートゼロ線ＡＺＬへの信号がローレベルに切り替えられた後、ドライブスキャナ１０７による駆動線ＤＲＶＬの信号が所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２０３がオフし、ＴＦＴ２０１がオンすることにより、ＴＦＴ２０１、ＴＦＴ２０２の経路に電流が流れ、ノードＮＤ２０２の電位は上昇する。
そして、ドライブスキャナ１０７による駆動線ＤＲＶＬの信号がハイレベルに切り替えられ、駆動線ＡＺＬの信号がローベルに切り替えられる。
以上の結果、駆動トランジスタＴＦＴ２０１のしきい値Ｖｔｈ補正が行われ、ノードＮＤ２０１とノードＮＤ２０２との電位差はＶｔｈとなる。

走査線ＳＣＮＬへの信号は所定期間ハイレベルに保持されており、信号線よりデータである信号電圧をノードＮＤ２０１に書き込み、信号がハイレベルの期間にドライブスキャナ１０７による駆動線ＤＲＶＬへの信号がハイレベルに切り替えられ、やがて駆動線ＤＲＶＬへの信号がローレベルに切り替えられる。
このとき、ＴＦＴ２０１がオンし、そして、ＴＦＴ２０４がオフする。

この場合、ＴＦＴ２０４がオフしており、ＴＦＴ２０１のゲート・ソース間電圧は一定であるので、ＴＦＴ２０１は一定電流を有機ＥＬ発光素子２０５に流す。これによって、ノードＮＤ２０２の電位は有機ＥＬ発光素子２０５に電流が流れる電圧Ｖｅｌまで上昇し、有機ＥＬ発光素子２０５は発光する。

本実施形態に係る表示装置は、一列に配列される画素回路１００に対して列方向に２本の信号線ＳＧＬ１０ｎａとＳＧＬ１０ｎｂを有する。
奇数行に配列される画素回路１００は信号線ＳＧＬ１０ｎａに接続され、偶数行に配列される画素回路１００は、信号線ＳＧＬ１０ｎｂに接続される。
したがって、駆動トランジスタであるＴＦＴ２０１の閾値補正時間とノードＮＤ２０１への信号電圧の書き込み時間の負荷が軽減される。また、閾値補正時間と書き込み時間との合計時間を２水平選択時間有することができるため、十分な閾値補正時間を確保することが可能である。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。

（第５実施形態）
本実施形態は、第２実施形態に係る表示装置において、第２実施形態に係る画素回路１００を第４実施形態に係る画素回路２００と置き換えたものであり、第２実施形態と同様の効果を得られる。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。

（第６実施形態）
本実施形態は、第３実施形態に係る表示装置において、第３実施形態に係る画素回路１００を第４実施形態に係る画素回路２００と置き換えたものであり、第３実施形態と同様の効果を得られる。
その結果、本実施形態に係る表示装置は、輝度のばらつきを抑えた高画質の画像を得ることができる。

なお、本発明の第１実施形態〜第６実施形態に係る画素回路は、本実施形態で説明した以外の構成を有する画素回路と置き換えても本発明に係る実施形態と同様の効果を得ることができる。

以上説明したように、本発明に係る第１実施形態〜第６実施形態は、各画素回路の列方向に複数の信号線を有し、また、異なる信号線に接続される複数の画素回路を有し、ドライバはオフセット電圧とデータ電圧とを各信号線に時分割で出力する。

したがって、駆動トランジスタの閾値補正時間を確保でき、画素数が増加しても輝度のばらつきを抑えた高画質の画像を得ることができる。
また、データ電圧を書き込むスイッチングトランジスタとオフセット電圧を書き込むスイッチングトランジスタとを共有することができるため、スイッチングトランジスタの個数を削減することができる。

アクティブマトリクス型表示装置の構成を示すブロック図である。 図１の画素回路５の一構成例を示す回路図である。 アクティブマトリクス型表示装置の構成を示すブロック図である。 図５の画素回路５ａの構成例を示す回路図である。 画素回路２０のタイミングチャートである。 データドライバ３が各信号線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給する信号のタイミングチャートである。 本第１実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。 第１実施形態に係る画素回路１００の一構成例を示す回路図である。 第１実施形態に係る画素回路のタイミングチャートである。 第１実施形態に係る各線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給される信号電圧のタイミングチャートである。 本第２実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。 本第３実施形態に係るアクティブマトリクス型有機ＥＬ表示装置の一構成例を示すブロック図である。 第３実施形態に係る各線（ＳＧＬ、ＳＣＮＬ、ＤＲＶＬ、ＡＺＬ）に供給される信号電圧のタイミングチャートである。 第４実施形態に係る画素回路の一構成例を示す回路図である。 第４実施形態に係る画素回路のタイミングチャートである。

符号の説明

１００ａ〜１００ｃ…表示装置、１００、２００…画素回路、１０６…画素アレイ部、１０７…ドライバ（ＤＤＲＶ）、１０８…ライトスキャナ（ＷＳＣＮ）、１０９…駆動スキャナ（ＤＳＣＮ）、１１０…オートゼロ回路（ＡＺＲＤ）、１０１…ｐチャネルＴＦＴ、１０２〜１０４…ｎチャネルＴＦＴ、Ｃ１０１、Ｃ１０２…キャパシタ、ＮＤ１０１〜ＮＤ１０３…ノード、１０５…有機ＥＬ素子（ＯＬＥＤ）、ＳＧＬ…信号線、ＳＣＮＬ…走査線、ＤＲＶＬ…駆動線、ＡＺＬ…オートゼロ線。

Claims (4)

1. 複数の種類の信号電圧を出力するドライバと、
   画素配列に対応して配線され、上記ドライバから上記信号電圧が供給される複数の信号線と、
   上記信号線から上記信号電圧が入力される複数の画素回路と、
   を有し、
   上記複数の画素回路は、
   異なる上記信号線に接続される複数の画素回路を含み、
   上記ドライバは、
   上記複数の種類の信号電圧を時分割で上記各信号線に出力する
   表示装置。
2. 上記複数の信号線は、
   上記画素回路の各列方向に配列され、
   上記画素回路は、
   偶数行と奇数行とで異なる上記信号線に接続されている
   請求項１記載の表示装置。
3. ３本の信号線を有し、
   複数の上記画素配列に対して上記３本の信号線が配線され、
   上記複数の画素回路は、
   上記３本の信号線に対して、それぞれ異なる信号線に接続される複数の画素回路を含む
   請求項１記載の表示装置。
4. 上記ドライバは、
   少なくとも上記輝度情報を含む第１の信号電圧と第２の信号電圧とをそれぞれ上記信号線へ出力し、
   上記画素回路は、
   上記第１もしくは上記第２の信号電圧が書き込まれるノードと、
   上記ノードの信号電圧によって制御される駆動トランジスタと、を含み、
   上記第１の信号電圧が供給される時は、当該第１の信号電圧を上記ノードへ書き込んで上記駆動トランジスタを駆動し、
   上記第２の信号電圧が供給される時は、当該第２の信号電圧を上記ノードへ書き込んで上記駆動トランジスタのばらつき補正動作を行う
   請求項１記載の表示装置。

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