JP2008153407A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＴｉＮ膜の改質のために過剰に行っていたプラズマ処理を基板が窒化されない範囲に抑制して低抵抗なコンタクトプラグを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００の上に絶縁膜１０２を形成する工程と、絶縁膜１０２に半導体基板１００と接続するコンタクトホール１０３を形成する工程と、コンタクトホール１０３の内側に第１の金属を含む第１の導電膜１０４を堆積する工程と、第１の導電膜１０４の上に化学気相堆積法により第１の金属の窒化物を含む第２の導電膜１０５を堆積する工程と、半導体基板１００に水素および窒素を含む雰囲気中でプラズマ処理を行う工程と、前記工程の後にコンタクトホール１０３を埋めるように第３の導電膜１０７を堆積する工程を含み、プラズマ処理を行う工程は半導体基板１００を窒化させない所定の条件下で行う。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に微細なコンタクトホールに低抵抗なコンタクトプラグを形成する技術に係るものである。

近年、半導体装置の微細化に伴ってシリコン基板とコンタクトを取るためのコンタクトプラグの開口径についても微細化が進んでいる。
コンタクトプラグの形成方法は以下のものである。シリコン基板上に層間絶縁膜を堆積し、コンタクトパターンを持つ溝を形成した後に、その溝にＷ（タングステン）を埋め込み、引き続いてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐоｌｉｓｈｉｎｇ）法によりＷを研磨除去する。このようにＷを配線材料として用いる場合には、Ｗ膜の下層に密着層としてＴｉ膜、ＴｉＮ膜を用いている（非特許文献１参照）。

このＴｉ膜は基板とのオーミックコンタクトを取るために必要である。一方、ＴｉＮ膜はバリア膜としての機能を持ち、Ｗ膜を堆積する際の反応ガスとＴｉ層との反応を防止するために必要である。

ここで、半導体装置の微細化に伴うコンタクトプラグの開口径の微細化により、コンタクト抵抗の増加が問題となる。以下に、この問題について説明する。
６５ｎｍのデザインルールにおいては、コンタクトプラグ径は１００ｎｍ程度であり、コンタクト抵抗は３０Ω程度であった。このとき、コンタクトプラグボトム部のＴｉ膜の膜厚は１〜５ｎｍ、ＴｉＮ膜の膜厚は６ｎｍ程度が使用されていた。

一方、４５ｎｍのデザインルールになると、コンタクトプラグ径は７０ｎｍ程度に縮小する。このような微細ホールに対し、６５ｎｍのデザインルールで使用していたプロセスをそのまま適用した場合には、コンタクト抵抗は２００Ω程度まで上昇する。これは、コンタクトプラグ内部に占める低抵抗なＷ膜の割合が減少し、高抵抗なＴｉ膜およびＴｉＮ膜の割合が増加するためである。なお、それぞれの膜の比抵抗は、Ｗ膜が１５μΩｃｍ、Ｔｉ膜が１５０μΩｃｍ、ＴｉＮ膜が３００μΩｃｍである。

デバイスの特性を劣化させないためには、コンタクト抵抗は１００Ω程度まで下げる必要がある。そのためには、高抵抗なＴｉ膜あるいはＴｉＮ膜を薄膜化し、低抵抗なＷ膜がコンタクトプラグ内部に占める割合を増加させてやるのが効果的である。Ｔｉ膜は基板とのオーミックコンタクトを取るために必要であり、デザインルールによらず、必要な膜厚は変わらないため、薄膜化することは困難である。一方、ＴｉＮ膜は、バリア性を有する範囲内で薄膜化することが可能である。ＴｉＮの膜厚を、６ｎｍから３ｎｍに薄膜化することにより、コンタクト抵抗を１００Ω以下に抑えることができ、所望のスペックを達成することが出来る。

以下に、従来技術でのコンタクトプラグの形成方法を図面を参照しながら説明する。
図２（ａ）に示すように、トランジスタなどの素子を形成した半導体基板２００の上に、物理的気相成長法によってＮｉを堆積する。その後、約５００℃の熱処理によって半導体基板２００の上にＮｉＳｉ層２０１を形成する。

次に、半導体基板２００のＮｉＳｉ層２０１の上に膜厚３００ｎｍの層間絶縁膜２０２を形成する。
次に、層間絶縁膜２０２上にフォトレジストを用いて幅７０ｎｍのコンタクトパターンを形成する。その後、層間絶縁膜２０２をドライエッチング法により除去することでＮｉＳｉ層２０１と接するコンタクトホール２０３を形成する。その後、スパッタリング法によりコンタクトホール２０３底部のＮｉＳｉ層２０１に対してクリーニングを行う。

次に、図２（ｂ）に示すように、コンタクトホール２０３の内壁に、スパッタリング法を用いてＴｉ膜２０４を形成する。このときのＴｉ膜厚は１６ｎｍである。この場合、コンタクトホール２０３の底部にはＴｉ膜が４ｎｍ堆積する。

次に、図２（ｃ）に示すように、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を用いたＣＶＤ法により、炭素（Ｃ）を多く含んで抵抗の高いＴｉＮ膜２０５を堆積する。
次に、図２（ｄ）に示すように、ＴｉＮ膜２０５をＨ_２及びＮ_２のプラズマに暴露することにより、膜中から炭素を除去して抵抗の低いＴｉＮ膜２０６に改質する。

このように、ＴｉＮ膜２０５の堆積操作と、Ｈ_２及びＮ_２のプラズマ処理によるＴｉＮ膜２０６への改質操作との組み合わせを１つのサイクルとして行うことで、ＴｉＮ膜２０６を１サイクルあたり１．５ｎｍ堆積する。そして、前記サイクルを２回繰り返すことにより、合計３ｎｍのＴｉＮ膜２０６が堆積する。

ここで、非特許文献２によれば、上述したプラズマ処理の影響は表面から８ｎｍの深さまで及ぶ。そのため、１回目のサイクル中のプラズマ処理により、１回目のサイクル中に堆積されたＴｉＮ膜２０６（膜厚１．５ｎｍ）およびコンタクトホール２０３底部のＴｉ膜２０４（膜厚４ｎｍ）に加えて、下地のＮｉＳｉ層２０１のうちＴｉ膜２０４との界面から２．５ｎｍの深さが窒化され、窒化されたＮｉＳｉ層２０７となる。

次に、図２（ｅ）に示すように、コンタクトホール２０３を埋め込むようにＷ膜２０８を堆積する。
次に、図２（ｆ）に示すように、ＣＭＰ法により、Ｗ膜２０８、Ｔｉ膜２０４、ＴｉＮ膜２０６を研磨除去し、コンタクトプラグを形成する。

以上の工程により、従来技術を用いてコンタクトプラグを形成した半導体装置が完成する。
Ａ．Ｓａｂｂａｄｉｎｉ ｅｔ ａｌ．／Ｍｉｃｒоｅｌｅｃｔｒоｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ ５５ （２００１） ２０５−２１１ Ｖ．Ｍｅｌｎｉｋ ｅｔ ａｌ．／Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ Ｂ１０２ （２００３）３５８−３６１

しかしながら、上述した従来技術におけるコンタクトプラグの形成方法は以下の課題を有している。
非特許文献２には、プラズマ処理によってＴｉＮ膜の抵抗が低下する要因は炭素量の減少と結晶化によることが記載されている。ＴｉＮ膜の比抵抗は、プラズマ処理時間の増加とともに単調に減少する。そのため、従来は、ＴｉＮ膜の抵抗を下げるために、十分にプラズマ処理を行うことが通例であった。このような従来技術のプラズマ処理条件を用いた場合には、上述した背景技術の項で述べたように、下地のＮｉＳｉ層の一部が窒化されていた。

一方、本発明者らは、下地のＮｉＳｉ層が窒化された場合にはコンタクト抵抗上昇が生じることを発見した。この知見において、プラズマ処理時間にはコンタクト抵抗が極小値をとる最適な値が存在する。また、本発明者らは、このコンタクト抵抗の上昇は、コンタクトプラグの径が縮小した場合に顕著になることを見出した。すなわち、この事象はコンタクトプラグを微細化した際に半導体装置の特性が劣化する原因となりうる。

そこで本発明は、ＴｉＮ膜の改質のために従来では過剰に行っていたプラズマ処理を、半導体基板が窒化されない範囲に抑制することにより、低抵抗なコンタクトプラグを有する半導体装置およびその製造方法を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記半導体基板と接続するためのコンタクトホールを形成する工程と、前記コンタクトホールの内側に第１の金属を含む第１の導電膜を堆積する工程と、前記第１の導電膜上に化学気相堆積法により第１の金属の窒化物を含む第２の導電膜を堆積する工程と、前記半導体基板に水素および窒素を含む雰囲気中でプラズマ処理を行う工程と、前記工程の後に前記コンタクトホールを埋めるように第３の導電膜を堆積する工程を含み、前記プラズマ処理を行う工程は前記半導体基板を窒化させない所定の条件下で行うことを特徴とする。

また、前記プラズマ処理を行う工程は、プラズマにより窒化される深さが前記第１の導電膜の膜厚以上で、かつ前記第１の導電膜と前記第２の導電膜の膜厚の合計以下となる所定の条件下で行うことを特徴とする。

本発明に係る半導体装置は、半導体基板上に絶縁膜が形成され、前記絶縁膜に前記半導体基板と接続するためのコンタクトホールが形成され、前記コンタクトホールの内側に第１の金属を含む第１の導電膜が堆積し、前記第１の導電膜上に化学気相堆積法により第１の金属の窒化物を含む第２の導電膜が堆積し、前記コンタクトホールを埋めるように第３の導電膜が堆積するものであって、少なくとも第２の導電膜が水素および窒素を含む雰囲気中のプラズマ処理においてプラズマに暴露してなり、かつ前記半導体基板が窒化していないことを特徴とする。

また、前記コンタクトホールの底部における前記第１の導電膜の膜厚が１〜５ｎｍであることを特徴とする。
また、前記コンタクトホールの底部における前記第２の導電膜の膜厚が１〜８ｎｍであることを特徴とする。

本発明に係る半導体装置の製造方法によれば、半導体基板に水素および窒素を含む雰囲気中でプラズマ処理を行う工程が半導体基板を窒化させない所定の条件下で行なわれることで、少なくとも第２の導電膜がプラズマに暴露し、かつ半導体基板の窒化が抑制される。すなわち、第２の導電膜、具体的にはＴｉＮ膜の改質のためのプラズマ処理を、半導体基板が窒化されない窒化深さの範囲で実施することで、ＴｉＮ膜の改質のために従来では過剰に行っていたプラズマ処理による半導体基板の窒化が抑制されるため、低抵抗なコンタクトプラグを形成することが出来る。よって、本発明に係る半導体装置の製造方法を用いた場合は、従来技術と比較して、低抵抗なコンタクトプラグを有する半導体装置を製造することができる。

以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１（ａ）に示すように、トランジスタなどの素子を形成した半導体基板１００の上に、物理的気相成長法によってＮｉを堆積する。その後、約５００℃の熱処理によって半導体基板１００の上にＮｉＳｉ層１０１を形成する。ＮｉＳｉ層１０１の膜厚は３０ｎｍである。

次に、プラズマＣＶＤ法により、半導体基板１００のＮｉＳｉ層１０１の上に膜厚３００ｎｍの層間絶縁膜１０２を形成する。ここで、層間絶縁膜１０２としては、ＵＳＧ（Ｕｎｄｏｐｅｄ ｓｉｌｉｃａｄｅ Ｇｌａｓｓ）を用いる。

次に、層間絶縁膜１０２上にフォトレジストを用いて幅７０ｎｍのコンタクトパターンを形成する。その後、層間絶縁膜１０２をドライエッチング法により除去することによりＮｉＳｉ層１０１と接するコンタクトホール１０３を形成する。その後、スパッタリング法によりコンタクトホール１０３の底部のＮｉＳｉ層１０１に対してクリーニングを行う。

次に、図１（ｂ）に示すように、コンタクトホール１０３の内壁に、スパッタリング法を用いてＴｉ膜１０４を形成する。このときのＴｉ成膜条件は、ＤＣパワー２３００ｋＷ、Ａｒ流量４０ｓｃｃｍで、厚さ１６ｎｍである。この場合、コンタクトホール１０３の底部にはＴｉ膜１０４が４ｎｍ堆積する。このコンタクトホール１０３の底部のＴｉ膜の膜厚は４ｎｍに限定されず、１〜５ｎｍでもよい。

次に、図１（ｃ）に示すように、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を用いたＣＶＤ法により、炭素（Ｃ）を多く含んだ抵抗の高いＴｉＮ膜１０５を堆積する。
次に、図１（ｄ）に示すように、ＴｉＮ膜１０５をＨ_２及びＮ_２のプラズマに暴露することにより、膜中から炭素を除去して抵抗の低いＴｉＮ膜１０６に改質する。

このように、ＴｉＮ膜１０５の堆積操作と、Ｈ_２およびＮ_２のプラズマ処理によるＴｉＮ膜１０６の改質操作との組み合わせを１つのサイクルとして行ない、ＴｉＮ膜１０６を１サイクルあたり１．５ｎｍ堆積する。そして、前記サイクルを２回繰り返すことにより、合計３ｎｍのＴｉＮ膜１０６を堆積した。ここで、ＴｉＮ膜１０６の膜厚は３ｎｍに限定されるものではなく１〜８ｎｍでもよい。このときのプラズマ処理条件は、Ｈ_２流量１８００ｓｃｃｍ、Ｎ_２流量１２００ｓｃｃｍ、圧力１．３Ｔоｒｒ、プラズマパワー１７５０Ｗ、１サイクルあたりの処理時間を８秒とした。

図３は、シリコン酸化膜上のＴｉ膜に対して本条件下でプラズマ処理を行った際のプラズマ処理の時間とプラズマにより窒化される深さ（窒化深さ）との関係を示しており、つまりは窒化深さの処理時間依存性を示している。

図３において、処理時間８秒で窒化される深さは５．４ｎｍと見積もられる。そのため、１回目の１サイクル中のプラズマ処理によって窒化される領域は、１回目のサイクル中において堆積されたＴｉＮ膜１０６（膜厚１．５ｎｍ）およびコンタクトホール１０３底部のＴｉ膜１０４（膜厚４ｎｍ）の一部であり、下地のＮｉＳｉ層１０１は窒化されない。

次に、図１（ｅ）に示すように、Ｗ−ＣＶＤ法又はＷ−ＡＬＤ（Ａｔоｍｉｃ Ｌａｙｅｒ Ｄｅｐоｓｉｔｉоｎ）法により、コンタクトホール１０３を埋め込むようにＷ膜１０７を堆積する。Ｗ膜１０７の膜厚は２００ｎｍである。

次に、図１（ｆ）に示すように、ＣＭＰ法により、Ｗ膜１０７、Ｔｉ膜１０４、ＴｉＮ膜１０６を研磨除去してコンタクトプラグを形成する。
以上の工程により、コンタクトプラグの底部の半導体基板の窒化が抑制された半導体装置が完成する。

本発明の実施形態によると、ＴｉＮ膜の改質のために従来では過剰に行っていたプラズマ処理による基板の窒化が抑制されるので、低抵抗なコンタクトプラグを形成することが出来る。

以上説明したように、本発明は、低抵抗なコンタクトプラグを形成する方法等に有用である。

第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図 従来技術を用いた半導体装置の製造方法の各工程を示す断面図 Ｈ_２、Ｎ_２プラズマ処理により窒化される深さのプラズマ時間依存性を示すグラフ図

符号の説明

１００ 半導体基板
１０１ ＮｉＳｉ層
１０２ 層間絶縁膜
１０３ コンタクトホール
１０４ Ｔｉ膜
１０５ ＴｉＮ膜
１０６ ＴｉＮ膜
１０７ Ｗ膜
２００ 半導体基板
２０１ ＮｉＳｉ層
２０２ 層間絶縁膜
２０３ コンタクトホール
２０４ Ｔｉ膜
２０５ ＴｉＮ膜（高抵抗）
２０６ ＴｉＮ膜（低抵抗）
２０７ 窒化されたＮｉＳｉ層
２０８ Ｗ膜

Claims (5)

1. 半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記半導体基板と接続するためのコンタクトホールを形成する工程と、前記コンタクトホールの内側に第１の金属を含む第１の導電膜を堆積する工程と、前記第１の導電膜上に化学気相堆積法により第１の金属の窒化物を含む第２の導電膜を堆積する工程と、前記半導体基板に水素および窒素を含む雰囲気中でプラズマ処理を行う工程と、前記工程の後に前記コンタクトホールを埋めるように第３の導電膜を堆積する工程を含み、前記プラズマ処理を行う工程は前記半導体基板を窒化させない所定の条件下で行うことを特徴とする半導体装置の製造方法。
2. 前記プラズマ処理を行う工程は、プラズマにより窒化される深さが前記第１の導電膜の膜厚以上で、かつ前記第１の導電膜と前記第２の導電膜の膜厚の合計以下となる所定の条件下で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基板上に絶縁膜が形成され、前記絶縁膜に前記半導体基板と接続するためのコンタクトホールが形成され、前記コンタクトホールの内側に第１の金属を含む第１の導電膜が堆積し、前記第１の導電膜上に化学気相堆積法により第１の金属の窒化物を含む第２の導電膜が堆積し、前記コンタクトホールを埋めるように第３の導電膜が堆積するものであって、少なくとも第２の導電膜が水素および窒素を含む雰囲気中のプラズマ処理においてプラズマに暴露してなり、かつ前記半導体基板が窒化していないことを特徴とする半導体装置。
4. 前記コンタクトホールの底部における前記第１の導電膜の膜厚が１〜５ｎｍであることを特徴とする請求項３に記載の半導体装置。
5. 前記コンタクトホールの底部における前記第２の導電膜の膜厚が１〜８ｎｍであることを特徴とする請求項３又は４に記載の半導体装置。

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