JP2008148288A5

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Publication number: JP2008148288A5
Application number: JP2007287006A
Authority: JP
Filing date: 2007-11-05
Publication date: 2010-11-25
Anticipated expiration: 2027-11-05

Claims

第一の電源に接続されたハイサイドのスイッチング素子と第二の電源もしくはグラウンドに接続されたローサイドのスイッチング素子とを接続したトーテムポール型の出力回路と、
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、
入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
Ｄ級アンプの出力段のスイッチングを開始するとき、開始直後にハイサイドもしくはローサイドのスイッチング素子をオンさせる第一のスイッチング期間の長さを、前記第一のスイッチング期間に続いて、ローサイドもしくはハイサイドのスイッチング素子をオンさせる第二のスイッチング期間の長さよりも短い期間に設定する第一の手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、停止直前にハイサイドもしくはローサイドのスイッチング素子をオンさせる第四のスイッチング期間の長さを、前記第四のスイッチング期間の前に、ローサイドもしくはハイサイドのスイッチング素子をオンさせる第三のスイッチング期間の長さよりも短い期間に設定する第二の手段の両方またはいずれか一方の手段を含むことを特徴とするＤ級アンプの制御回路。
少なくとも前記第一の手段は、前記第一のスイッチング期間を前記第二のスイッチング期間の１／２と設定し、
前記第二の手段は、前記第四のスイッチング期間を前記第三のスイッチング期間の１／２とすることを特徴とする請求項１記載の制御回路。
Ｄ級アンプの出力段のスイッチングを開始以後、または停止以前にスイッチング周波数を第一の周波数に設定する手段と、
スイッチングを開始した後、所定時間経過後に前記スイッチング周波数を前記第一の周波数から、前記第一の周波数よりも低い第二の周波数に変更する手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、前記スイッチング周波数を前記第二の周波数から、前記第二の周波数よりも高い第三の周波数に変更する手段と、
前記第三の周波数に変更した後、所定時間経過後に、Ｄ級アンプの出力段のスイッチングを停止するか、あるいは出力ミュート制御を行う手段を有し出力ミュート制御を行うことを特徴とする請求項１に記載のＤ級アンプの制御回路。
Ｄ級アンプの出力の振幅を検出する出力振幅検出手段と、
Ｄ級アンプの出力段のスイッチングを開始以後、または停止以前に開始するときのスイッチング周波数を第一の周波数に設定する手段と、
スイッチングを開始した後、前記出力振幅検出手段において検出される振幅が略０に収束した後に、前記スイッチング周波数を前記第一の周波数から、前記第一の周波数よりも低い第二の周波数に変更する手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、前記スイッチング周波数を前記第二の周波数から、前記第二の周波数よりも高い第三の周波数に変更する手段と、
前記第三の周波数に変更した後、前記出力振幅検出手段において検出される振幅が略０に収束した後に、Ｄ級アンプの出力段のスイッチングを停止するか、あるいは出力ミュート制御を行う手段と、
を備えることを特徴とする請求項１または請求項２に記載のＤ級アンプの制御回路。
第一の電源に接続されたハイサイドのスイッチング素子と第二の電源もしくはグラウンドに接続されたローサイドのスイッチング素子とを接続したトーテムポール型の出力回路と、前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
前記クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮの値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持するフリップフロップと、
前記コンパレータの出力と前記フリップフロップの出力との論理積を出力するＡＮＤゲートと、
を備えることを特徴とするＤ級アンプの制御回路。
第一の電源に接続されたハイサイドのスイッチング素子と第二の電源もしくはグラウンドに接続されたローサイドのスイッチング素子とを接続したトーテムポール型の出力回路と、前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、
第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、
前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、
前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮの値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記ＵＰ／ＤＯＷＮ信号をカウント基準として、前記第一のフリップフロップからの出力信号を所定カウント数遅延させた信号ＤＥＬＡＹを生成する遅延器と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ信号との論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、
前記コンパレータの出力と前記第二のフリップフロップの出力との論理積を出力するＡＮＤゲートと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記スイッチは、前記第一のフリップフロップからの出力信号と前記遅延器からの出力信号ＤＥＬＡＹとの論理積の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていることを特徴とするＤ級アンプの制御回路。
第一の電源に接続されたハイサイドのスイッチング素子と第二の電源もしくはグラウンドに接続されたローサイドのスイッチング素子とを接続したトーテムポール型の出力回路と、
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
Ｄ級アンプの出力の振幅が０に収束しているかどうかを検出し、検出信号ＤＥＬＡＹ１として出力する出力振幅検出回路と、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮと、前記出力振幅検出回路からの出力信号ＤＥＬＡＹ１と、の論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記コンパレータの出力と前記第一のフリップフロップの出力との論理積を出力するＡＮＤゲートと、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ１信号との論理積の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記出力振幅検出回路は、Ｄ級アンプの出力の振幅が略０に収束（振幅約０の状態が所定時間継続）した時点で、前記ＳＷ＿ＯＮ信号の値が１であれば、前記ＤＥＬＡＹ１信号の値を０から１に遷移させ、逆に前記ＳＷ＿ＯＮ信号の値が０であれば、前記ＤＥＬＡＹ１信号の値を１から０に遷移させるように構成され、
前記スイッチは、前記第二のフリップフロップから出力される信号の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていること
を特徴とするＤ級アンプの制御回路。
第一の電源に接続されたハイサイドのスイッチング素子と第二の電源もしくはグラウンドに接続されたローサイドのスイッチング素子とを接続したトーテムポール型の出力回路と、
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、
入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
前記ＵＰ／ＤＯＷＮ信号をカウント基準として、スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮを所定カウント数遅延させた信号ＤＥＬＡＹ２を生成する遅延器と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ２信号との論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記コンパレータの出力と前記第一のフリップフロップの出力との論理積を出力するＡＮＤゲートと、
Ｄ級アンプの出力の振幅が０に収束しているかどうかを検出し、検出信号ＤＥＬＡＹ１として出力する出力振幅検出回路と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ１信号との論理積の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記出力振幅検出回路は、Ｄ級アンプの出力の振幅が略０に収束（振幅約０の状態が所定時間継続）した時点で、前記ＳＷ＿ＯＮ信号の値が１であれば、前記ＤＥＬＡＹ１信号の値を０から１に遷移させ、逆に前記ＳＷ＿ＯＮ信号の値が０であれば、前記ＤＥＬＡＹ１信号の値を１から０に遷移させるように構成され、
前記スイッチは、前記第二のフリップフロップからの出力信号の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていることを特徴とするＤ級アンプの制御回路。
請求項１乃至８のＤ級アンプの制御回路を備えた液体噴射装置。
請求項９の液体噴射装置を備えた印刷装置。