JP2008148104A - パワー半導体装置 - Google Patents

Abstract

【課題】一度異常が検出されたなら、電源を遮断しても継続的に通電を制限できるパワー半導体装置を提供する。
【解決手段】制御信号が入力される外部制御端子８と、出力電流が流入または流出する２つの外部出力端子３，４と、出力電流を制御するパワー半導体素子２とを有する半導体装置１に、パワー半導体素子２の動作状態に応じた電気信号を出力する動作状態検出回路６と、動作状態検出回路６の出力が入力され、動作状態検出回路６の出力がパワー半導体素子２の異常を示す値になると所定の出力状態となり、電源が遮断されても所定の出力状態を保持し続ける不揮発性の状態保持回路７と、前記制御信号および状態保持回路の出力に応じて、パワー半導体素子２の出力を制限する制御回路５とを設ける。
【選択図】図１

Description

本発明は、パワー半導体装置、特に、保護回路を備えるパワー半導体装置に関する。

ＩＧＢＴやＭＯＳＦＥＴのようなパワースイッチング半導体素子を備えるパワー半導体装置は、パッケージ内にパワースイッチング素子の過熱等の異常状態を検知して電流を遮断するような保護回路を備えるものがある。

例えば、デバイスが温度検出を行い、過熱状態を検出するとその状態をラッチに保持し、パワーＭＯＳＦＥＴのソース−ゲート間を短絡させてパワーＭＯＳＦＥＴを遮断する３ピンのパワー半導体装置が存在する。通常、このようなパワー半導体装置の保護回路用の電源はゲート−ソース間電圧を用いており、ゲート入力電圧が０Ｖとなると、ラッチ状態が解除される。

特許文献１には、図１０に示すように、パワーＭＯＳＦＥＴ４１を制御するために、動作状態検出回路４２でパワーＭＯＳＦＥＴ４１の状態を検出し、動作状態検出回路４２の出力が異常を示す値に変化したときは、その出力状態をラッチ回路４３で保持し、制御回路４４はラッチ回路４３の出力が異常を示す値である場合にはパワーＭＯＳＦＥＴ４１のゲート電圧をＬＯレベルに低下させて、パワーＭＯＳＦＥＴ４１の出力を遮断する構成において、ラッチ回路４３にダイオード４５を設けたパワー半導体装置が開示されている。

特許文献１のパワー半導体装置は、ラッチ回路４３にダイオード４５を設けたことで、外部ゲート端子４６に０Ｖを印加してもラッチ回路４３の寄生ゲート容量Ｃに保持された電荷が放電され難く、短時間であればパワーＭＯＳＦＥＴ４１の異常を示す出力状態を保持することができる。

しかしながら、図１０のパワー半導体装置においても、外部ゲート入力端子４６に０Ｖを長時間印加したり、パワー半導体装置を回路から取り外して外部ゲート入力端子４６を長時間フローティング状態にすると、ラッチ回路４３の寄生ゲート容量Ｃに保持された電荷が放電されてしまい、その状態を保持できなくなる。

大電流をスイッチングするパワー半導体装置において、一度でも、パワーＭＯＳＦＥＴ４１の異常状態を検出したときは、パワー半導体装置や周囲のシステムに異常が発生していることも考えられる。よって、外部ゲート端子４６に印加する信号をオフにした後再度オンにしたときに、制御回路がパワーＭＯＳＦＥＴ４１にゲート電圧を印加して大電流を通電させてしまうと、パワーＭＯＳＦＥＴ４１や周囲のシステムの等のさらなる破損やそれに伴うシステムの誤動作を招き、重大な事故や火災等につながる危険がある。
特許第３１６９７２３号公報 特許第２５２２２０８号公報 特開２００５−１５０７６２号公報

前記問題点に鑑みて、本発明は、一度異常が検出されたなら、電源を遮断しても継続的に通電を制限できるパワー半導体装置を提供することを課題とする。

前記課題を解決するために、本発明によるパワー半導体は、制御信号が入力される外部制御端子と、出力電流が流入または流出する２つの外部出力端子と、前記出力電流を制御するパワー半導体素子と、前記パワー半導体素子の動作状態に応じた電気信号を出力する動作状態検出回路と、前記動作状態検出回路の出力が入力され、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になると所定の出力状態となり、電源が遮断されても前記所定の出力状態を保持し続ける不揮発性の状態保持回路と、前記制御信号および前記状態保持回路の出力に応じて、前記パワー半導体素子の出力を制限する制御回路とを有するものとする。

この構成によれば、電源が遮断されても不揮発性の状態保持回路がパワー半導体素子の動作状態を保持し続けるので、電源が遮断される前にパワー半導体素子に異常があった場合には、再度電源が接続されたときにも引き続きパワー半導体素子の出力を制限することができ、パワー半導体装置や周囲のシステムの破壊およびそれに伴うシステムの誤動作を防止できる。

また、本発明のパワー半導体装置において、前記外部制御端子に入力される前記制御信号は、前記動作状態検出回路および前記状態保持回路の電源として利用されてもよい。

この構成によれば、動作状態検出回路および状態保持回路に電源を供給するための電源端子を設ける必要がなく、パワー半導体素子を使用するための配線が簡単になる。

また、前記状態保持回路は、不揮発性メモリを備え、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になったことを示すデータを不揮発性メモリに記録してもよい。

この構成によれば、電源が遮断されても、パワー半導体素子に異常があるか否かの情報を保持し続けることができる。

また、本発明のパワー半導体装置において、記不揮発性メモリに記録したデータを初期化するリセット回路をさらに有してもよい。

この構成によれば、一度パワー半導体素子の動作を制限しても、動作を制限する必要がないことが確認されたときは、不揮発性メモリの記録を初期化することでパワー半導体素子の出力の制限を解除して、パワー半導体装置を再度最大能力で使用可能にすることができる。

前記リセット回路は、前記制御信号の電圧が所定の値になったとき、前記前記不揮発性メモリに記録したデータを初期化してもよく、パワー半導体装置にさらに設けた外部リセット端子にリセット信号が入力されたときに前記前記不揮発性メモリに記録したデータを初期化してもよい。

この構成によれば、ユーザが人為的に状態保持回路をリセットすることができる。

また、本発明のパワー半導体装置において、前記状態保持回路は、ヒューズを備え、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になったとき、前記ヒューズを溶断してもよい。

この構成によっても、パワー半導体装置や周囲のシステムの破壊や誤動作を防止できる。

前記ヒューズは、前記半導体装置のパッケージ内に交換不能に埋設されてもよいし、着脱可能に装着されてもよい。また、前記ヒューズは、溶断の有無を目視できるように露出して配設されていることが好ましい。

また、本発明のパワー半導体装置において、前記状態保持回路は、導通状態または遮断状態に安定するラッチ型スイッチを備え、前記所定の出力状態を前記ラッチ型スイッチの導通または遮断によって保持してもよい。

この構成によっても、パワー半導体装置や周囲のシステムの破壊や誤動作を防止できる。

前記ラッチ型スイッチは、前記導通状態および前記遮断状態のいずれか一方の状態を初期状態として、他方の状態が前記所定の出力状態を示し、前記初期状態に復帰させるリセット手段を備えてもよく、前記リセット手段は、前記導状態態または前記遮断状態を機械的動作によって選択する操作部材であっても、外部から入力される電気信号によって、前記ラッチ型スイッチを前記初期状態に復帰させるものであってもよい。

また、本発明のパワー半導体装置において、前記動作状態検出回路は、前記パワー半導体素子の温度を検出する温度検出回路であってもよい。

この構成によれば、パワー半導体素子の過熱による破損を防止することができる。

また、本発明のパワー半導体装置において、前記状態保持回路または前記制御回路の出力を外部に導出するステータス端子をさらに有してもよい。

この構成によれば、パワー半導体装置が異常を検出して出力を制限しているか否かをモニタリングできる。

本発明によれば、電源が遮断されても不揮発性の状態保持回路がパワー半導体素子の動作状態を保持し続けるので、パワー半導体素子に異常を検出した後は、電源を一時的に遮断しても、出力を制限（遮断を含む）して、パワー半導体素子の破損や、周囲のシステムの、破壊や誤動作を防止できる。

これより、本発明の実施形態について、図面を参照しながら説明する。
図１に、本発明の第１実施形態のパワー半導体装置１を示す。パワー半導体装置１は、パワー半導体素子の１つであるパワーＭＯＳＦＥＴ（電界効果トランジスタ）２と、パワーＭＯＳＦＥＴ２のソースおよびドレイン（出力電流の入出力電極）にそれぞれ接続された外部出力端子３，４と、パワーＭＯＳＦＥＴ２のゲート電極に電圧を印加可能な制御回路５と、パワーＭＯＳＦＥＴ２の動作状態を検出する動作状態検出回路６と、動作状態検出回路６の出力状態を保持する不揮発性状態保持回路７と、動作状態検出回路６、不揮発性状態保持回路７および制御回路５に電源を兼ねた制御信号を印加するための外部制御端子８とを有している。

動作状態検出回路６は、パワーＭＯＳＦＥＴ２の例えば温度のような動作状態に応じて電圧を出力する。不揮発性状体保持回路７は、動作状態検出回路６の出力がパワー半導体装置１の異常を示す値になったときに、その出力状態を保持するラッチ回路であり、外部制御端子８から供給される電源が遮断されても、その出力状態を保持することができるように構成されている。制御回路５は、外部制御端子８から電源が供給され、且つ、不揮発性状態保持回路７の出力がパワー半導体装置１に異常が認められないことを示す所定の値であるときにのみ、パワーＭＯＳＦＥＴ２のゲート電極に所定の電圧を印加して、ソース−ドレイン間、つまり、外部出力端子３−４間に電流を流すことができるようにする。

例えば、動作状態検出回路６は、パワー半導体装置１の異常を検出すると、ＨＩレベルの電圧信号を出力する。この電圧信号が入力された不揮発性状態保持回路７は、ＨＩレベルの電圧信号を出力し、その出力状態をラッチ（自己保持）する。制御回路５は、不揮発性状態保持回路７からＨＩレベルの電圧信号が入力されると外部制御端子８からの入力をパワーＭＯＳＦＥＴ２のゲートに電圧を印加しないようにする。これにより、パワーＭＯＳＦＥＴ２は、オフ状態になり、ドレイン電流が遮断される。

外部制御端子８に印加される電圧を０Ｖとしても、不揮発性状態保持回路７に保持された出力状態はリセットされずに保持され続ける。その後、外部制御端子８に再び制御信号が印加されても、動作状態検出回路６が過去に異常状態を検出したことがあれば、不揮発性状態保持回路７に異常を検出したことを示す出力状態が保持されているので、制御回路５は、パワーＭＯＳＦＥＴ２をオンすることなく、ドレイン電流を遮断し続ける。

また、パワー半導体装置１全体をシステムから取り外し、外部制御端子８および外部出力端子３，４がフローティング状態となったとしても、動作状態検出回路６が過去にパワー半導体装置１の異常状態を検出したことがあれば、不揮発性状態保持回路７が異常を示す出力状態を保持しているので、パワーＭＯＳＥＴ２がオンされることはない。

つまり、パワー半導体装置１では、パワーＭＯＳＦＥＴ２が異常状態になった後は、一旦、電源をオフにしても、再度電流を出力することがない。このため、パワー半導体装置１を組み込んだシステムは、パワー半導体装置１の修理または交換をしなければ再起動できないので、システムの安全確認が確実になる。

図２に、本発明の第２実施形態のパワー半導体装置１を示す。以降の説明において、先に説明したのと同じ構成要素には同じ符号を付して説明を省略する。

本実施形態のパワー半導体装置１の不揮発性状態保持回路７は、不揮発性メモリ９と、書込状態決定回路１０と、書込パルス生成回路１１とからなっている。書込状態決定回路１０は、動作状態検出回路６の出力を基に書込データを生成する。書込パルス生成回路１１は、動作状態検出回路６の出力がＬＯからＨＩに変化する立ち上がりを検出して、書込パルスを生成する。不揮発性メモリ９は、書込パルスが入力されると、そのときの書込データの値を内部の不揮発性メモリセルに記録する。また、不揮発性メモリ９に記録されているデータは、常時読み出されて制御回路５に対して出力される。

書込パルス生成回路１１が動作状態検出回路６の出力の立ち上がりを抽出したとき、書込データは常にＨＩとなる。つまり、一度、不揮発性メモリ９にＨＩ信号を示すデータが記録されると、不揮発性メモリ９のデータがＬＯを示す値に書き換えられることはない。よって、動作状態検出回路６が一度でもパワー半導体装置１の異常を検出すると、それ以後、制御回路５は、パワーＭＯＳＦＥＴ２をオフして、外部出力端子３，４間に通電させないようにする。このため、本実施形態のパワー半導体装置１は、一度でもパワー半導体装置１の異常を検出すると、システムを再起動するためには交換される必要がある。

図３に、本発明の第３実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１は、不揮発性メモリ９にＬＯのデータを書き込むための信号を出力するリセット回路１２と、リセット回路１２に信号を出力させるためのトリガ信号を入力するための外部リセット端子１３と、動作状態検出回路６、不揮発性状態保持回路７および制御回路５に電源を供給するため設けられた外部電源端子１４および外部グランド端子１５とを有している。

書込パルス生成回路１１は、動作状態検出回路６の出力の立ち上がり、または、リセット回路１２の出力の立ち上がりを検出すると、不揮発性メモリ９にデータの書き換えを行わせる書き込みパルスを出力する。ただし、書込パルス生成回路１１は、動作状態検出回路６の出力の立ち上がりを検出したときでも、リセット回路１２の出力がＨＩであれば、書込パルスを発生しないようになっている。

書込状態決定回路１０は、動作状態検出回路６の出力とリセット回路１２の出力の反転値との論理積を出力する。つまり、リセット回路１２の出力がＬＯであり、且つ、動作状態検出回路６の出力がＨＩであるときだけＨＩを出力し、それ以外の場合にはＬＯを出力するようになっている。

本実施形態のパワー半導体装置１は、動作状態検出回路６がパワー半導体装置１の異常を検出すると、不揮発性メモリ９に出力ＨＩのデータを記録して、それ以後、制御回路５は、パワーＭＯＳＦＥＴ２をオフして、外部出力端子３，４間に通電させないようにする。しかし、外部リセット端子１３に信号を入力することで、不揮発性メモリ９に出力ＬＯのデータを記録して、パワーＭＯＳＦＥＴ２の出力制限を解除して、外部出力端子３，４間に再度通電することを可能にできる。

図４に、本発明の第４実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１の不揮発性状態保持回路７は、電源である外部制御端子８とコモン（基準電位）であるパワーＭＯＳＦＥＴ２のソース側の外部出力端子３との間に、ヒューズ１６と抵抗１７とを直列に接続し、ヒューズ１６と抵抗１７との間の電位を出力するようになっている。また、不揮発性状態保持回路７は、抵抗１７と並列に接続された溶断トランジスタ１８を備え、溶断トランジスタ１８は、動作状態検出回路６の出力がＨＩになると、導通して、抵抗１７をバイパスしてヒューズ１６を直接外部出力端子３に接続する。これにより、ヒューズ１６に過大な電流が流し、ヒューズ１６を溶断することができる。

ヒューズ１６が溶断されるまでは、不揮発性状態保持回路７の出力は、外部制御端子８と同じ電位であるが、ヒューズ１６が溶断されると、外部出力端子３と同じ電位になる。これによって、本実施形態のパワー半導体装置１は、ヒューズ１６が溶断されるとパワーＭＯＳＦＥＴ２の出力を制限する。

また、これらの構成要素は、モールドパッケージ１９内に収容されるので、ヒューズ１６が溶断されると、パワー半導体装置１全体を交換しなければ外部出力端子３，４間に通電することができない。

そこで、図５に示す本発明の第５実施形態のパワー半導体装置１のように、モールドパッケージ１９の表面に露出してヒューズ１６を着脱可能に配設して、ヒューズ１６の交換によってパワーＭＯＳＦＥＴ２の出力の制限を解除できるようにしてもよい。

また、ヒューズ１６は、モールドパッケージ１９の表面に露出して配置することで、溶断されているか否かを目視で確認できるようにすることが好ましい。

図６に、本発明の第６実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１は、第４実施形態のヒューズ１６を、ブレーカスイッチ２０に置き換えたものである。ブレーカスイッチ２０は、公知のノーヒューズブレーカであって、操作部材２１によって、導通状態と遮断状態とを切り替えることができ、所定の電流値を超える電流が流れると遮断状態になるラッチ型スイッチである。

本実施形態では、操作部材２１をリセット手段とし、操作部材２１を操作するだけで容易にパワーＭＯＳＦＥＴ２の出力の制限を解除できる。

図７に、本発明の第７実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１の不揮発性状態保持回路７は、ラッチ型リレースイッチ２２を有している。ラッチ型リレースイッチ２２は、接点２３と、通電されて励磁することで接点２３を閉じる閉鎖コイル２４と、通電されて励磁することで接点２３を開く開放コイル２５とを備え、閉鎖コイル２４や開放コイル２５に通電していないときも、接点２３の開放状態または閉鎖状態が維持されるバイステーブルリレーである。

また、不揮発性状態保持回路７は、動作状態検出回路６の出力がＨＩになると通電して閉鎖コイル２４に電流を印加する閉鎖トランジスタ２６と、リセット回路１２の出力がＨＩになると通電して開放コイル２５に電流を印加する開放トランジスタ２７とを有する。

ラッチ型リレースイッチ２２は、初期状態において接点２３が閉じた状態にしておく。これにより、パワー半導体装置１は、動作状態検出回路６がパワー半導体装置１の異常を検出するまでは、外部制御端子８に所定の電圧が印加されるとパワーＭＯＳＦＥＴ２のゲートに電圧を印加してソース−ドレイン間を通電することができる。しかし、一度、動作状態検出回路６がパワー半導体装置１の異常を検出すると接点２３が開いた状態に保持され、外部リセット端子１３に電気信号が入力されて接点２３が閉じられるまで、パワーＭＯＳＦＥＴ２の出力を不能にする。

本実施形態では、リセット回路１２と、開放トランジスタ２７と、開放コイル２５とが動作状態検出回路６を初期状態に復帰させるリセット手段として機能する。

図８に、本発明の第８実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１は、不揮発性状態保持回路７の出力を分岐して、外部に導出するステータス端子２８を有している。

本実施形態では、ステータス端子２８によって、動作状態検出回路６がパワー半導体装置１の異常を検出して、パワーＭＯＳＦＥＴ２の出力を停止しているか否かを外部からモニタリングすることができる。

ステータス端子２８は、不揮発性状態保持回路７の出力を分岐する他に、制御回路５の出力を分岐して設けても、同様に、パワー半導体装置１の異常検出の有無を確認可能にできる。

また、本実施形態の動作状態検出回路６は、パワーＭＯＳＦＥＴ２の近傍に形成した温度検出のための複数のダイオード２９を含む温度検出回路である。温度検出回路６は、外部制御端子８を電源として定電圧回路３０により一定の電圧を生成し、定電圧回路３０の出力電圧を、分圧抵抗３１と直列に接続されたダイオード２９で分圧し、ドレインに制限抵抗３２が接続された出力トランジスタ３３のゲートに印加するようになっている。

温度検出回路６において、出力トランジスタ３３のゲート電圧となるダイオード２９全体による電圧降下は、常温時にはソース−ドレイン間を導通させるのに十分な電圧となるが、パワーＭＯＳＦＥＴ２の温度上昇によってダイオード２９の抵抗値が低下することで、出力トランジスタ３３のソース−ドレイン間を導通させることができなくなる。つまり、温度検出回路６は、通常は出力がＨＩであり、パワー半導体装置１の温度上昇を検出したときだけ、出力がＬＯになる。

本実施形態においては、パワー半導体装置１の温度上昇という異常を検出すると、パワーＭＯＳＦＥＴ２の出力が停止される。このとき、不揮発性状態保持回路７が異常検出状態を保持するので、たとえ温度が低下しても、外部制御端子８への制御信号の入力を停止するだけではパワー半導体装置１の機能を回復できない。このため、温度上昇時に周囲の配線などに障害が発生していても、これを見逃したままパワーＭＯＳＦＥＴ２をオンして大電流を流すことによって損傷した配線が発火するような事故を防止できる。

図９に、本発明の第９実施形態のパワー半導体装置１を示す。本実施形態のパワー半導体装置１は、不揮発性メモリ９にＬＯのデータを書き込むための信号を出力するリセット回路１２と、外部制御端子８に印加される高電圧を検出する高電圧検出回路３４とを有している。

高電圧検出回路３４は、制限抵抗３５を介してインバータ素子３６およびＭＯＳＦＥＴ３７のドレインに外部制御端子８の電圧が印加されている。また、外部制御端子８の電圧は、直列に接続されたツェナーダイオード３８と検出抵抗３９を介してＭＯＳＦＥＴ３７のソースと接続されており、ツェナーダイオード３８と検出抵抗３９の接続点がＭＯＳＦＥＴ３７のゲートに接続されている。

本実施形態において、通常の入力電圧では、ツェナーダイオード３８は非導通であり、ＭＯＳＦＥＴ３７のゲート電圧が０Ｖになり、ＭＯＳＦＥＴ３７はオフされるようになっている。

しかしながら、外部制御端子８に通常より相当高い正の電圧が印加されると、ツェナーダイオード３８が導通状態になり、検出抵抗３９に電位差が発生して、ＭＯＳＦＥＴ３７はゲート電圧が上昇してオンとする。従って、インバータ素子３６の入力はＬＯレベルとなるので、インバータ素子３６はＨＩを出力するようになる。つまり、高電圧検出回路３４は、通常は出力がＬＯであり、外部制御端子８に通常の入力電圧より相当高い正の電圧が印加されたときだけ、出力がＨＩとなる。

高電圧検出回路３４の出力がＨＩになると、リセット回路１２はＨＩを出力する。

書込パルス生成回路１１は、動作状態検出回路６の出力の立ち上がり、または、リセット回路１２の出力の立ち上がりを検出すると、不揮発性メモリ９にデータの書き換えを行わせる書き込みパルスを出力する。ただし、書込パルス生成回路１１は、動作状態検出回路６の出力の立ち上がりを検出したときでも、リセット回路１２の出力がＨＩであれば、書込パルスを発生しないようになっている。

書込状態決定回路１０は、動作状態検出回路６の出力とリセット回路１２の出力の反転値との論理積を出力する。つまり、リセット回路１２の出力がＬＯであり、且つ、動作状態検出回路６の出力がＨＩであるときだけＨＩを出力し、それ以外の場合にはＬＯを出力するようになっている。

本実施形態のパワー半導体装置１は、動作状態検出回路６がパワー半導体装置１の異常を検出すると、不揮発性メモリ９に出力ＨＩのデータを記録して、それ以後、制御回路５は、パワーＭＯＳＦＥＴ２をオフして、外部出力端子３，４間に通電させないようにする。しかし、外部制御端子８に通常の入力電圧より相当高い正の電圧を印加することで、不揮発性メモリ９に出力ＬＯのデータを記録して、パワーＭＯＳＦＥＴ２の出力制限を解除して、外部出力端子３，４間に再度通電することを可能にできる。

以上の実施形態は、電流のオンオフ制御を行うパワーＭＯＳＦＥＴ２を有するパワースイッチング半導体装置について説明したが、出力のリニア制御を行うパワー半導体装置に適用することもでき、異常を検出した後は、出力を所定の値以下に制限、つまり、定電流の導通を許容するようにしてもよい。

本発明の第１実施形態のパワー半導体装置の概略構成図。 本発明の第２実施形態のパワー半導体装置の概略構成図。 本発明の第３実施形態のパワー半導体装置の概略構成図。 本発明の第４実施形態のパワー半導体装置の概略構成図。 本発明の第５実施形態のパワー半導体装置の概略構成図。 本発明の第６実施形態のパワー半導体装置の概略構成図。 本発明の第７実施形態のパワー半導体装置の概略構成図。 本発明の第８実施形態のパワー半導体装置の概略構成図。 本発明の第９実施形態のパワー半導体装置の概略構成図。 従来のパワー半導体装置の概略構成図。

符号の説明

１ パワー半導体装置
２ パワーＭＯＳＦＥＴ（パワー半導体素子）
３ 外部出力端子（ソース）
４ 外部出力端子（ドレイン）
５ 制御回路
６ 動作状態検出回路
７ 不揮発性状態保持回路
８ 外部制御端子
９ 不揮発性メモリ
１０ 書込状態決定回路
１１ 書込パルス生成回路
１２ リセット回路
１３ 外部リセット端子
１６ ヒューズ
１９ モールドパッケージ
２０ ブレーカスイッチ（ラッチ型スイッチ）
２１ 操作部材
２２ ラッチ型リレースイッチ
２３ 接点
３４ 高電圧検出回路

Claims (17)

1. 制御信号が入力される外部制御端子と、
   出力電流が流入または流出する２つの外部出力端子と、
   前記出力電流を制御するパワー半導体素子と、
   前記パワー半導体素子の動作状態に応じた電気信号を出力する動作状態検出回路と、
   前記動作状態検出回路の出力が入力され、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になると所定の出力状態となり、電源が遮断されても前記所定の出力状態を保持し続ける不揮発性の状態保持回路と、
   前記制御信号および前記状態保持回路の出力に応じて、前記パワー半導体素子の出力を制限する制御回路とを有することを特徴とするパワー半導体装置。
2. 前記外部制御端子に入力される前記制御信号は、前記動作状態検出回路および前記状態保持回路の電源として利用されることを特徴とする請求項１に記載のパワー半導体装置。
3. 前記状態保持回路は、不揮発性メモリを備え、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になったことを示すデータを不揮発性メモリに記録することを特徴とする請求項１または２に記載のパワー半導体装置。
4. 前記不揮発性メモリに記録したデータを初期化するリセット回路をさらに有することを特徴とする請求項３に記載のパワー半導体装置。
5. 前記リセット回路は、前記制御信号の電圧が所定の値になったとき、前記前記不揮発性メモリに記録したデータを初期化することを特徴とする請求項４に記載のパワー半導体装置。
6. 前記リセット回路に前記不揮発性メモリに記録したデータを初期化させるリセット信号を入力するための外部リセット端子をさらに有することを特徴とする請求項４に記載のパワー半導体装置。
7. 前記状態保持回路は、ヒューズを備え、前記動作状態検出回路の出力が前記パワー半導体素子の異常を示す値になったとき、前記ヒューズを溶断することを特徴とする請求項１または２に記載の半導体装置。
8. 前記ヒューズは、前記半導体装置のパッケージ内に交換不能に埋設されていることを特徴とする請求項７に記載の半導体装置。
9. 前記ヒューズは、着脱可能に装着されていることを特徴とする請求項７に記載の半導体装置。
10. 前記ヒューズは、溶断の有無を目視できるように露出して配設されていることを特徴とする請求項７から９のいずれかに記載の半導体装置。
11. 前記状態保持回路は、導通状態または遮断状態に安定するラッチ型スイッチを備え、前記所定の出力状態を前記ラッチ型スイッチの導通または遮断によって保持することを特徴とする請求項１または２に記載の半導体装置。
12. 前記ラッチ型スイッチは、前記導通状態および前記遮断状態のいずれか一方の状態初期状態として、他方の状態が前記所定の出力状態を示し、前記初期状態に復帰させるリセット手段を備えることを特徴とする請求項１１に記載のパワー半導体装置。
13. 前記リセット手段は、前記導状態態または前記遮断状態を機械的動作によって選択する操作部材であることを特徴とする請求項１２に記載のパワー半導体装置。
14. 前記リセット手段は、外部から入力される電気信号によって、前記ラッチ型スイッチを前記初期状態に復帰させることを特徴とする請求項１２に記載のパワー半導体装置。
15. 前記動作状態検出回路は、前記パワー半導体装置の温度を検出する温度検出回路であることを特徴とする請求項１から１４のいずれかに記載のパワー半導体装置。
16. 前記状態保持回路の出力を外部に導出するステータス端子をさらに有することを特徴とする請求項１から１５のいずれかに記載のパワー半導体装置。
17. 前記制御回路の出力を外部に導出するステータス端子をさらに有することを特徴とする請求項１から１５のいずれかに記載のパワー半導体装置。

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