[go: up one dir, main page]

JP2008146459A - Interface controller, read access control method, and information processing apparatus including the interface controller - Google Patents

Interface controller, read access control method, and information processing apparatus including the interface controller Download PDF

Info

Publication number
JP2008146459A
JP2008146459A JP2006334525A JP2006334525A JP2008146459A JP 2008146459 A JP2008146459 A JP 2008146459A JP 2006334525 A JP2006334525 A JP 2006334525A JP 2006334525 A JP2006334525 A JP 2006334525A JP 2008146459 A JP2008146459 A JP 2008146459A
Authority
JP
Japan
Prior art keywords
read
read request
interface controller
response
request
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006334525A
Other languages
Japanese (ja)
Inventor
Takuya Sekine
根 卓 也 関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006334525A priority Critical patent/JP2008146459A/en
Priority to US11/953,618 priority patent/US7721026B2/en
Publication of JP2008146459A publication Critical patent/JP2008146459A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

【課題】リードリクエストの発行者に負荷を与えることなく、かつ、装置としての汎用性を維持するとともに、受信バッファのオーバーフローを回避したメモリリードアクセスを可能とするインタフェースコントローラ、リードアクセス制御方法及び該インタフェースコントローラを備える情報処理装置を提供することである。
【解決手段】データを記憶した記憶装置１１０へリードリクエストを行うリードリクエスト装置１０１、１０２に接続されたインタフェースコントローラ１０４であって、前記リードリクエスト装置１０１、１０２から送信されたリードリクエストに対する前記記憶装置１１０のリードレスポンスを保持する保持手段２０６と、前記保持手段２０６の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置１０１、１０２にリードリクエスト許可を行う制御手段２０２と、を備える。
【選択図】図２An interface controller, a read access control method, and a read access control method that do not give a load to a read request issuer, maintain general versatility as a device, and enable memory read access that avoids overflow of a reception buffer An information processing apparatus including an interface controller is provided.
An interface controller connected to a read request device (101, 102) that makes a read request to a storage device (110) that stores data, the storage device corresponding to a read request transmitted from the read request device (101, 102). 110, a holding unit 206 that holds a read response, and a control unit 202 that grants a read request to the read request devices 101 and 102 based on the capacity, the read request size, and the read response size of the holding unit 206. .
[Selection] Figure 2

Description

本発明は、記憶装置との通信を制御するインタフェースコントローラ、リードアクセス制御方法及び該インタフェースコントローラを備える情報処理装置に関し、特に、連続でリードリクエストを発行するインタフェースコントローラ、連続でリードリクエストを発行するリードアクセス制御方法及び該インタフェースコントローラを備える情報処理装置に関する。   The present invention relates to an interface controller that controls communication with a storage device, a read access control method, and an information processing apparatus including the interface controller, and in particular, an interface controller that issues read requests continuously, and a read that issues read requests continuously. The present invention relates to an access control method and an information processing apparatus including the interface controller.

２つのデバイスを接続するためのインタフェースとしてＰＣＩ Ｅｘｐｒｅｓｓが知られている。ＰＣＩ Ｅｘｐｒｅｓｓにおける通信は、メモリを含む相手側のデバイスに対してメモリに記憶されたデータを読み出すメモリリードのためのメモリアクセス（メモリリードアクセス）を行う場合に、メモリリードを要求するパケット（リードリクエスト）を送信し、相手側のデバイスから返信されるリードレスポンスを受信するものである。受信されたリードレスポンスは、受信バッファに保存された後に上位のシステムバスへ送信される。   PCI Express is known as an interface for connecting two devices. The communication in PCI Express is a packet (read request) that requests a memory read when performing memory access (memory read access) for reading the data stored in the memory to the other device including the memory. ) And receive a read response sent back from the other device. The received read response is stored in the reception buffer and then transmitted to the upper system bus.

リードレスポンスを受信バッファに保存するとともに、パフォーマンスを向上させるための方法として、リードリクエストの発行者（例えば、ＣＰＵ、ＤＭＡ等）が受信バッファのサイズを考慮して連続発行する方法があった。この場合には、リードレスポンスを受信する受信バッファにオーバーフローが発生しないようにするために、リードリクエストの発行者が受信バッファのサイズや状況を伝えるサイドバンド信号に基づいてメモリリードアクセスにおけるデータ送信量を算出し、データ送信量を制御する必要があった。   As a method for saving the read response in the reception buffer and improving the performance, there has been a method in which the issuer (for example, CPU, DMA, etc.) of the read request continuously issues in consideration of the size of the reception buffer. In this case, in order to prevent an overflow from occurring in the receive buffer that receives the read response, the amount of data transmitted in the memory read access based on the sideband signal that the read request issuer informs the size and status of the receive buffer. It was necessary to calculate the data transmission amount.

しかし、データ送信量を算出する際に、リードリクエストの発行者に負荷が発生していた。さらに、サイドバンド信号を送受信するためのシステムバスが必要となり、装置としての汎用性を低減していた。
特開２００５−３２２３０８号公報 However, when the data transmission amount is calculated, a load is generated on the issuer of the read request. Furthermore, a system bus for transmitting and receiving sideband signals is required, reducing versatility as a device.
JP-A-2005-322308

本発明の目的は、リードリクエストの発行者に負荷を与えることなく、かつ、装置としての汎用性を維持するとともに、受信バッファのオーバーフローを回避したメモリリードアクセスを可能とするインタフェースコントローラ、リードアクセス制御方法及び該インタフェースコントローラを備える情報処理装置を提供することである。   An object of the present invention is to provide an interface controller and read access control that do not impose a load on the issuer of a read request, maintain general versatility as a device, and enable memory read access that avoids overflow of a reception buffer. A method and an information processing apparatus including the interface controller are provided.

本発明の第１態様によれば、データを記憶した記憶装置へリードリクエストを行うリードリクエスト装置に接続されたインタフェースコントローラであって、前記リードリクエスト装置から送信されたリードリクエストに対する前記記憶装置のリードレスポンスを保持する保持手段と、前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置にリードリクエスト許可を行う制御手段と、を備えたことを特徴とするインタフェースコントローラが提供される。   According to a first aspect of the present invention, there is provided an interface controller connected to a read request device that makes a read request to a storage device that stores data, wherein the storage device reads the read request transmitted from the read request device. An interface controller comprising: a holding unit that holds a response; and a control unit that grants a read request to the read request device based on a capacity, a read request size, and a read response size of the holding unit. Provided.

本発明の第２態様によれば、データを記憶した記憶装置に対するリードリクエスト装置のリードリクエストを制御するリードアクセス制御方法であって、前記リードリクエスト装置から送信されたリードリクエストに対する前記記憶装置のリードレスポンスを保持手段に保持し、前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置にリードリクエスト許可を行うことを特徴とするリードアクセス制御方法が提供される。   According to a second aspect of the present invention, there is provided a read access control method for controlling a read request of a read request device for a storage device storing data, wherein the storage device reads a read request transmitted from the read request device. A read access control method is provided, wherein a response is held in a holding unit, and a read request is permitted to the read request device based on a capacity, a read request size, and a read response size of the holding unit.

本発明の第３態様によれば、データを記憶する記憶装置と接続可能な情報処理装置であって、リードリクエスト許可に応じて前記記憶装置に対するリードリクエストを行うリードリクエスト装置と、前記リードリクエストに対する前記記憶装置のリードレスポンスを保持する保持手段と、前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置に前記リードリクエスト許可を行う制御手段と、を含むインタフェースコントローラと、を備えたことを特徴とする情報処理装置が提供される。   According to the third aspect of the present invention, there is provided an information processing apparatus connectable to a storage device that stores data, a read request device that makes a read request to the storage device in response to a read request permission, and a read request device An interface controller including: a holding unit that holds a read response of the storage device; and a control unit that grants the read request to the read request device based on a capacity, a read request size, and a read response size of the holding unit; An information processing apparatus characterized by comprising: is provided.

本発明によれば、リードリクエストの発行者に負荷を与えることなく、かつ、装置としての汎用性を維持するとともに、受信バッファのオーバーフローを回避したメモリリードアクセスが可能となる。   According to the present invention, it is possible to perform memory read access without applying a load to the issuer of the read request, maintaining versatility as a device, and avoiding overflow of the reception buffer.

以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は本発明の実施の一形態であって、本発明の範囲を限定するものではない。   Embodiments of the present invention will be described below with reference to the drawings. The following examples are one embodiment of the present invention and do not limit the scope of the present invention.

図１は、本発明の実施例に係る情報処理システムの構成を示すブロック図である。   FIG. 1 is a block diagram showing a configuration of an information processing system according to an embodiment of the present invention.

本発明の実施例に係る情報処理システムは、情報処理装置１００及び記憶装置１１０を含み、両者が互いに接続されたものである。   An information processing system according to an embodiment of the present invention includes an information processing device 100 and a storage device 110, which are connected to each other.

情報処理装置１００は、ＣＰＵ１０１、ＤＭＡ１０２、ＣＰＵ１０３、インタフェースコントローラ１０４及びＲＡＭ１０５を含み、互いにバスａ１０６を介して接続される。ＣＰＵ１０１、ＤＭＡ１０２及びＣＰＵ１０３は、記憶装置１１０に対するメモリアクセス（リクエスト）を行う装置であり、ＣＰＵ１０１及びＤＭＡ１０２は、リードリクエスト装置として動作し、ＣＰＵ１０３は、ライトリクエスト・リードレスポンス装置として動作する。インタフェースコントローラ１０４は、ＣＰＵ１０１、ＤＭＡ１０２及びＣＰＵ１０３によるメモリアクセスを制御する。ＲＡＭ１０５は、記憶装置１１０から送信されたリードレスポンスを記憶する。バスａ１０６は、汎用的なプロトコル（例えば、ＯＣＰ（Ｏｐｅｎ Ｃｏｒｅ Ｐｒｏｔｏｃｏｌ））に従って通信を行うものである。なお、ＣＰＵ１０３は、記憶装置１１０に対するリクエスト装置又は記憶装置１１０からのリクエストに対するレスポンス装置として動作しても良い。   The information processing apparatus 100 includes a CPU 101, a DMA 102, a CPU 103, an interface controller 104, and a RAM 105, which are connected to each other via a bus a106. The CPU 101, the DMA 102, and the CPU 103 are devices that perform memory access (request) to the storage device 110. The CPU 101 and the DMA 102 operate as a read request device, and the CPU 103 operates as a write request / read response device. The interface controller 104 controls memory access by the CPU 101, DMA 102, and CPU 103. The RAM 105 stores the read response transmitted from the storage device 110. The bus a106 performs communication according to a general-purpose protocol (for example, OCP (Open Core Protocol)). Note that the CPU 103 may operate as a request device for the storage device 110 or a response device for a request from the storage device 110.

記憶装置１１０は、記憶装置のインタフェースコントローラ１１１及び記憶部１１２を含み、互いにバスｂ１１３を介して接続される。記憶装置のインタフェースコントローラ１１１は、バスｂ１１３のプロトコルに従って記憶部１１２から送信されるレスポンスを情報処理装置１００に送信するための通信を制御する。例えば、記憶装置のインタフェースコントローラは、ＰＣＩ Ｅｘｐｒｅｓｓ用のコントローラである。記憶部１１２は、情報処理装置１００において用いられる様々なデータを記憶可能であって、情報処理装置１００のＣＰＵ１０１、ＤＭＡ１０２及びＣＰＵ１０３によるメモリアクセスに応じてデータの読み出し及び書き込みを行う。   The storage device 110 includes a storage device interface controller 111 and a storage unit 112, and is connected to each other via a bus b113. The interface controller 111 of the storage device controls communication for transmitting a response transmitted from the storage unit 112 to the information processing device 100 according to the protocol of the bus b113. For example, the interface controller of the storage device is a PCI Express controller. The storage unit 112 can store various data used in the information processing apparatus 100, and reads and writes data according to memory access by the CPU 101, the DMA 102, and the CPU 103 of the information processing apparatus 100.

図２は、本発明の実施例に係るインタフェースコントローラ１０４の内部構成を示すブロック図である。なお、図２に含まれる実線矢印（１）〜（１４）は、ＣＰＵ１０１又はＤＭＡ１０２により「リードリクエスト」が行われた場合の経路を示し、点線矢印（１）′〜（３）′は、ＣＰＵ１０３により「ライトリクエスト又はリードレスポンス」が行われた場合の経路を示し、点線矢印（４）′〜（７）′は、記憶装置１１０により「情報処理装置１００に対するリードリクエスト等（リードリクエスト、ライトリクエスト又はリードレスポンス）」が行われた場合のデータ経路を示す。   FIG. 2 is a block diagram showing an internal configuration of the interface controller 104 according to the embodiment of the present invention. Note that solid arrows (1) to (14) included in FIG. 2 indicate paths when a “read request” is made by the CPU 101 or the DMA 102, and dotted arrows (1) ′ to (3) ′ indicate the CPU 103. Indicates a path when a “write request or read response” is made, and dotted arrows (4) ′ to (7) ′ indicate “read request to the information processing apparatus 100 (read request, write request, etc.) by the storage device 110. (Or read response) ”is performed.

本発明の実施例に係るインタフェースコントローラ１０４は、プロトコル解釈手段ａ２０１、リード発行制御手段２０２、プロトコル生成手段ｂ２０３、Ｂｕｓｙ信号生成手段２０４、プロトコル解釈手段ｂ２０５、受信バッファ（保持手段）２０６及びプロトコル生成手段ａ２０７を含む。プロトコル解釈手段ａ２０１及びプロトコル生成手段ａ２０７は、バスａ１０６と接続される。プロトコル生成手段ｂ２０３及びプロトコル解釈手段ｂ２０５は、記憶装置のインタフェースコントローラ１１１と接続される。Ｂｕｓｙ信号生成手段２０４は、バスａ１０６及び記憶装置のインタフェースコントローラ１１１と接続される。各手段２０１〜２０７は、図示しない電気回路により実現される。   The interface controller 104 according to the embodiment of the present invention includes a protocol interpretation unit a201, a read issue control unit 202, a protocol generation unit b203, a Busy signal generation unit 204, a protocol interpretation unit b205, a reception buffer (holding unit) 206, and a protocol generation unit. a207 is included. The protocol interpretation unit a201 and the protocol generation unit a207 are connected to the bus a106. The protocol generation unit b203 and the protocol interpretation unit b205 are connected to the interface controller 111 of the storage device. The Busy signal generation unit 204 is connected to the bus a 106 and the interface controller 111 of the storage device. Each means 201-207 is implement | achieved by the electric circuit which is not shown in figure.

はじめに、ＣＰＵ１０１又はＤＭＡ１０２により「リードリクエスト」が行われた場合について説明する。（１）プロトコル解釈手段ａ２０１は、バスａ１０６のプロトコルに従って、リードリクエストを受信し、プロトコルの内容を解釈する。（２）プロトコル解釈手段ａ２０１は、リードリクエストに解釈部識別情報（プロトコル解釈手段ａ２０１のどの解釈部（図３を参照）によりリードリクエストが解釈されたかを示す情報）を付加して、リード発行制御手段２０２に送信する。（３）プロトコル解釈手段ａ２０１は、解釈部識別情報をプロトコル生成手段ａ２０７に送信する。（４）リード発行制御手段２０２は、プロトコル解釈手段ａ２０１から送信されたリードリクエストに対して後述するリード発行制御処理（図７を参照）を行い、プロトコル生成手段ｂ２０３に送信する。（５）リード発行制御手段２０２は、リード発行制御処理においてリードＢｕｓｙ信号が生成された場合は、生成されたリードＢｕｓｙ信号に解釈部識別情報を付加して、Ｂｕｓｙ信号生成手段２０４に送信する。（６）プロトコル生成手段ｂ２０３は、リード発行制御手段２０２から送信されたリードリクエストを受信し、バスｂ１１３のプロトコルに変換し、記憶装置のインタフェースコントローラ１１１に送信する。（７）Ｂｕｓｙ信号生成手段２０４は、記憶装置のインタフェースコントローラ１１１からバスｂ１１３のＢｕｓｙ状態を示すバスｂＢｕｓｙ信号を受信する。（８）Ｂｕｓｙ信号生成手段２０４は、リードＢｕｓｙ信号又はバスｂＢｕｓｙ信号を受信した場合に、バスａ１０６に対するＢｕｓｙ信号を生成し、バスａ１０６に送信する。（９）プロトコル解釈手段ｂ２０５は、バスｂ１１３のプロトコルに従って、記憶装置のインタフェースコントローラ１１１からリードレスポンスを受信する。（１０）受信バッファ（保持手段）２０６は、プロトコル解釈手段ｂ２０５から送信されたリードレスポンスを一時的に保持する。（１１）受信バッファ（保持手段）２０６は、受信バッファサイズ（受信バッファの最大容量）をリード発行制御手段２０２に送信する。（１２）受信バッファ（保持手段）２０６は、リードレスポンスサイズ（リードレスポンスのデータサイズ）をリード発行制御手段２０２に送信する。（１３）受信バッファ（保持手段）２０６は、リードレスポンスをプロトコル生成手段ａ２０７に送信する。（１４）プロトコル生成手段ａ２０７は、受信バッファ（保持手段）２０６から送信されたリードレスポンスをバスａ１０６のプロトコルに変換し、プロトコル解釈手段ａ２０１から送信された解釈部識別情報と対応付けてバスａ１０６に送信する。   First, a case where a “read request” is performed by the CPU 101 or the DMA 102 will be described. (1) The protocol interpreter a201 receives a read request according to the protocol of the bus a106, and interprets the contents of the protocol. (2) The protocol interpreter a201 adds interpreter identification information (information indicating which interpreter of the protocol interpreter a201 (see FIG. 3) interprets the read request) to the read request, and performs read issue control. Transmit to means 202. (3) The protocol interpretation unit a201 transmits the interpretation unit identification information to the protocol generation unit a207. (4) The read issuance control unit 202 performs a read issuance control process (see FIG. 7) to be described later on the read request transmitted from the protocol interpretation unit a201, and transmits the read request to the protocol generation unit b203. (5) When a read busy signal is generated in the read issuance control process, the read issuance control unit 202 adds interpretation unit identification information to the generated read busy signal and transmits it to the busy signal generation unit 204. (6) The protocol generation unit b203 receives the read request transmitted from the read issuance control unit 202, converts it to the protocol of the bus b113, and transmits the protocol to the interface controller 111 of the storage device. (7) The Busy signal generation unit 204 receives a bus bBusy signal indicating the Busy state of the bus b113 from the interface controller 111 of the storage device. (8) When the Busy signal generation unit 204 receives the read Busy signal or the bus bBusy signal, the Busy signal generation unit 204 generates a Busy signal for the bus a106 and transmits it to the bus a106. (9) The protocol interpretation unit b205 receives a read response from the interface controller 111 of the storage device according to the protocol of the bus b113. (10) The reception buffer (holding means) 206 temporarily holds the read response transmitted from the protocol interpretation means b205. (11) The reception buffer (holding means) 206 transmits the reception buffer size (maximum capacity of the reception buffer) to the read issue control means 202. (12) The reception buffer (holding unit) 206 transmits the read response size (read response data size) to the read issue control unit 202. (13) The reception buffer (holding unit) 206 transmits a read response to the protocol generation unit a207. (14) The protocol generation unit a207 converts the read response transmitted from the reception buffer (holding unit) 206 into the protocol of the bus a106, and associates it with the interpretation unit identification information transmitted from the protocol interpretation unit a201 to the bus a106. Send.

次に、ＣＰＵ１０３により「ライトリクエスト又はリードレスポンス」が行われた場合について説明する。（１）′プロトコル解釈手段ａ２０１は、バスａ１０６のプロトコルに従って、ライトリクエスト又はリードレスポンスを受信し、プロトコルの内容を解釈する。（２）′プロトコル解釈手段ａ２０１は、解釈結果に基づいてライトリクエスト又はリードレスポンスをプロトコル生成手段ｂ２０３に送信する。（３）′プロトコル生成手段ｂ２０３は、プロトコル解釈手段ａ２０１から送信されたライトリクエスト又はリードレスポンスを受信し、バスｂ１１３のプロトコルに変換し、記憶装置のインタフェースコントローラ１１１に送信する。   Next, a case where “write request or read response” is performed by the CPU 103 will be described. (1) ′ The protocol interpretation means a201 receives a write request or a read response according to the protocol of the bus a106, and interprets the contents of the protocol. (2) ′ The protocol interpretation unit a201 transmits a write request or a read response to the protocol generation unit b203 based on the interpretation result. (3) ′ The protocol generation unit b203 receives the write request or read response transmitted from the protocol interpretation unit a201, converts it into the protocol of the bus b113, and transmits it to the interface controller 111 of the storage device.

次に、記憶装置１１０により「情報処理装置１００に対するリードリクエスト等」が行われた場合について説明する。（４）′プロトコル解釈手段ｂ２０５は、バスｂ１１３のプロトコルに従って、記憶装置のインタフェースコントローラ１１１から情報処理装置１００に対するリードリクエスト等を受信する。（５）′受信バッファ（保持手段）２０６は、プロトコル解釈手段ｂ２０５から送信された情報処理装置１００に対するリードリクエスト等を一時的に保持する。（６）′受信バッファ（保持手段）２０６は、情報処理装置１００に対するリードリクエスト等をプロトコル生成手段ａ２０７に送信する。（７）′プロトコル生成手段ａ２０７は、受信バッファ（保持手段）２０６から送信された情報処理装置１００に対するリードリクエスト等をバスａ１０６のプロトコルに変換し、バスａ１０６に送信する。   Next, a case where “a read request or the like to the information processing apparatus 100” is performed by the storage device 110 will be described. (4) ′ The protocol interpreter b205 receives a read request or the like for the information processing apparatus 100 from the interface controller 111 of the storage device according to the protocol of the bus b113. (5) ′ The reception buffer (holding means) 206 temporarily holds a read request or the like for the information processing apparatus 100 transmitted from the protocol interpretation means b205. (6) ′ The reception buffer (holding unit) 206 transmits a read request or the like to the information processing apparatus 100 to the protocol generation unit a207. (7) ′ The protocol generation unit a207 converts the read request to the information processing apparatus 100 transmitted from the reception buffer (holding unit) 206 into the protocol of the bus a106, and transmits the protocol to the bus a106.

なお、受信バッファ（保持手段）２０６の容量は、バスｂ１１３のリードリクエストサイズ（一度のリードリクエストで要求できるレスポンスのデータサイズ）より大きな容量が必要である。例えば、受信バッファ（保持手段）２０６の容量がリードリエクスサイズの８倍である場合は、最大８回のリードリクエストを連続して発行することができる。また、本実施例では、１つの受信バッファ（保持手段）２０６を設けた構成を説明したが、プロトコル解釈手段ｂ２０５による解釈結果毎に複数の受信バッファ（保持手段）２０６を設けても良い。   The capacity of the reception buffer (holding means) 206 needs to be larger than the read request size of the bus b113 (response data size that can be requested by a single read request). For example, when the capacity of the reception buffer (holding means) 206 is 8 times the read reex size, a maximum of 8 read requests can be issued continuously. In this embodiment, the configuration in which one reception buffer (holding unit) 206 is provided has been described. However, a plurality of reception buffers (holding units) 206 may be provided for each interpretation result by the protocol interpretation unit b205.

図３は、本発明の実施例に係るプロトコル解釈手段ａ２０１の内部構成を示すブロック図である。   FIG. 3 is a block diagram showing an internal configuration of the protocol interpretation means a201 according to the embodiment of the present invention.

本発明の実施例に係るプロトコル解釈手段ａ２０１は、第１バッファ３１２と接続される第１解釈部３１１、第２バッファ３２２と接続される第２解釈部３２１、及び第３バッファ３３２と接続される第３解釈部３３１を含み、各解釈部３１１〜３３１はバスａ１０６と接続される。各解釈部３１１〜３３１は、図示しない電気回路により実現される。   The protocol interpreter a201 according to the embodiment of the present invention is connected to the first interpreter 311 connected to the first buffer 312, the second interpreter 321 connected to the second buffer 322, and the third buffer 332. The third interpretation unit 331 is included, and each interpretation unit 311 to 331 is connected to the bus a106. Each interpretation unit 311 to 331 is realized by an electric circuit (not shown).

第１解釈部３１１〜第３解釈部３３１は、バスａ１０６を介して送信されたリクエスト又はレスポンスの発行元毎に設けられる。本実施例では、第１解釈部３１１は、ＣＰＵ１０１により発行されたリクエストのプロトコルを解釈し、第２解釈部３２１は、ＤＭＡ１０２により発行されたリクエストのプロトコルを解釈し、第３解釈部３３１は、ＣＰＵ１０３により発行されたリクエスト又はレスポンスのプロトコルを解釈する。   The first interpretation unit 311 to the third interpretation unit 331 are provided for each issuer of a request or response transmitted via the bus a106. In the present embodiment, the first interpreter 311 interprets the protocol of the request issued by the CPU 101, the second interpreter 321 interprets the protocol of the request issued by the DMA 102, and the third interpreter 331 The request or response protocol issued by the CPU 103 is interpreted.

第１解釈部３１１は、ＣＰＵ１０１により発行されたリードリクエストを、バスａ１０６を介して受信し、第１バッファ３１２に格納し、プロトコル解釈を行う。また、リード発行制御手段２０２にリードリクエストを送信するまでは、第１バッファ３１２に格納したリードリクエストを保持し続ける。第２解釈部３２１及び第２バッファ３２２、並びに第３解釈部３３１及び第３バッファ３３２については、第１解釈部３１１及び第１バッファ３１２と同様であるので、説明を省略する。   The first interpretation unit 311 receives the read request issued by the CPU 101 via the bus a106, stores it in the first buffer 312 and interprets the protocol. In addition, the read request stored in the first buffer 312 is continuously held until the read request is transmitted to the read issue control unit 202. Since the second interpretation unit 321 and the second buffer 322, and the third interpretation unit 331 and the third buffer 332 are the same as the first interpretation unit 311 and the first buffer 312, their description is omitted.

図４は、本発明の実施例に係るリード発行制御手段２０２の内部構成を示すブロック図である。   FIG. 4 is a block diagram showing an internal configuration of the read issue control unit 202 according to the embodiment of the present invention.

本発明の実施例に係るリード発行制御手段２０２は、プロトコル解釈部選択手段４０１、第１蓄積手段４０２、第２蓄積手段４０３、第１算出手段４０４、第２算出手段４０５、比較手段４０６及びリードＢｕｓｙ信号生成手段４０７を含む。各手段４０１〜４０７は、図示しない電気回路により実現される。   The read issuance control unit 202 according to the embodiment of the present invention includes a protocol interpretation unit selection unit 401, a first accumulation unit 402, a second accumulation unit 403, a first calculation unit 404, a second calculation unit 405, a comparison unit 406, and a read. Busy signal generation means 407 is included. Each means 401-407 is implement | achieved by the electric circuit which is not shown in figure.

プロトコル解釈部選択手段４０１は、プロトコル解釈手段ａ２０１の第１解釈部３１１〜第３解釈部３３１から複数のリクエストが並行して送信された場合に、所定の優先順位に基づいて、リード発行制御処理の対象となる解釈部を選択する。この優先順位は、例えば、ラウンドロビン方式（第１解釈部３１１〜第３解釈部３３１の優先順位を経時的に変更する方式）又は固定方式（予め定められた優先順位に基づく方式）により定められる。   The protocol interpretation unit selection unit 401 performs read issue control processing based on a predetermined priority when a plurality of requests are transmitted in parallel from the first interpretation unit 311 to the third interpretation unit 331 of the protocol interpretation unit a201. Select the interpretation part to be the target of. This priority order is determined by, for example, a round robin method (a method for changing the priority order of the first interpretation unit 311 to the third interpretation unit 331 over time) or a fixed method (a method based on a predetermined priority order). .

第１蓄積手段４０２は、リード発行が完了したリードリクエストについてのリードリクエストサイズの合計値（ｍ２）を蓄積する。第２蓄積手段４０３は、レスポンス処理が完了したリードレスポンスについてのリードレスポンスサイズの合計値（ｎ１）を蓄積する。   The first accumulation unit 402 accumulates the total value (m2) of the read request sizes for the read request that has been issued. The second accumulation unit 403 accumulates the total value (n1) of the read response sizes for the read response for which the response process has been completed.

第１算出手段４０４は、プロトコル解釈部選択手段４０１により選択された解釈部のリードリクエストのリードリクエストサイズ（ｍ１）と、第１蓄積手段４０２に蓄積されたリードリクエストサイズの合計値（ｍ２）との和（Ｍ（＝ｍ１＋ｍ２））を算出する。第２算出手段４０５は、第２蓄積手段４０３に蓄積されたリードレスポンスサイズの合計値（ｎ１）と、受信バッファ（保持手段）２０６から送信された受信バッファサイズ（ｎ２）との和（Ｎ（＝ｎ１＋ｎ２））を算出する。   The first calculation unit 404 includes a read request size (m1) of the read request of the interpretation unit selected by the protocol interpretation unit selection unit 401, and a total value (m2) of the read request sizes accumulated in the first accumulation unit 402. Is calculated (M (= m1 + m2)). The second calculation means 405 calculates the sum (N () of the total read response size (n1) accumulated in the second accumulation means 403 and the reception buffer size (n2) transmitted from the reception buffer (holding means) 206. = N1 + n2)) is calculated.

比較手段４０６は、第１算出手段４０２の算出結果（Ｍ）と第２算出手段４０５の算出結果（Ｎ）の大小関係を比較する。リードＢｕｓｙ信号生成手段４０７は、比較手段４０６の比較結果がＭ＞Ｎとなる場合に、リードＢｕｓｙ信号を生成し、Ｂｕｓｙ信号生成手段２０４に送信する。   The comparison unit 406 compares the magnitude relationship between the calculation result (M) of the first calculation unit 402 and the calculation result (N) of the second calculation unit 405. When the comparison result of the comparison unit 406 is M> N, the read busy signal generation unit 407 generates a read busy signal and transmits the read busy signal to the busy signal generation unit 204.

図５は、本発明の実施例に係るインタフェースコントローラ１０４のリクエスト処理における処理手順を示すフローチャートである。   FIG. 5 is a flowchart showing a processing procedure in the request processing of the interface controller 104 according to the embodiment of the present invention.

はじめに、本発明の実施例に係るインタフェースコントローラ１０４は、バスａ１０６のプロトコルに従ってリクエストを受信する（Ｓ５０１）。続いて、受信されたリクエストのプロトコルの内容を解釈する（Ｓ５０２）。なお、Ｓ５０１及びＳ５０２は、各解釈部３１１〜３３１により並列的に行われる。   First, the interface controller 104 according to the embodiment of the present invention receives a request according to the protocol of the bus a 106 (S501). Subsequently, the protocol content of the received request is interpreted (S502). Note that S501 and S502 are performed in parallel by the interpretation units 311 to 331.

続いて、所定の優先順位に基づいて処理対象とする解釈部（第１解釈部３１１〜第３解釈部３３１のいずれか）を選択する（Ｓ５０３）。続いて、Ｓ５０３において選択された解釈部の解釈結果が「リードリクエスト」であった場合には（Ｓ５０４−Ｙｅｓ）、後述する「リード発行制御処理（図７）」を行う（Ｓ５０５）。続いて、リードＢｕｓｙ信号が生成された場合（Ｓ５０５−Ｙｅｓ）、又は記憶装置のインタフェースコントローラ１１１からバスｂＢｕｓｙ信号が送信された場合（Ｓ５０６−Ｙｅｓ）には、Ｓ５０３に戻る。   Subsequently, an interpretation unit (any one of the first interpretation unit 311 to the third interpretation unit 331) to be processed is selected based on a predetermined priority (S503). Subsequently, when the interpretation result of the interpretation unit selected in S503 is “read request” (S504—Yes), “read issue control processing (FIG. 7)” described later is performed (S505). Subsequently, when a read busy signal is generated (S505-Yes), or when a bus bBusy signal is transmitted from the interface controller 111 of the storage device (S506-Yes), the process returns to S503.

一方、リードＢｕｓｙ信号及びバスｂＢｕｓｙ信号がいずれも無かった場合には（Ｓ５０６−Ｎｏ、Ｓ５０７−Ｎｏ）、Ｓ５０５においてリード発行制御処理が行われたリードリクエストのリードリクエストサイズをｍ２（発行済リードリクエストサイズ）の値に加算し、更新する（Ｓ５０８）。続いて、Ｓ５０３において選択された解釈部のリードリクエストをバスｂ１１３のプロトコルに変換する（Ｓ５０９）。続いて、バスｂ１１３のプロトコルに従って、記憶装置のインタフェースコントローラ１１１にリードリクエストを送信する（Ｓ５１０）。   On the other hand, if neither the read Busy signal nor the bus bBusy signal is present (S506-No, S507-No), the read request size of the read request subjected to the read issue control processing in S505 is set to m2 (issued read request). It is added to the value of (size) and updated (S508). Subsequently, the read request of the interpretation unit selected in S503 is converted into the protocol of the bus b113 (S509). Subsequently, a read request is transmitted to the interface controller 111 of the storage device according to the protocol of the bus b113 (S510).

他方、Ｓ５０３において選択された解釈部の解釈結果が「ライトリクエスト又はリードレスポンス」であった場合には（Ｓ５０４−Ｎｏ）、バスａ１０６からバスｂ１１３に対するライトリクエスト処理又はリードレスポンス処理を行う（Ｓ５１１）。ライトリクエスト処理又はリードレスポンス処理については、説明を省略する。続いて、Ｓ５１１において処理されたライトリクエスト又はリードレスポンスをバスｂ１１３のプロトコルに変換する（Ｓ５０９）。続いて、バスｂ１１３のプロトコルに従って、記憶装置のインタフェースコントローラ１１１にライトリクエスト又はリードレスポンスを送信する（Ｓ５１０）。   On the other hand, when the interpretation result of the interpretation unit selected in S503 is “write request or read response” (No in S504), write request processing or read response processing from the bus a106 to the bus b113 is performed (S511). . Description of the write request process or the read response process is omitted. Subsequently, the write request or read response processed in S511 is converted into the protocol of the bus b113 (S509). Subsequently, a write request or read response is transmitted to the interface controller 111 of the storage device according to the protocol of the bus b113 (S510).

図６は、本発明の実施例に係るインタフェースコントローラ１１４のレスポンス処理における処理手順を示すフローチャートである。なお、レスポンス処理は、ＣＰＵ１０１、ＤＭＡ１０２又はＣＰＵ１０３により行われたリクエストに対する処理である。   FIG. 6 is a flowchart showing a processing procedure in response processing of the interface controller 114 according to the embodiment of the present invention. The response process is a process for a request made by the CPU 101, the DMA 102, or the CPU 103.

はじめに、本発明の実施例に係るインタフェースコントローラ１１４は、バスｂ１１３のプロトコルに従って、レスポンスを受信する（Ｓ６０１）。続いて、受信されたレスポンスのプロトコルの内容を解釈する（Ｓ６０２）。   First, the interface controller 114 according to the embodiment of the present invention receives a response according to the protocol of the bus b113 (S601). Subsequently, the protocol content of the received response is interpreted (S602).

続いて、Ｓ６０２における解釈結果が「リードレスポンス」であった場合には（Ｓ６０３−Ｙｅｓ）、リードレスポンスを受信バッファ２０６へ格納する（Ｓ６０４）。続いて、図５のＳ５０３において選択された解釈部の解釈部識別情報と、受信バッファ２０６へ格納されたリードレスポンスとを対応付ける（Ｓ６０５）。続いて、第２蓄積手段３０２に蓄積されたリードレスポンスサイズの合計値（ｎ２）に、Ｓ６０５においてレスポンス対応付けが行われたリードレスポンスのリードレスポンスサイズを加算し、更新する（Ｓ６０６）。続いて、Ｓ６０４において受信バッファ２０６へ格納されたリードレスポンスをバスａ１０６のプロトコルに変換する（Ｓ６０７）。続いて、バスａ１０６のプロトコルに従って、バスａ１０６にリードレスポンスを送信する（Ｓ６０８）。   Subsequently, when the interpretation result in S602 is “read response” (S603—Yes), the read response is stored in the reception buffer 206 (S604). Subsequently, the interpretation unit identification information of the interpretation unit selected in S503 of FIG. 5 is associated with the read response stored in the reception buffer 206 (S605). Subsequently, the read response size of the read response for which the response association is performed in S605 is added to the total value (n2) of the read response size stored in the second storage unit 302, and updated (S606). Subsequently, the read response stored in the reception buffer 206 in S604 is converted into the protocol of the bus a106 (S607). Subsequently, a read response is transmitted to the bus a106 according to the protocol of the bus a106 (S608).

一方、Ｓ６０２における解釈結果が「リードリクエスト又はライトリクエスト」であった場合には（Ｓ６０３−Ｎｏ）、バスｂ１１３からバスａ１０６に対するリードリクエスト処理又はライトリクエスト処理を行う（Ｓ６０９）。リードリクエスト処理又はライトリクエスト処理については説明を省略する。続いて、Ｓ６０９において処理されたリードリクエスト又はライトリクエストをバスａ１０６のプロトコルに変換する（Ｓ６０７）。続いて、バスａ１０６のプロトコルに従って、バスａ１０６にリードリクエスト又はライトリクエストを送信する（Ｓ６０８）。   On the other hand, when the interpretation result in S602 is “read request or write request” (S603—No), read request processing or write request processing from the bus b113 to the bus a106 is performed (S609). Description of the read request process or the write request process is omitted. Subsequently, the read request or write request processed in S609 is converted into the protocol of the bus a106 (S607). Subsequently, a read request or a write request is transmitted to the bus a106 according to the protocol of the bus a106 (S608).

図７は、本発明の実施例に係るリード発行制御手段２０２のリード発行制御処理（図５のＳ５０５）における処理手順を示すフローチャートである。   FIG. 7 is a flowchart showing a processing procedure in the read issue control process (S505 in FIG. 5) of the read issue control unit 202 according to the embodiment of the present invention.

はじめに、本発明の実施例に係るリード発行制御手段２０２は、Ｓ５０３において選択された解釈部のリードリクエストサイズ（ｍ１）を取得する（Ｓ７０１）。続いて、第１蓄積手段４０２に蓄積されたリードリクエストサイズの合計値（ｍ２）を取得する（Ｓ７０２）。続いて、Ｍ（＝ｍ１＋ｍ２）を算出する（Ｓ７０３）。   First, the read issuance control unit 202 according to the embodiment of the present invention acquires the read request size (m1) of the interpretation unit selected in S503 (S701). Subsequently, the total value (m2) of the read request sizes stored in the first storage unit 402 is acquired (S702). Subsequently, M (= m1 + m2) is calculated (S703).

また、第２蓄積手段４０３に蓄積されたリードレスポンスサイズの合計値（ｎ１）を取得する（Ｓ７０４）。続いて、受信バッファ（保持手段）２０６の受信バッファサイズ（ｎ２）を取得する（Ｓ７０５）。続いて、Ｎ（＝ｎ１＋ｎ２）を算出する（Ｓ７０６）。   Further, the total value (n1) of the read response sizes stored in the second storage unit 403 is acquired (S704). Subsequently, the reception buffer size (n2) of the reception buffer (holding means) 206 is acquired (S705). Subsequently, N (= n1 + n2) is calculated (S706).

続いて、ＭとＮの大小関係を比較する（Ｓ７０７）。Ｍ＞Ｎの場合は（Ｓ７０８−Ｙｅｓ）、リードＢｕｓｙ信号を生成し、Ｂｕｓｙ信号生成手段２０４に送信する（Ｓ７０８）。一方、Ｍ＜Ｎの場合は（Ｓ７０８−Ｎｏ）、リード発行を行い、リードリクエストをプロトコル生成手段ｂ２０３に送信する（Ｓ７０９）。   Subsequently, the magnitude relationship between M and N is compared (S707). When M> N (S708-Yes), a read Busy signal is generated and transmitted to the Busy signal generation means 204 (S708). On the other hand, if M <N (S708-No), a read is issued and a read request is transmitted to the protocol generation unit b203 (S709).

本発明によれば、Ｍ≦Ｎとなる場合に限り、リード発行（Ｓ７０９）を行うので、受信バッファ（保持手段）２０６にオーバーフローを発生させることがない。従って、ＣＰＵ１０１及びＤＭＡ１０２は、受信バッファ（保持手段）２０６にオーバーフローを発生させることなく、リードリクエストを連続的に発行することができる。   According to the present invention, since read issuance (S709) is performed only when M ≦ N, an overflow does not occur in the reception buffer (holding means) 206. Therefore, the CPU 101 and the DMA 102 can issue read requests continuously without causing the reception buffer (holding means) 206 to overflow.

また、ＣＰＵ１０１及びＤＭＡ１０２は、Ｂｕｓｙ信号生成手段２０４によりＢｕｓｙ信号が生成されたか否か（すなわち、バスａがＢｕｓｙ状態であるか否か）に基づいて、リードリクエストを発行する。すなわち、ＣＰＵ１０１及びＤＭＡ１０２は、バスａがＢｕｓｙ状態でない場合は、リードリクエストサイズを算出することなく、リードリクエストを発行する。従って、ＣＰＵ１０１及びＤＭＡ１０２は、リードリクエストサイズを算出するための処理を行う必要がなく、余分な負荷を与えることがない。   Further, the CPU 101 and the DMA 102 issue a read request based on whether or not the Busy signal is generated by the Busy signal generation unit 204 (that is, whether or not the bus a is in the Busy state). That is, when the bus a is not in the Busy state, the CPU 101 and the DMA 102 issue a read request without calculating the read request size. Therefore, the CPU 101 and the DMA 102 do not need to perform processing for calculating the read request size, and do not apply an extra load.

本発明の実施例に係る情報処理システムの構成を示すブロック図である。It is a block diagram which shows the structure of the information processing system which concerns on the Example of this invention. 本発明の実施例に係るインタフェースコントローラ１０４の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the interface controller 104 concerning the Example of this invention. 本発明の実施例に係るプロトコル解釈手段ａ２０１の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the protocol interpretation means a201 which concerns on the Example of this invention. 本発明の実施例に係るリード発行制御手段２０２の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the read issue control means 202 based on the Example of this invention. 本発明の実施例に係るインタフェースコントローラ１０４のリクエスト処理における処理手順を示すフローチャートである。It is a flowchart which shows the process sequence in the request process of the interface controller 104 concerning the Example of this invention. 本発明の実施例に係るインタフェースコントローラ１０４のレスポンス処理における処理手順を示すフローチャートである。It is a flowchart which shows the process sequence in the response process of the interface controller 104 which concerns on the Example of this invention. 本発明の実施例に係るリード発行制御手段２０２のリード発行制御処理（図５のＳ５０５）における処理手順を示すフローチャートである。It is a flowchart which shows the process sequence in the read issue control process (S505 of FIG. 5) of the read issue control means 202 based on the Example of this invention.

符号の説明Explanation of symbols

１００ 情報処理装置
１０１、１０３ ＣＰＵ
１０２ ＤＭＡ
１０４ インタフェースコントローラ
１０５ ＲＡＭ
１０６ バスａ
１１０ 記憶装置
１１１ 記憶装置のインタフェースコントローラ
１１２ 記憶部
１１３ バスｂ 100 Information processing apparatus 101, 103 CPU
102 DMA
104 Interface controller 105 RAM
106 Bus a
110 storage device 111 interface controller 112 of storage device storage unit 113 bus b

Claims (5)

データを記憶した記憶装置へリードリクエストを行うリードリクエスト装置に接続されたインタフェースコントローラであって、
前記リードリクエスト装置から送信されたリードリクエストに対する前記記憶装置のリードレスポンスを保持する保持手段と、
前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置にリードリクエスト許可を行う制御手段と、を備えたことを特徴とするインタフェースコントローラ。 An interface controller connected to a read request device that makes a read request to a storage device that stores data,
Holding means for holding a read response of the storage device in response to a read request transmitted from the read request device;
An interface controller comprising: control means for granting a read request to the read request device based on a capacity, a read request size, and a read response size of the holding means. 請求項１に記載のインタフェースコントローラであって、
前記制御手段は、発行済リードリクエストのリードリクエストサイズの合計値を蓄積する第１蓄積手段と、処理済リードレスポンスのリードレスポンスサイズの合計値を蓄積する第２蓄積手段と、を含み、該第１蓄積手段に蓄積された合計値と該第２蓄積手段に蓄積された合計値とに基づいて、前記リードリクエスト装置にリードリクエスト許可を行うことを特徴とするインタフェースコントローラ。 The interface controller according to claim 1,
The control means includes first storage means for storing a total value of read request sizes of issued read requests, and second storage means for storing a total value of read response sizes of processed read responses. An interface controller, wherein a read request is granted to the read request device based on a total value stored in one storage means and a total value stored in the second storage means. 請求項２に記載のインタフェースコントローラであって、
前記制御手段は、さらに、前記リードリクエスト装置から送信されたリードリクエストのリードリクエストサイズと前記第１蓄積手段に蓄積された合計値との和を算出する第１算出手段と、前記保持手段の容量と前記第２蓄積手段に蓄積された合計値との和を算出する第２算出手段と、該第１算出手段の算出結果と該第２算出手段の算出結果とを比較する比較手段と、を含み、該比較手段の比較結果に基づいて、前記リードリクエスト装置にリードリクエスト許可を行うことを特徴とするインタフェースコントローラ。 The interface controller according to claim 2,
The control means further includes a first calculation means for calculating a sum of a read request size of the read request transmitted from the read request device and a total value stored in the first storage means, and a capacity of the holding means. And a second calculating means for calculating the sum of the total value accumulated in the second accumulating means, and a comparing means for comparing the calculation result of the first calculating means with the calculation result of the second calculating means. And an interface controller that performs a read request permission to the read request device based on a comparison result of the comparison means. データを記憶した記憶装置に対するリードリクエスト装置のリードリクエストを制御するリードアクセス制御方法であって、
前記リードリクエスト装置から送信されたリードリクエストに対する前記記憶装置のリードレスポンスを保持手段に保持し、
前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置にリードリクエスト許可を行うことを特徴とするリードアクセス制御方法。 A read access control method for controlling a read request of a read request device for a storage device storing data,
Holding a read response of the storage device to the read request transmitted from the read request device in a holding unit;
A read access control method, wherein a read request is granted to the read request device based on a capacity, a read request size, and a read response size of the holding unit. データを記憶する記憶装置と接続可能な情報処理装置であって、
リードリクエスト許可に応じて前記記憶装置に対するリードリクエストを行うリードリクエスト装置と、
前記リードリクエストに対する前記記憶装置のリードレスポンスを保持する保持手段と、前記保持手段の容量、リードリクエストサイズ及びリードレスポンスサイズに基づいて、前記リードリクエスト装置に前記リードリクエスト許可を行う制御手段と、を含むインタフェースコントローラと、を備えたことを特徴とする情報処理装置。 An information processing apparatus connectable to a storage device for storing data,
A read request device that makes a read request to the storage device in response to a read request permission;
Holding means for holding a read response of the storage device with respect to the read request, and control means for granting the read request to the read request apparatus based on a capacity, a read request size, and a read response size of the holding means; And an interface controller including the information processing apparatus.
JP2006334525A 2006-12-12 2006-12-12 Interface controller, read access control method, and information processing apparatus including the interface controller Pending JP2008146459A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006334525A JP2008146459A (en) 2006-12-12 2006-12-12 Interface controller, read access control method, and information processing apparatus including the interface controller
US11/953,618 US7721026B2 (en) 2006-12-12 2007-12-10 Interface controller, method for controlling read access, and information processing apparatus provided with the interface controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006334525A JP2008146459A (en) 2006-12-12 2006-12-12 Interface controller, read access control method, and information processing apparatus including the interface controller

Publications (1)

Publication Number Publication Date
JP2008146459A true JP2008146459A (en) 2008-06-26

Family

ID=39499639

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006334525A Pending JP2008146459A (en) 2006-12-12 2006-12-12 Interface controller, read access control method, and information processing apparatus including the interface controller

Country Status (2)

Country Link
US (1) US7721026B2 (en)
JP (1) JP2008146459A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009015783A (en) * 2007-07-09 2009-01-22 Toshiba Corp Interface controller
JP2024059122A (en) * 2022-10-18 2024-05-01 株式会社デンソー Input/Output Control Unit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860244A (en) * 1983-11-07 1989-08-22 Digital Equipment Corporation Buffer system for input/output portion of digital data processing system
US5481738A (en) * 1992-02-20 1996-01-02 International Business Machines Corporation Apparatus and method for communicating a quiesce and unquiesce state between elements of a data processing complex
JP4112716B2 (en) * 1998-12-08 2008-07-02 日本テキサス・インスツルメンツ株式会社 Data processing device
US20040230690A1 (en) * 2003-05-17 2004-11-18 Teh Jin Teik Protocol for data hosting servers
US7054987B1 (en) * 2003-12-19 2006-05-30 Nvidia Corporation Apparatus, system, and method for avoiding data writes that stall transactions in a bus interface
JP2005322308A (en) 2004-05-07 2005-11-17 Sony Corp Recording / reproducing apparatus and method
JP4574408B2 (en) * 2005-03-24 2010-11-04 株式会社日立製作所 Storage system control technology

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009015783A (en) * 2007-07-09 2009-01-22 Toshiba Corp Interface controller
JP2024059122A (en) * 2022-10-18 2024-05-01 株式会社デンソー Input/Output Control Unit

Also Published As

Publication number Publication date
US20080140882A1 (en) 2008-06-12
US7721026B2 (en) 2010-05-18

Similar Documents

Publication Publication Date Title
US9411753B2 (en) Systems and methods for dynamically determining a priority for a queue of commands
EP3255553B1 (en) Transmission control method and device for direct memory access
EP2902914B1 (en) Data transmission method and device
CN111723030A (en) Memory system and control method of memory system
CN109408428B (en) Control method and device for direct memory access and physical layer accelerator card
US20150293721A1 (en) Semiconductor device including a plurality of function blocks
JP2008234059A (en) Data transfer apparatus and information processing system
JP2008146459A (en) Interface controller, read access control method, and information processing apparatus including the interface controller
JPWO2015155850A1 (en) Input/output device and method
JP6331944B2 (en) Information processing apparatus, memory control apparatus, and information processing apparatus control method
JP2018106222A5 (en)
US9910812B2 (en) Initiating multiple data transactions on a system bus
JP5101195B2 (en) Interface controller
JP5908416B2 (en) Interface control device, data storage device, and interface control method
EP2413248A1 (en) Direct memory access device for multi-core system and operating method of the same
JP2015201104A (en) Terminal device, information management device, terminal program, information management program, and system
KR20160140038A (en) Vehicle Terminal System for Freight Transport Safety
EP2503746A1 (en) Data transfer apparatus, data transfer method, and information processing apparatus
US20090031101A1 (en) Data processing system
JP3674207B2 (en) Peripheral device and buffer control method in half-duplex communication system
JP4689257B2 (en) Bus control device and information processing system
KR102346629B1 (en) Method and apparatus for controlling access for memory
KR101949123B1 (en) Apparatus and method for data decoding
JP2011142563A (en) Data receiving device and method
CN116820340A (en) Data storage control device and electronic equipment