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JP2008140853A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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好弘 佐藤
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Abstract

【課題】フルシリサイドゲート電極を有するＭＩＳＦＥＴにおいて、ゲート配線抵抗が小さい半導体装置を提供する。
【解決手段】半導体基板１０における素子分離領域１１によって囲まれた第１の活性領域１３Ａ上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置は、第１の活性領域１３Ａ上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の活性領域１３Ａを跨ぐように形成され、第１の活性領域１３Ａ上の第１のフルシリサイドゲート電極２４Ａと素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅとからなる第１のフルシリサイドゲートパターン２４ａとを備える。第１のフルシリサイドゲート電極２４Ａの厚さは、第１のフルシリサイドゲート配線２４Ｅの厚さよりも薄い。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、ゲート電極がフルシリサイド化された半導体装置及びその製造方法に関する。
近年の半導体集積回路装置の高集積化、高機能化及び高速化の技術進展に伴って、ＭＩＳＦＥＴの微細化が進められている。
ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化を更に進展させると共に、トンネル電流によるゲートリーク電流の増大を抑制する方法として、従来、ゲート絶縁膜材料に用いてきたＳｉＯ２又はＳｉＯＮに代えて、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等の金属酸化物からなる高誘電体材料を用いることにより、シリコン酸化膜換算膜厚として薄い膜厚値を実現しながら、物理膜厚を厚く保ち、リーク電流を抑制できる手法が研究されている。
また、ゲート電極の空乏化に伴う容量低下を防ぐために、ゲート電極材料として、従来のポリシリコンに代えて金属材料を用いる研究が盛んに行われている。金属材料の候補としては、金属窒化物、互いに異なる仕事関数を有する２種類の純金属のデュアルメタル及びシリコン材料全体をシリサイド化するフルシリサイド（Fully Silicided；ＦＵＳＩ）等がある。特に、フルシリサイドは、現状のシリコンプロセス技術を踏襲できるため有力な技術として注目されている。このようなフルシリサイド系のＭＩＳＦＥＴの構造及び製造方法は、例えば非特許文献１及び非特許文献２に開示されている。
フルシリサイドゲート電極を用いたＭＩＳＦＥＴでは、フルシリサイドゲート電極のシリサイドにおける組成比を制御することにより、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとを造り分ける。例えば、比較的小さな仕事関数が必要となるｎＭＩＳＦＥＴ用のフルシリサイドゲート電極は、ニッケルを用いた場合、ニッケルとシリコンとの組成比が一対一であるＮｉＳｉであることが望ましく、比較的大きな仕事関数が必要となるｐＭＩＳＦＥＴ用のフルシリサイドゲート電極は、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２が望ましい。
J. A. Kittl et al., Symp. VLSI Tech., (2005) 72. A. Lauwers et al., IEDM Tech. Dig., (2005) 661.
ところで、ｎＭＩＳＦＥＴ用のフルシリサイドゲート電極とｐＭＩＳＦＥＴ用のフルシリサイドゲート電極との造り分けは、ゲート電極用のシリコンの膜厚とそのシリコン膜の上に堆積したニッケルの膜厚比に基づいて行われる。具体的には、シリコン膜厚をｔＳｉ、ニッケルの膜厚をｔＮｉとすると、ｎＭＩＳＦＥＴ用のフルシリサイドゲート電極を形成する際には、０．５５＜ｔＮｉ／ｔＳｉを満たす膜厚比が必要であり、ｐＭＩＳＦＥＴ用のフルシリサイドゲート電極を形成する際には、１．１＜ｔＮｉ／ｔＳｉの膜厚比が必要である。この膜厚比を満たすように、シリコン膜とニッケル膜とを反応させる熱処理条件（温度、時間）を制御することにより、ｎＭＩＳＦＥＴ用のフルシリサイドゲート電極及びｐＭＩＳＦＥＴ用のフルシリサイドゲート電極のシリサイドにおける組成比制御を行い、ｎＭＩＳＦＥＴ用のフルシリサイドゲート電極とｐＭＩＳＦＥＴ用のフルシリサイドゲート電極との造り分けを行っている。
しかしながら、ｐＭＩＳＦＥＴ用のＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２によるフルシリサイドは比抵抗が大きいため、素子分離領域上などのゲート配線部分などに用いると配線抵抗が増大して、半導体集積回路の動作速度の低下を招く。つまり、素子分離領域によって囲まれた活性領域上に形成されたｐＭＩＳＦＥＴ用のフルシリサイドゲート電極から素子分離領域上に延びて存在するフルシリサイドゲート配線部分の比抵抗が大きくなり、半導体集積回路の動作速度の低下を招いていた。
前記に鑑み、本発明の目的は、フルシリサイドゲート電極を有するＭＩＳＦＥＴにおいて、ゲート配線抵抗が小さい半導体装置及びその製造方法を提供することである。
前記の目的を達成するために、本発明の一側面に係る半導体装置は、半導体基板における素子分離領域によって囲まれた第１の活性領域上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の活性領域を跨ぐように形成され、第１の活性領域上の第１のフルシリサイドゲート電極と素子分離領域上の第１のフルシリサイドゲート配線とからなる、シリコン膜がフルシリサイド化されてなる第１のフルシリサイドゲートパターンとを備え、第１のフルシリサイドゲートパターンは、ゲート幅方向において、第１のフルシリサイドゲート電極を含む第１の厚さを有する部分と、第１の厚さを有する部分の両側に第１の厚さよりも厚い第２の厚さを有する部分とを有している。
本発明の一側面に係る半導体装置において、第１の厚さを有する部分は、第１のフルシリサイドゲート電極であり、第２の厚さを有する部分は、第１のフルシリサイドゲート配線である。
本発明の一側面に係る半導体装置において、第１のフルシリサイドゲートパターンの側面に形成された第１のサイドウォールと、第１の活性領域における第１のサイドウォールの側方下の領域に形成されたｐ型不純物拡散領域とをさらに備え、第１の厚さを有する部分の側面に形成されている第１のサイドウォールの高さは、第２の厚さを有する部分の側面に形成されている第１のサイドウォールの高さよりも低い。
本発明の一側面に係る半導体装置における第１の構造では、半導体基板における素子分離領域によって囲まれた第２の活性領域上に形成されたＮＭＩＳトランジスタをさらに備え、ＮＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に第１のフルシリサイドゲート電極とゲート幅方向に隣り合って形成され、第１のフルシリサイドゲート配線が延設されて第２のゲート絶縁膜上に存在している第２のフルシリサイドゲート電極とを備え、第２のフルシリサイドゲート電極の厚さは、第２の厚さを有する部分の厚さと同じである。
本発明の一側面に係る半導体装置における第２の構造では、半導体基板における素子分離領域によって囲まれた第２の活性領域上に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に第１のフルシリサイドゲート電極とゲート長方向に隣り合って形成され、シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲート電極とを備え、第２のフルシリサイドゲート電極の厚さは、第２の厚さを有する部分の高さと同じである。
本発明の一側面に係る半導体装置における第１又は第２の構造において、第２のフルシリサイドゲート電極の側面に形成された第２のサイドウォールと、第２の活性領域における第２のサイドウォールの側方下の領域に形成されたｐ型不純物拡散領域とをさらに備え、第２のサイドウォールの高さは、第２の厚さを有する部分の側面に形成されている第１のサイドウォールの高さと同じである。
本発明の一側面に係る半導体装置における第３の構造では、半導体基板における素子分離領域上に形成され、シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲートパターンと、ｐ型不純物拡散領域と第２のフルシリサイドゲートパターンとに接続するシェアードコンタクトプラグとをさらに備え、第２のフルシリサイドゲートパターンの厚さは、第２の厚さを有する部分の厚さと同じである。
本発明の一側面に係る半導体装置における第３の構造において、第２のフルシリサイドゲートパターンの側面に形成された第２のサイドウォールをさらに備え、第２のサイドウォールの高さは、第２の厚さを有する部分の側面に形成されている第１のサイドウォールの高さと同じである。
本発明の一側面に係る半導体装置における第３の構造において、半導体基板における素子分離領域によって囲まれた第２の活性領域上に形成された他のｐ型ＭＩＳトランジスタをさらに備え、第２のフルシリサイドゲートパターンは、第２の活性領域上に形成された第２のゲート絶縁膜を介して第２の活性領域を跨ぐように形成されており、第２のフルシリサイドゲートパターンにおける第２の活性領域上に位置する部分は、他のｐ型ＭＩＳトランジスタのフルシリサイドゲート電極となる。
本発明の一側面に係る半導体装置の製造方法は、半導体基板に素子分離領域によって囲まれた第１の活性領域を形成する工程（ａ）と、半導体基板上に、ゲート絶縁膜形成膜、シリコン膜、及び保護膜を順次形成する工程（ｂ）と、少なくともシリコン膜及び保護膜をパターニングすることにより、第１の活性領域を跨ぐように、シリコン膜がパターニングされてなる第１のゲートパターン用シリコン膜及び保護膜がパターニングされてなる第１の保護膜を形成する工程（ｂ）と、第１のゲートパターン用シリコン膜の側面に第１のサイドウォールを形成する工程（ｃ）と、第１のサイドウォールをマスクに用いてｐ型不純物のイオン注入を行うことにより、第１の活性領域における第１のサイドウォールの側方下の領域に第１のｐ型不純物拡散領域を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の保護膜を除去することにより、第１のゲートパターン用シリコン膜を露出する工程（ｅ）と、工程（ｅ）よりも後に、前記素子分離領域上を覆い、前記第１の活性領域上に第１の開口パターンを有するレジストマスクパターンを用いたエッチングにより、第１の活性領域上の第１のゲートパターン用シリコン膜の厚さを素子分離領域上の第１のゲートパターン用シリコン膜の厚さよりも薄くする工程（ｆ）と、工程（ｆ）よりも後に、第１のゲートパターン用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施して第１のゲートパターン用シリコン膜をフルシリサイド化することにより、第１の活性領域上の第１のフルシリサイドゲート電極と素子分離領域上の第１のフルシリサイドゲート配線とからなる第１のフルシリサイドゲートパターンを形成する工程（ｇ）とを備える。
本発明の一側面に係る半導体装置の製造方法において、工程（ｆ）において、レジストマスクパターンは、第１の活性領域上のうち、第１のｐ型不純物拡散領域上を覆い、第１のゲートパターン用シリコン膜及び第１のサイドウォール上に第１の開口パターンを有する。
本発明の一側面に係る半導体装置の製造方法における第１の方法では、工程（ａ）は、半導体基板における素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、工程（ｂ）は、第２の活性領域を跨ぐように、第１のゲートパターン用シリコン膜及び第１の保護膜を形成する工程を含み、工程（ｄ）は、第１のサイドウォールをマスクに用いてｎ型不純物のイオン注入を行うことにより、第２の活性領域における第１のサイドウォールの側方下の領域にｎ型の不純物拡散領域を形成する工程を含み、工程（ｇ）は、第１のフルシリサイドゲート電極と第１のフルシリサイドゲート配線と第２の活性領域上の第２のフルシリサイドゲート電極とからなる第１のフルシリサイドゲートパターンを形成する工程である。
本発明の一側面に係る半導体装置の製造方法における第２の方法では、工程（ａ）は、半導体基板における素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、工程（ｂ）は、第１のゲートパターン用シリコン膜及び第１の保護膜とゲート長方向に間隔を置いて隣り合うと共に第２の活性領域を跨ぐように、シリコン膜がパターニングされてなる第２のゲートパターン用シリコン膜及び保護膜がパターニングされてなる第２の保護膜を形成する工程を含み、工程（ｃ）は、第２のゲートパターン用シリコン膜の側面に第２のサイドウォールを形成する工程を含み、工程（ｄ）は、第２のサイドウォールをマスクに用いてｎ型不純物のイオン注入を行うことにより、第２の活性領域における第２のサイドウォールの側方下の領域にｎ型不純物拡散領域を形成する工程を含み、工程（ｅ）は、第２の保護膜を除去することにより、第２のゲートパターン用シリコン膜を露出する工程を含み、工程（ｇ）は、第２のゲートパターン用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施して第２のゲートパターン用シリコン膜をフルシリサイド化することにより、第２の活性領域上の第２のフルシリサイドゲート電極と素子分離領域上の第２のフルシリサイドゲート配線とからなる第２のフルシリサイドゲートパターンを形成する工程を含む。
本発明の一側面に係る半導体装置の製造方法における第３の方法では、工程（ｂ）は、素子分離領域上に、第１のゲートパターン用シリコン膜及び第１の保護膜とゲート長方向に間隔を置いて隣り合うように、シリコン膜がパターニングされてなる第２のゲートパターン用シリコン膜及び保護膜がパターニングされてなる第２の保護膜を形成する工程を含み、工程（ｃ）は、第２のゲートパターン用シリコン膜の側面に第２のサイドウォールを形成する工程を含み、工程（ｅ）は、第２の保護膜を除去することにより、第２のゲートパターン用シリコン膜を露出する工程を含み、工程（ｇ）は、第２のゲートパターン用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施して第２のゲートパターン用シリコン膜をフルシリサイド化することにより、第２のフルシリサイドゲートパターンを形成する工程を含み、工程（ｇ）よりも後に、ｐ型不純物拡散領域と第２のフルシリサイドゲートパターンとに接続するシェアードコンタクトを形成する工程（ｈ）をさらに備える。
本発明の一側面に係る半導体装置の製造方法における第３の方法において、工程（ａ）は、半導体基板における素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、工程（ｄ）は、第２のサイドウォールをマスクに用いてｐ型不純物のイオン注入を行うことにより、第２の活性領域における第２のサイドウォールの側方下の領域に第２のｐ型不純物拡散領域を形成する工程を含み、工程（ｆ）は、第２の活性領域上に第２の開口パターンを有する第２の活性領域をさらに露出する開口パターンを有するレジストマスクパターン用シリコン膜を用いたエッチングにより、第２の活性領域上の第２のゲートパターン用シリコン膜の厚さを素子分離領域上の第２のゲートパターン用シリコン膜の厚さよりも薄くする工程（ｆ）と、工程（ｇ）は、素子分離領域上の第２のフルシリサイドゲート配線と第２の活性領域上の第２のフルシリサイドゲート電極とからなる第２のフルシリサイドゲートパターンを形成する工程を含む。
本発明の半導体装置及びその製造方法によると、ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の配線抵抗が小さい半導体装置及びその製造方法を実現できる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。
まず、本発明の第１の実施形態に係る半導体装置の構造について、図１（ａ）〜（ｃ）を参照しながら説明する。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造を説明するための図であって、（ａ）は平面図であり、（ｂ）は（ａ）のIb-Ib線における断面図であり、（ｃ）は（ａ）のIc-Ic線における断面図である。なお、（ａ）では、説明の便宜上、（ｂ）及び（ｃ）に示した対応する部分の一部の構成を省略している。
図１（ａ）の平面図に示すように、例えばシリコンからなる半導体基板１０には、素子分離領域１１によって囲まれ、ｐ型ＭＩＳトランジスタ形成領域２８Ａを構成する第１の活性領域１３Ａと、ｎ型ＭＩＳトランジスタ形成領域２８Ｂを構成する第２の活性領域１３Ｂと、ｎ型ＭＩＳトランジスタ形成領域２８Ｃを構成する第３の活性領域１３Ｃとが形成されている。
第１の活性領域１３Ａ、第３の活性領域１３Ｃ、及び素子分離領域１１の上には、第１の活性領域１３Ａ及び第３の活性領域１３Ｃをゲート幅方向に跨ぐように、ゲートパターン用シリコン膜がフルシリサイド化されてなる第１のフルシリサイドゲートパターン２４ａが形成されている。第１のフルシリサイドゲートパターン２４ａは、第１の活性領域１３Ａ上に形成されるｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第１のフルシリサイドゲート電極２４Ａと、第３の活性領域１３Ｃ上に形成されるｎ型ＭＩＳトランジスタを構成する例えばＮｉＳｉのフルシリサイドからなる第３のフルシリサイドゲート電極２４Ｄと、例えばＮｉＳｉからなる第１のフルシリサイドゲート配線２４Ｅとによって構成されている。第１のフルシリサイドゲート電極２４Ａ、第３のフルシリサイドゲート電極２４Ｄ、及び第１のフルシリサイドゲート配線２４Ｅは連続して一体的に形成されており、デュアルゲート構造を構成している。
第２の活性領域１３Ｂ及び素子分離領域１１の上には、第１のフルシリサイドゲートパターン２４ａと間隔を置いて隣り合うように、ゲートパターン用シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲートパターン２４ｂが形成されている。第２のフルシリサイドゲートパターン２４ｂは、第２の活性領域１３Ｂ上に形成されるｎ型ＭＩＳトランジスタを構成する例えばＮｉＳｉからなる第２のフルシリサイドゲート電極２４Ｂと、該第２のフルシリサイドゲート電極２４Ｂと連続して一体的に形成された例えばＮｉＳｉのフルシリサイドからなる第２のフルシリサイドゲート配線２４Ｃとによって構成されている。
第１のフルシリサイドゲートパターン２４ａの側面には例えばシリコン窒化膜からなる第１のサイドウォール１８Ａが形成されており、第２のフルシリサイドゲートパターン２４ｂの側面には例えばシリコン窒化膜からなる第２のサイドウォール１８Ｂが形成されている。第１の活性領域１３Ａにおける第１のサイドウォール１８Ａの側方下の領域にはｐ型の第１のソースドレイン領域１７Ａが形成されており、第２の活性領域１３Ｂにおける第２のサイドウォール１８Ｂの側方下の領域にはｎ型の第２のソースドレイン領域１７Ｂが形成されており、第３の活性領域１３Ｃにおける第１のサイドウォール１８Ａの側方下にはｎ型の第３のソースドレイン領域１７Ｃが形成されている。第１〜第３のソースドレイン領域１７Ａ〜１７Ｃの表層部には、図示しないシリサイド層（後述の図１（ｂ）では符号１９）が形成されており、該シリサイド層を介して第１〜第３のソースドレイン領域１７Ａ〜１７Ｃと接続するコンタクトプラグ２７が、図示しない下地保護膜（後述の図１（ｂ）では符号２０）、第１及び第２の層間絶縁膜（後述の図１（ｂ）では符号２１及び２５）を貫通して形成されている。
また、図１（ｂ）の断面図において、半導体基板１０には、シャロウトレンチ分離（shallow trench isolation）からなる素子分離領域１１と、該素子分離領域１１によって囲まれ、ｎウェル１２Ａが形成された第１の活性領域１３Ａと、該素子分離領域１１によって囲まれ、ｐウェル１２Ｂが形成された第２の活性領域１３Ｂが形成されている。第１の活性領域１３Ａの上には、例えばシリコン酸化膜からなる第１のゲート絶縁膜１４Ａを介して、第１のフルシリサイドゲートパターン２４ａを構成する第１のフルシリサイドゲート電極２４Ａが形成されている。また、第２の活性領域１３Ｂの上には、例えばシリコン酸化膜からなる第２のゲート絶縁膜１４Ｂを介して、第２のフルシリサイドゲートパターン２４ｂを構成する第２のフルシリサイドゲート電極２４Ｂが形成されている。
第１の活性領域１３Ａにおける上部であって第１のフルシリサイドゲート電極２４Ａの側方下の領域には、接合深さが比較的浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１７ａが形成されている。第２の活性領域１３Ｂにおける上部であって第２のフルシリサイドゲート電極２４Ｂの側方下の領域には、接合深さが比較的浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１７ｃが形成されている。また、第１のフルシリサイドゲート電極２４Ａの側面には第１のサイドウォール１８Ａが形成されており、第２のフルシリサイドゲート電極２４Ｂの側面には第２のサイドウォール１８Ｂが形成されている。ここで、図１（ｂ）に示すように、第１のサイドウォール１８Ａの第１の活性領域１３Ａ表面からの高さは、第２のサイドウォール１８Ｂの第２の活性領域１３Ｂ表面からの高さよりも低い。
第１の活性領域１３Ａにおける上部であって第１のサイドウォール１８Ａの両側方下の領域には、接合深さが比較的深いｐ型ソースドレイン領域１７ｂが形成されており、第２の活性領域１３Ｂにおける上部であって第２のサイドウォール１８Ｂの両側方下の領域には、接合深さが比較的深いｎ型ソースドレイン領域１７ｄが形成されている。接合深さが比較的浅いｐ型ソースドレイン領域１７ａ及び接合深さが深いｐ型ソースドレイン領域１７ｂによってｐ型の第１のソースドレイン領域１７Ａが構成されており、接合深さが浅いｎ型ソースドレイン領域１７ｃ及び接合深さが深いｎ型ソースドレイン領域１７ｄによってｎ型の第２のソースドレイン領域１７Ｂが構成されている。
第１のソースドレイン領域１７Ａにおけるｐ型ソースドレイン領域１７ｂの上部であって第１のサイドウォール１８Ａの側方下の領域と第２のソースドレイン領域１７Ｂにおけるｎ型ソースドレイン領域１７ｄの上部であって第２のサイドウォール１８Ｂの側方下の領域とにはシリサイド層１９が形成されている。素子分離領域１１及びシリサイド層１９の上、並びに、第１のフルシリサイドゲート電極２４Ａを含む第１のフルシリサイドゲートパターン２４ａ（図１（ａ）参照）の側面と第２のフルシリサイドゲート電極２４Ｂを含む第２のフルシリサイドゲートパターン２４ｂ（図１（ａ）参照）の側面には、例えばシリコン窒化膜からなる下地保護膜２０が形成されている。なお、第１のフルシリサイドゲートパターン２４ａの側面には第１のサイドウォール１８Ａを介して下地保護膜２０が形成され、第２のフルシリサイドゲートパターン２４ｂの側面には第２のサイドウォール１８Ｂを介して下地保護膜２０が形成されている。従って、下地保護膜２０は、第１のフルシリサイドゲートパターン２４ａ及び第２のフルシリサイドゲートパターン２４ｂの上面上、並びに第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｂの上面上には形成されていない。
下地保護膜２０の上には、例えばシリコン酸化膜からなる第１の層間絶縁膜２１及び第２の層間絶縁膜２５が順に形成されており、第１のサイドウォール１８Ａ及び第１のフルシリサイドゲートパターン２４ａ並びに第２のサイドウォール１８Ｂ及び第２のフルシリサイドゲートパターン２４ｂの上には、第１の層間絶縁膜２１は形成されておらず、第２の層間絶縁膜２５のみが形成されている。第２の層間絶縁膜２５、第１の層間絶縁膜２１及び下地保護膜２０には、シリサイド層１９を介して第１のソースドレイン領域１７Ａと接続し、コンタクトホール２６に例えばタングステン等の導電性材料が充填されてなるコンタクトプラグ２７、及びシリサイド層１９を介して第２のソースドレイン領域１７Ｂに接続し、コンタクトホール２６に例えばタングステン等の導電性材料が充填されてなるコンタクトプラグ２７が形成されている。なお、図１（ａ）に示した第３の活性領域１３Ｃ上に形成されるｎ型ＭＩＳトランジスタの構造は、図１（ｂ）の右側のｎ型ＭＩＳトランジスタの構造と同様であるため、その説明は省略する。
また、図１（ｃ）の断面図では、第１のフルシリサイドゲートパターン２４ａのゲート幅方向の断面が示されている。図１（ｃ）に示すように、第１のフルシリサイドゲートパターン２４ａは、第１の活性領域１３Ａ上のｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第１のフルシリサイドゲート電極２４Ａと、素子分離領域１１上の例えばＮｉＳｉからなる第１のフルシリサイドゲート配線２４Ｅと、ｐウェル１２Ｄが形成されている第３の活性領域１３Ｃ上のｎ型ＭＩＳトランジスタを構成する例えばＮｉＳｉからなる第３のフルシリサイドゲート電極２４Ｄが形成されている。
以上の構成を有する本発明の第１の実施形態に係る半導体装置によると、配線抵抗が高い例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイドは、ｐ型ＭＩＳトランジスタが形成される第１の活性領域１３Ａ上における第１のフルシリサイドゲート電極２４Ａのみの構成材料とし、素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅ及び第３の活性領域１３Ｃ上の第３のフルシリサイドゲート電極２４Ｄの構成材料は配線抵抗が低い例えばＮｉＳｉからなるフルシリサイドを用いているため、配線抵抗の低減を図ることができる。また、第２のフルシリサイドゲートパターン２４ｂの構成材料は、全てに配線抵抗が低い例えばＮｉＳｉからなるフルシリサイドを用いているため、配線抵抗の低減を図ることができる。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｄ）を参照しながら説明する。なお、以下では、主として、上述した図１（ｂ）に示す断面構造を形成するまでの製造工程を例にして説明するが、上述した図１（ａ）を適宜参照しながら、当該断面構造には示されていない第３の活性領域１３Ｃ（図１（ａ）参照）上のｎ型ＭＩＳトランジスタを製造する工程についても説明することにする。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図であって、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｄ）は、図１（ａ）のIb-Ib線の断面、つまり、図１（ｂ）の断面に関する工程断面図を順に示したものであり、図４（ａ）〜（ｃ）は、図５（ａ）の工程で用いるレジストマスクパターンの開口パターン及びその変形例並びに比較例として従来のレジストマスクパターンの開口パターンを示す平面図であり、さらに、図６（ａ）〜（ｄ）は、レジストマスクパターンの変形例を用いた場合における図５（ａ）〜（ｄ）に対応する工程断面図を示している。
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１１をＳＴＩ（Shallow Trench Isolation）法等により形成する。次に、フォトリソグラフィ法及びイオン注入法を用いて、半導体基板１０におけるｐ型ＭＩＳトランジスタ形成領域２８Ａにｎ型不純物（例えばリンなど）を注入してなるｎウェル１２Ａを形成し、また、半導体基板１０におけるｎ型ＭＩＳトランジスタ形成領域２８Ｂにｐ型不純物（例えばホウ素など）を注入してなるｐウェル１２Ｂを形成する。これにより、半導体基板１０には、素子分離領域１１によって囲まれ、ｎウェル１２Ａが形成された第１の活性領域１３Ａと、素子分離領域１１によって囲まれ、ｐウェル１２Ｂが形成された第２の活性領域１３Ｂが形成される。なお、図示していないが、半導体基板１０におけるｎ型ＭＩＳトランジスタ形成領域２８Ｃには、第２の活性領域１３Ｂと同様に、素子分離領域１１によって囲まれ、ｐウェル１２Ｄが形成された第３の活性領域１３Ｃが形成される。
次に、図２（ｂ）に示すように、半導体基板１０の全面上に、例えばシリコン酸化膜からなる膜厚２ｎｍのゲート絶縁膜形成膜１４を形成した後、ゲート絶縁膜形成膜１４上に、例えばポリシリコンからなる膜厚１００ｎｍのシリコン膜１５をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。続いて、シリコン膜１５の上に、例えばシリコン酸化膜からなる膜厚７０ｎｍの保護膜１６をＣＶＤ法等により形成する。
次に、図２（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜１４、シリコン膜１５及び保護膜１６を選択的にエッチングする。ここでの選択的なエッチングは、後に形成される図１（ａ）で示した第１及び第２のフルシリサイドゲートパターン２４ａ及び２４ｂの領域に、ゲート絶縁膜形成膜１４、シリコン膜１５及び保護膜１６が残存するようにパターニングする。これにより、第１の活性領域１３Ａ上には、パターニングされた第１のゲート絶縁膜１４Ａ、第１のゲート電極用シリコン膜１５Ａ及び第１の保護膜１６Ａが形成され、第２の活性領域１３Ｂ上には、パターニングされた第２のゲート絶縁膜１４Ｂ、第２のゲート電極用シリコン膜１５Ｂ及び第２の保護膜１６Ｂが形成される。なお、この際、図示していないが、第１のゲート電極用シリコン膜１５Ａの形成と同時に、素子分離領域１１上には第１のゲート電極用シリコン膜１５Ａと連続した第１のゲート配線用シリコン膜、及び第３の活性領域１３Ｃ上には第１のゲート電極用シリコン膜１５Ａ及び第１のゲート配線用シリコン膜と連続した第３のゲート電極用シリコン膜が形成されると共に、第２のゲート電極用シリコン膜１５Ｂの形成と同時に、素子分離領域１１上には第２のゲート電極用シリコン膜１５Ｂと連続した第２のゲート配線用シリコン膜が形成される。これにより、第１のフルシリサイドゲートパターン２４ａを形成する領域には、第１のゲート電極用シリコン膜１５Ａ、第１のゲート配線用シリコン膜、及び第３のゲート電極用シリコン膜が一体化している第１のゲートパターン用シリコン膜が形成され、第２のフルシリサイドゲートパターン２４ｂを形成する領域には、第２のゲート電極用シリコン膜１５Ｂ及び第２のゲート配線用シリコン膜が一体化している第２のゲートパターン用シリコン膜が形成される。
続いて、第２の活性領域１３Ｂ及び図示しない第３の活性領域１３Ｃ（図１（ａ）参照）を覆うレジストマスクパターン（図示せず）を形成し、第１のゲート電極用シリコン膜１５Ａ及び第１の保護膜１６Ａをマスクとしてｐ型不純物のイオン注入を行うことにより、第１の活性領域１３Ａにおける第１のゲート電極用シリコン膜１５Ａの両側方下の領域に接合深さが比較的浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１７ａを形成する。同様に、第１の活性領域１３Ａを覆うレジストマスクパターン（図示せず）を形成し、第２のゲート電極用シリコン膜１５Ｂ及び第２の保護膜１６Ｂをマスクとしてｎ型不純物のイオン注入を行うことにより、第２の活性領域１３Ｂにおける第２のゲート電極用シリコン膜１５Ｂの両側方下の領域に接合深さが比較的浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１７ｃを形成する。なお、この際、ｎ型ソースドレイン領域１７ｃの形成と同時に、第３の活性領域１３Ｃにおける上記第３のゲート電極用シリコン膜の両側方下の領域に接合深さが比較的浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）が形成される。
次に、図２（ｄ）に示すように、半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、第１のゲート電極用シリコン膜１５Ａ及び第１の保護膜１６Ａの側面上に第１のサイドウォール１８Ａを形成すると共に、第２のゲート電極用シリコン膜１５Ｂ及び第２の保護膜１６Ｂの側面上に第２のサイドウォール１８Ｂを形成する。なお、この際、第１のサイドウォール１８Ａは、第１のゲート電極用シリコン膜１５Ａと連続した上記第１のゲート配線用シリコン膜及び第３のゲート電極用シリコン膜の側面にも同時に形成されると共に、第２のサイドウォール１８Ｂは、第２のゲート電極用シリコン膜１５Ｂと連続した上記第２のゲート配線用シリコン膜の側面にも同時に形成される。
続いて、フォトリソグラフィ法を用いて、第２の活性領域１３Ｂ及び第３の活性領域１３Ｃ（図１（ａ）参照）を覆うレジストマスクパターン（図示せず）を形成し、第１のサイドウォール１８Ａをマスクとして第１の活性領域１３Ａにｐ型の不純物のイオン注入を行うことにより、第１の活性領域１３Ａにおける第１のサイドウォール１８Ａの外側方下の領域に接合深さが比較的深いｐ型ソースドレイン領域１７ｂを形成する。また、第１の活性領域１３Ａを覆うレジストマスクパターン（図示せず）を形成し、第２のサイドウォール１８Ｂをマスクとして第２の活性領域１３Ｂにｎ型不純物のイオン注入を行うことにより、第２の活性領域１３Ｂにおける第２のサイドウォール１８Ｂの外側方下の領域に接合深さが深いｎ型ソースドレイン領域１７ｄを形成する。なお、この際、第３の活性領域１３Ｃにおける第２のサイドウォール１８Ａの外側方下の領域にも接合深さが深いｎ型ソースドレイン領域が形成される。続いて、１０００℃以上の熱処理によって、イオン注入された不純物を電気的に活性化させる。このようにして、第１の活性領域１３Ａには接合深さが比較的浅いｐ型ソースドレイン領域１７ａ及び接合深さが比較的深いｐ型ソースドレイン領域１７ｂによって構成される第１のソースドレイン領域１７Ａが形成され、第２の活性領域１３Ｂには接合深さが比較的浅いｎ型ソースドレイン領域１７ｃ及び接合深さが比較的深いｎ型ソースドレイン領域１７ｄによって構成される第２のソースドレイン領域１７Ｂが形成される。なお、同様に、第３の活性領域１３Ｃには接合深さが比較的浅いｎ型ソースドレイン領域及び接合深さが比較的深いｎ型ソースドレイン領域によって構成される第３のソースドレイン領域１７Ｃが形成される。
続いて、第１のソースドレイン領域１７Ａ、第２のソースドレイン領域１７Ｂ、及び第３のソースドレイン領域１７Ｃ（図１（ｃ）参照）の表面から自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法等を用いて、例えば膜厚１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して３２０℃で１回目のＲＴＡ（Rapid Thermal Annealing）を行うことにより、シリコンと金属膜とを反応させて、第１のソースドレイン領域１７Ａ、第２のソースドレイン領域１７Ｂ、及び第３のソースドレイン領域１７Ｃの表面をニッケルシリサイド化する。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより素子分離領域１１、第１の保護膜１６Ａ、第２の保護膜１６Ｂ、第１のサイドウォール１８Ａ、第２のサイドウォール１８Ｂ等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第１のソースドレイン領域１７Ａ、第２のソースドレイン領域１７Ｂ、及び第３のソースドレイン領域１７Ｃの表面に低抵抗のシリサイド層１９が形成される。
次に、図３（ａ）に示すように、半導体基板１０上の全面に、例えばシリコン窒化膜からなる膜厚２０ｎｍの下地保護膜２０をＣＶＤ法等により堆積し、堆積した下地保護膜２０の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２１の表面の平坦化を行う。
次に、図３（ｂ）に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１６Ａ及び第２の保護膜１６Ｂの上部に形成された下地保護膜２０が露出するまで第１の層間絶縁膜２１をエッチングする。
次に、図３（ｃ）に示すように、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１６Ａ及び第２の保護膜１６Ｂの上部に形成された下地保護膜２０を除去して第１の保護膜１６Ａ及び第２の保護膜１６Ｂを露出する。
次に、図３（ｄ）に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極用シリコン膜１５Ａ及び第２のゲート電極用シリコン膜１５Ｂの上部に形成された第１の保護膜１６Ａ及び第２の保護膜１６Ｂを除去し、第１のゲート電極用シリコン膜１５Ａ及び第２のゲート電極用シリコン膜１５Ｂの上面を露出する。なお、第１のゲート電極用シリコン膜１５Ａの上面を露出する際に、該第１のゲート電極用シリコン膜１５Ａと連続した上記第１のゲート配線用シリコン膜及び第３のゲート電極用シリコン膜の上面も同時に露出すると共に、第２のゲート電極用シリコン膜１５Ｂの上面を露出する際に、該第２のゲート電極用シリコン膜１５Ｂと連続した上記第２のゲート配線用シリコン膜の上面も同時に露出する。また、第１の保護膜１６Ａ及び第２の保護膜１６Ｂを除去する際には、第１の層間絶縁膜２１の上部も同時にエッチング除去される。
次に、図４（ａ）及び図５（ａ）（なお、図５（ａ）は図４（ａ）のVa-Va線の断面図に対応する）に示すように、フォトリソグラフィ法を用いて、第２の活性領域１３Ｂ、第３の活性領域１３Ｃ及び素子分離領域１１の上を覆い、ｐ型ＭＩＳトランジスタの第１の活性領域１３Ａ上に開口パターンを有するレジストマスクパターン２２を半導体基板１０上の全面に形成する。ここで、レジストマスクパターン２２の開口パターンは、ゲート長方向の幅が第１の活性領域１３Ａのゲート長方向の幅よりも広くても良いが、ゲート幅方向の幅は第１の活性領域１３Ａのゲート幅方向の幅と同程度にすることが望ましい。
続いて、ドライエッチングによりレジストマスクパターン２２に覆われた部分を除いて第１のゲート電極用シリコン膜１５Ａをエッチングし、その膜厚を４０ｎｍ程度まで薄膜化する。なお、この際、レジストマスクパターン２２によって露出している下地保護膜２０、第１のサイドウォール１８Ａ、及び第１の層間絶縁膜２１の上部も同時にエッチング除去される。本工程では、ｐ型ＭＩＳトランジスタの第１の活性領域１３Ａ上のみを露出するレジストマスクパターン２２を用いることにより、後述するように、第１の活性領域１３Ａ上における第１のフルシリサイドゲート電極２４ＡのみをＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイド材料とすることが可能になり、配線抵抗の低減を図ることができる。この点、従来では、図４（ｃ）の比較例に示すように、ｐ型ＭＩＳトランジスタの第１の活性領域１３Ａを超えて隣り合うｎ型ＭＩＳトランジスタ形成領域との間に形成された素子分離領域１１の上まで露出する開口パターンを有するレジストマスクパターン２２ｃを用いていた。このレジストマスクパターン２２ｃの開口パターンは、ゲート幅方向の幅が第１の活性領域１３Ａのゲート幅方向の幅よりも広く、素子分離領域上まで開口されているため、エッチングによりゲート配線用シリコン膜が薄くなり、シリサイド化においてＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるゲート配線が形成されることにより配線抵抗が高くなっていたが、本工程におけるレジストマスクパターン２２を用いることで配線抵抗の低減を図れることが明らかである。なお、図４（ｃ）の平面図では、従来のレジストパターン２２ｃを本実施形態の構成に適用した場合を例にしており、そのＡ−Ａ線の断面で見た構造は図４（ａ）のVa-Va線の断面と同様である。また、ここでは、図４（ａ）及び図５（ａ）に示したレジストパターン２２を用いた場合について説明し、その後の工程について図５（ｂ）〜（ｄ）を用いて説明するが、その変形例として、後述で詳説する図４（ｂ）及び図６（ａ）に示したレジストパターン２２ａを用い、図５（ｂ）〜（ｄ）に示す後の工程を行うようにしてもよい。
次に、図５（ｂ）に示すように、第１の層間絶縁膜２１の上に、第１のゲート電極用シリコン膜１５Ａ、第２のゲート電極用シリコン膜１５Ｂ、並びに第１のゲート電極用シリコン膜１５Ａと連続する第３のゲート電極用シリコン膜及び第１のゲート配線用シリコン膜（図示せず）、さらには、第２のゲート電極用シリコン膜１５Ｂと連続する第２のゲート配線用シリコン膜（図示せず）を覆うに、例えばニッケルからなる膜厚１００ｎｍの金属膜２３を例えばスパッタリング法により堆積する。
次に、図５（ｃ）に示すように、窒素雰囲気において半導体基板１０に対して３８０℃の温度でＲＴＡを行い、第１のゲート電極用シリコン膜１５Ａ及び第２のゲート電極用シリコン膜１５Ｂをシリサイド化すると共に、上記第３のゲート電極用シリコン膜、第１のゲート配線用シリコン膜、及び第２のゲート配線用シリコン膜をシリサイド化する。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｂ等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、第１のゲート電極用シリコン膜１５Ａ及び第２のゲート電極用シリコン膜１５Ｂをフルシリサイド化して、例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第１のフルシリサイドゲート電極２４Ａ、及びＮｉＳｉのフルシリサイドからなる第２のフルシリサイドゲート電極２４Ｂを形成すると共に、第３のゲート電極用シリコン膜、第１のゲート配線用シリコン膜、及び第２のゲート配線用シリコン膜をフルシリサイド化して、例えばＮｉＳｉのフルシリサイドからなる第３のフルシリサイドゲート電極２４Ｄ、第１のフルシリサイドゲート配線２４Ｅ、及び第２のフルシリサイドゲート配線２４Ｃを形成する（図１（ａ）参照）。
次に、図５（ｄ）に示すように、半導体基板１０上の全面に、第２の層間絶縁膜２５をＣＶＤ法等により堆積し、続いて、ＣＭＰ法により第２の層間絶縁膜２５の表面の平坦化を行う。続いて、第２の層間絶縁膜２５の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、第１〜第３のソースドレイン領域１７Ａ〜１７Ｃ（図１（ａ）も参照）上に形成されたシリサイド層１９を露出するコンタクトホール２６を形成する。この際、シリコン窒化膜からなる下地保護膜２０が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１９のオーバーエッチング量を減らすことができる。
続いて、形成したコンタクトホール２６に、タングステンの密着層及びバリアメタル膜として、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積した後に、タングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２６の外側に堆積したタングステンを除去することにより、シリサイド層１９を介して第１のソースドレイン領域１７Ａ〜１７Ｃに接続するコンタクトプラグ２７を形成する。
以上に説明したように、本実施形態に係る半導体装置の製造方法によると、第１のフルシリサイドゲートパターン２４ａは、ｐ型ＭＩＳトランジスタ形成領域となる第１の活性領域１３Ａ上の第１のフルシリサイドゲート電極２４Ａのみを、例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなる高抵抗のフルシリサイドで構成し、ｐ型ＭＩＳトランジスタ形成領域以外の素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅ及び第３の活性領域１３Ｃ上の第３のフルシリサイドゲート電極２４Ｄは、例えばＮｉＳｉからなる低抵抗のフルシリサイドで構成しているため、ゲート配線抵抗を低減することができる。また、第１のフルシリサイドゲートパターン２４ｂは、第２の活性領域１３Ｂ上の第２のフルシリサイドゲート電極２４Ｂ及び素子分離領域１１上の第２のフルシリサイドゲート配線２４Ｃは、例えばＮｉＳｉからなる低抵抗のフルシリサイドで構成しているため、ゲート配線抵抗を低減することができる。
ここで、以上で説明した本実施形態に係る半導体装置の製造方法の変形例として、図４（ａ）及び図５（ａ）で用いたレジストパターンマスク２２の代わりに、図４（ｂ）及び図６（ａ）に示すレジストパターンマスク２２ａを用いた場合について説明する。なお、当変形例においては、上述の図４（ａ）及び図５（ａ）〜（ｄ）を用いた説明と同様の部分の説明は省略する。
図４（ｂ）及び図６（ａ）（なお、図６（ａ）は図４（ｂ）のVIa-VIa線の断面図に対応する）に示すように、本実施形態に係る半導体装置の製造方法の変形例では、第１の活性領域１３Ａ上に形成された第１のゲート電極用シリコン膜１５Ａ並びに該第１のゲート電極用シリコン膜１５Ａの側面に形成された第１のサイドウォール１８Ａ及び下地保護膜２０の上部のみを露出する開口パターンを有するレジストマスクパターン２２ａを用いた点に特徴を有する。このようなレジストマスクパターン２２ａを用いると、レジストマスクパターン２２を用いた場合には除去されたｐ型ＭＩＳトランジスタ形成領域における第１の層間絶縁膜２１の上部が除去されることがないため、第１の層間絶縁膜２１の膜減りを防止することができる。その後、図６（ａ）〜（ｃ）に示すように、上述した図５（ａ）〜（ｃ）を用いた説明と同様の工程を行う。このように本実施形態に係る半導体装置の製造方法の変形例によると、上述したゲート配線抵抗の低減を図ることに加えて、第１の層間絶縁膜２１の膜減りを防止することができるため、コンタクトプラグ２７の形成時に半導体基板１０への突き抜けによる接合リーク電流の発生を抑制することができる。
なお、以上の本実施形態では、図４（ａ）及び（ｂ）並びに図５（ａ）及び図６（ａ）に示したレジストマスクパターン２２及び２２ａの開口パターンのゲート幅方向の長さとしては、第１のソースドレイン領域１７Ａのゲート幅方向の幅に一致している好ましい場合で図示しているが、この長さに限定されるものではなく、第１の活性領域１３Ａ上に形成されるｐ型ＭＩＳトランジスタを構成する第１のフルシリサイドゲート電極２４Ａの組成が、上述した例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる範囲で、その開口パターンをゲート幅方向に拡大してもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。なお、本発明の第２の実施形態は、前述したゲート配線抵抗の低減を実現する本発明の第１の実施形態に係る半導体装置及びその製造方法をＳＲＡＭ形成領域に適用した場合における半導体装置及びその製造方法について説明するものである。
まず、本発明の第２の実施形態に係る半導体装置の構造について、図７（ａ）及び（ｂ）を参照しながら説明する。
図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を説明するための図であって、（ａ）は平面図であり、（ｂ）は（ａ）のVIIb-VIIb線における断面図である。なお、（ａ）では、説明の便宜上、（ｂ）に示した対応する部分の一部の構成を省略している。
図７（ａ）の平面図に示すように、例えばシリコンからなる半導体基板１０には、素子分離領域１１によって囲まれ、ｐ型ＭＩＳトランジスタ形成領域３０Ａを構成する第１の活性領域１３Ａと、ｐ型ＭＩＳトランジスタ形成領域３０Ｅを構成する第２の活性領域１１３Ｅと、ｎ型ＭＩＳトランジスタ形成領域を構成する第３の活性領域１３Ｄ１及び第４の活性領域１３Ｄ２が形成されている。
第１の活性領域１３Ａ及び素子分離領域１１の上には、第１の活性領域１３Ａをゲート幅方向に跨ぐように、ゲートパターン用シリコン膜がフルシリサイド化されてなる第１のフルシリサイドゲートパターン３３Ａが形成されている。第１のフルシリサイドゲートパターン３３Ａは、第１の活性領域１３Ａ上に形成されるｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第１のフルシリサイドゲート電極３１Ａと、素子分離領域１１上に形成される例えばＮｉＳｉからなる第１のフルシリサイドゲート配線３２Ａとによって構成されている。第１のフルシリサイドゲート電極３１Ａ及び第１のフルシリサイドゲート配線３２Ａは連続して一体的に形成されている。
第２の活性領域１３Ｅ及び素子分離領域１１の上には、第２の活性領域１３Ｅをゲート幅方向に跨ぐと共に、第１のフルシリサイドゲートパターン３３Ａとゲート長方向に隣り合うように、ゲートパターン用シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲートパターン３３Ｅが形成されている。第２のフルシリサイドゲートパターン３３Ｅは、第２の活性領域１３Ｅ上に形成されるｐ型ＭＩＳトランジスタを構成する例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第２のフルシリサイドゲート電極３１Ｅと、素子分離領域１１上に該第２のフルシリサイドゲート電極３１Ｅと連続して一体的に形成された例えばＮｉＳｉのフルシリサイドからなる第２のフルシリサイドゲート配線３２Ｅとによって構成されている。
第１のフルシリサイドゲートパターン３３Ａの側面には例えばシリコン窒化膜からなる第１のサイドウォール１８Ａが形成されており、第２のフルシリサイドゲートパターン３３Ｅの側面には例えばシリコン窒化膜からなる第２のサイドウォール１８Ｅが形成されている。第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｅの側面には、下地保護膜２０が形成されている。第１の活性領域１３Ａにおける第１のサイドウォール１８Ａの側方下の領域にはｐ型の第１のソースドレイン領域１７Ａが形成されており、第２の活性領域１３Ｅにおける第２のサイドウォール１８Ｅの側方下の領域にはｐ型の第２のソースドレイン領域１７Ｅが形成されている。
第１のシリサイドゲートパターン３３Ａは第３の活性領域１３Ｄ１を跨いでおり、その跨いだ部分とゲート長方向に間隔を置いて隣り合うと共に第３の活性領域１３Ｄ１を跨ぐように例えばＮｉＳｉのフルシリサイドからなる第３のフルシリサイドゲートパターン３３Ｄ１が形成され、該第３のフルシリサイドゲートパターン３３Ｄ１の側面には例えばシリコン窒化膜からなる第３のサイドウォール１８Ｄ１及び下地保護膜２０が形成されている。また、同様に、第２のフルシリサイドゲートパターン３３Ｅは、さらに、第４の活性領域１３Ｄ２を跨いでおり、その跨いだ部分とゲート長方向に隣り合うと共に第４の活性領域１３Ｄ２を跨ぐように、側面に第４のサイドウォール１８Ｄ２及び下地保護膜２０を有する例えばＮｉＳｉのフルシリサイドからなる第４のフルシリサイドゲートパターン３３Ｄ２が形成されている。ここで、第１のシリサイドゲートパターン３３Ａにおける第１のフルシリサイドゲート配線３２Ａのうち第３の活性領域１３Ｄ１上に位置する部分及び第２のシリサイドゲートパターン３３Ｅにおける第１のフルシリサイドゲート配線３２Ｅのうち第４の活性領域１３Ｄ２上に位置する部分は、フルシリサイドゲート電極として作用する。また、第３のフルシリサイドゲートパターン３３Ｄ１及び第４のフルシリサイドゲートパターン３３Ｄ２は、第３の活性領域１３Ｄ１及び第４の活性領域１３Ｄ２上に位置する部分はフルシリサイドゲート電極となり、素子分離領域１１上に位置する部分はフルシリサイドゲート配線となる。
また、第３の活性領域１３Ｄ１であって第１のフルシリサイドゲートパターン３３Ａ及び第３のフルシリサイドゲートパターン３３Ｄ１の側方下の領域には、ｎ型の第３のソースドレイン領域１７Ｄ１が形成されている。また、同様に、第４の活性領域１３Ｄ２であって第２のフルシリサイドゲートパターン３３Ｅ及び第４のフルシリサイドゲートパターン３３Ｄ２の側方下の領域には、ｎ型の第４のソースドレイン領域１７Ｄ２が形成されている。これにより、第３の活性領域１３Ｄ１と第１のフルシリサイドゲートパターン３３Ａによって第１のｎ型ＭＩＳトランジスタが構成され、第４の活性領域１３Ｄ２と第２のフルシリサイドゲートパターン３３Ｅによって第２のｎ型ＭＩＳトランジスタが構成され、第３の活性領域１３Ｄ１と第３のフルシリサイドゲートパターン３３Ｄ１によって第３のｎ型ＭＩＳトランジスタが構成され、第４の活性領域１３Ｄ２と第４のフルシリサイドゲートパターン３３Ｄ２によって第４のｎ型ＭＩＳトランジスタが構成される。
第１〜第４のソースドレイン領域１７Ａ、１７Ｅ、１７Ｄ１及び１７Ｄ２の表層部には、図示しないシリサイド層（後述の図７（ｂ）では符号１９）が形成されており、該シリサイド層を介して第１〜第４のソースドレイン領域１７Ａ、１７Ｅ、１７Ｄ１及び１７Ｄ２と接続するコンタクトプラグ２７が、図示しない下地保護膜２０、第１及び第２の層間絶縁膜（後述の図７（ｂ）では符号２１及び２５）を貫通して形成されている。さらに、第１のフルシリサイドゲートパターン３３Ａと第２のソースドレイン領域１７Ｅ上には、当該第２のソースドレイン領域１７Ｅの表層部に形成されたシリサイド層及び第１のフルシリサイドゲート配線３２Ａに接続するシェアードコンタクトプラグ２９Ａが形成されており、同様に、第２のフルシリサイドゲートパターン３３Ｅとが第１のソースドレイン領域１７Ａ上には、当該第１のソースドレイン領域１７Ａの表層部に形成されたシリサイド層及び第２のフルシリサイドゲート配線３２Ｅに接続するシェアードコンタクトプラグ２９Ｅが形成されている。なお、第３のフルシリサイドゲートパターン３３Ｄ１及び第４のフルシリサイドゲートパターン３３Ｄ２には第２の層間絶縁膜を貫通してゲートコンタクトプラグ２７Ｄ１、２７Ｄ２が形成されている。なお、コンタクトプラグ２７、シェアードコンタクトプラグ２９Ａ及び２９Ｅ、並びにゲートコンタクトプラグ２７Ｄ１、２７Ｄ２は、各コンタクトホール内に例えばタングステン等の導電性材料が充填されて形成されている。
以上で説明した構造が、図７（ａ）に示すように、ｐ型ＭＩＳトランジスタが形成されるＰＭＩＳ形成領域、及び該ＰＭＩＳ形成領域を挟んだｎ型ＭＩＳトランジスタが形成されるＮＭＩＳ形成領域を含むＳＲＡＭ形成領域７Ａに形成されている。
また、図７（ｂ）の断面図において、半導体基板１０には、素子分離領域１１によって囲まれた第２の活性領域１３Ｅを構成するｎウェル１２Ｅが形成されている。素子分離領域１１上には、例えばシリコン酸化膜からなる第１のゲート絶縁膜１４Ａを介して、第１のフルシリサイドゲートパターン３３Ａを構成する第１のフルシリサイドゲート配線３２Ａが形成されている。第２の活性領域１３Ｅの上には、例えばシリコン酸化膜からなる第２のゲート絶縁膜１４Ｅを介して、第２のフルシリサイドゲートパターン３３Ｅを構成する第２のフルシリサイドゲート電極３１Ｅが形成されている。
第２の活性領域１３Ｅにおける上部であって第２のフルシリサイドゲート電極３１Ｅの側方下（第２のサイドウォール１８Ｅの下）及び第１のフルシリサイドゲート配線３２Ａの側方下（第１のサイドウォール１８Ａの下）の領域には、接合深さが比較的浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１７ａが形成されている。また、第１のフルシリサイドゲート配線３２Ａの側面には第１のサイドウォール１８Ａが形成されており、第２のフルシリサイドゲート電極３１Ｅの側面には第２のサイドウォール１８Ｅが形成されている。ここで、図７（ｂ）に示すように、第２のサイドウォール１８Ｅにおける第２の活性領域１３Ｅ上に位置する部分の高さは、第１のサイドウォール１８Ａにおける素子分離領域１１上に位置する部分の高さよりも低く、第１のサイドウォール１８Ａにおける第１の活性領域１３Ａ上に位置する部分と同じ高さを有している。また、第２のサイドウォール１８Ｅにおける第４の活性領域１７Ｄ２及び素子分離領域１１上に位置する部分は、第２のサイドウォール１８Ｅにおける第２の活性領域１３Ｅ上に位置する部分の高さよりも高く、第１のサイドウォール１８Ａにおける素子分離領域１１上に位置する部分と同じ高さを有している。
第２の活性領域１３Ｅにおける上部であって第２のサイドウォール１８Ｅの外側方下及び第１のサイドウォール１８Ａの外側方下の領域には、接合深さが比較的深いｐ型ソースドレイン領域１７ｂが形成されている。接合深さが比較的浅いｐ型ソースドレイン領域１７ａ及び接合深さが深いｐ型ソースドレイン領域１７ｂによって第２のソースドレイン領域１７Ｅが構成されている。
第２のソースドレイン領域１７Ｅにおける上部であって第２のサイドウォール１８Ｅの側方下及び第１のサイドウォール１８Ａの側方下の領域にはシリサイド層１９が形成されている。素子分離領域１１及びシリサイド層１９の上、並びに、第１のフルシリサイドゲート配線３２Ａの側面と第２のフルシリサイドゲート電極３１Ｅの側面には、例えばシリコン窒化膜からなる下地保護膜２０が形成されている。
下地保護膜２０の上には、例えばシリコン酸化膜からなる第１の層間絶縁膜２１が形成されている。そして、第１の層間絶縁膜２１上には、第１のサイドウォール１８Ａ、第２のサイドウォール１８Ｅ、第１のフルシリサイドゲート配線３２Ａ、及び第２のフルシリサイドゲート電極３１Ｅを覆うように、例えばシリコン酸化膜からなる第２の層間絶縁膜２５が形成されている。第２の層間絶縁膜２５、第１の層間絶縁膜２１及び下地保護膜２０には、例えばタングステン等の導電性材料からなり、シリサイド層１９を介して第２のソースドレイン領域１７Ｅにおける一方の領域と接続するコンタクトプラグ２７が形成されている。また、第１のフルシリサイドゲート配線３２Ａと第２のソースドレイン領域１７Ｅにおける他方の領域上には、当該第２のソースドレイン領域１７Ｅの表層部に形成されたシリサイド層１９及び第１のフルシリサイドゲート配線３２Ａに接続するシェアードコンタクトプラグ２９Ａが形成されている。なお、図７（ａ）に示した第１の活性領域１３Ａ上に形成されるｐ型ＭＩＳトランジスタの構造については図示していないが、図７（ｂ）のｐ型ＭＩＳトランジスタの構造と同様であってその説明は省略する。また、図７（ａ）に示した第３の活性領域１３Ｄ１及び第４の活性領域１３Ｄ２上に形成されるｎ型ＭＩＳトランジスタの構造については図示していないが、図１（ｂ）のｎ型ＭＩＳトランジスタの構造と同様であってその説明は省略する。
以上の構成を有する本発明の第２の実施形態に係る半導体装置によると、配線抵抗が高い例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイドは、ｐ型ＭＩＳトランジスタが形成される第１の活性領域１３Ａ上における第１のフルシリサイドゲート電極３１Ａ及び第２の活性領域１３Ｅ上における第２のフルシリサイドゲート電極３１Ｅのみの構成材料とし、ｎ型ＭＩＳトランジスタが形成される第３の活性領域１７Ｄ１及び第４の活性領域１７Ｄ２上と素子分離領域１１上の第１のフルシリサイドゲート配線３２Ａ及び第２のフルシリサイドゲート配線３２Ｅの構成材料としては、例えばＮｉＳｉからなるフルシリサイドを用いているため、配線抵抗が低く、且つ、シェアードコンタクト抵抗の低減を図ることができる。さらに、素子分離領域１１、第３の活性領域１７Ｄ１及び第４の活性領域１７Ｄ２上に低抵抗の第１及び第２のフルシリサイドゲート配線３２Ａ及び３２Ｅを形成する際には、ゲート電極用シリコン膜であるポリシリコンをエッチングして薄膜化する必要がない。このため、エッチングに際して、第１及び第２のフルシリサイドゲート配線３２Ａ及び３２Ｅの側面に形成された第１及び第２のサイドウォール１８Ａ及び１８Ｅが後退することでシェアードコンタクトプラグ２９Ａ及び２９Ｅの形成時に半導体基板１０に突き抜けて接合リーク電流の増大や接合耐圧の低下の懸念が無くなり、信頼性の高い半導体装置を実現することができる。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）、図１０、図１１、及び図１２（ａ）〜（ｄ）を参照しながら説明する。なお、以下では、本実施形態の特徴部分を主として示す上述の図７（ｂ）に示す断面構造を形成するまでの製造工程を例にして説明し、その他の構造部分の製造方法については、以下の製造工程での説明及び第１の実施形態での説明を適宜参照することで容易になし得るためその具体的な説明は省略する。
図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）、及び図１２（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に説明するための図であって、図１０は、図１２（ａ）で示したレジストマスクパターンの開口パターンを示す平面図であり、図１１は、比較例として従来のレジストマスクパターンの開口パターンを示す平面図である。
まず、図８（ａ）に示すように、例えばシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１１をＳＴＩ（Shallow Trench Isolation）法等により形成する。次に、フォトリソグラフィ法及びイオン注入法を用いて、半導体基板１０に、ｎ型ウェル１２Ｅを形成する。これにより、半導体基板１０の主面に、デバイス形成領域であってｐ型ＭＩＳトランジスタ形成領域３０Ｅ（図７（ａ）参照）を構成する素子分離領域１１によって囲まれた第２の活性領域１３Ｅを形成する。
次に、図８（ｂ）に示すように、半導体基板１０の全面上に、例えばシリコン酸化膜からなる膜厚２ｎｍのゲート絶縁膜形成膜１４を形成した後、ゲート絶縁膜形成膜１４上に、例えばポリシリコンからなる膜厚１００ｎｍのシリコン膜１５をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。続いて、シリコン膜１５の上に、例えばシリコン酸化膜からなる膜厚７０ｎｍの保護膜１６をＣＶＤ法等により形成する。
次に、図８（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜１４、シリコン膜１５及び保護膜１６を選択的にエッチングする。ここでの選択的なエッチングは、後に形成される図７（ａ）で示した第１及び第２のフルシリサイドゲートパターン３３Ａ及び３３Ｅ、並びに第３及び第４のフルシリサイドゲートパターン３３Ｄ１及び３３Ｄ２の領域に、ゲート絶縁膜形成膜１４、シリコン膜１５及び保護膜１６が残存するようにパターニングし、各フルシリサイドゲートパターン３３Ａ、３３Ｅ、３３Ｄ１，３３Ｄ２と同一平面形状を有するゲートパターン用シリコン膜を形成する。これにより、素子分離領域１１には、パターニングされた第１のゲート絶縁膜１４Ａ、ゲート配線として機能する第１のゲート配線用シリコン膜１５Ａ１及び第１の保護膜１６Ａが形成され、第２の活性領域１３Ｅには、パターニングされた第２のゲート絶縁膜１４Ｅ、第２のゲート電極用シリコン膜１５Ｅ及び第２の保護膜１６Ｅが形成される。
続いて、第２のゲート電極用シリコン膜１５Ｅ及び第１の保護膜１６Ｅをマスクとしてｐ型不純物のイオン注入を行うことにより、第２の活性領域１３Ｅにおける第２のゲート電極用シリコン膜１５Ｅの両側方下の領域に接合深さが比較的浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１７ａを形成する。なお、この際、図示していないが、第１の活性領域１３Ａにおける第１のゲート配線用シリコン膜１５Ａ１と連続した第１のゲート電極用シリコン膜の両側方下の領域に接合深さが比較的浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）が形成される。
次に、図８（ｄ）に示すように、半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、第１のゲート配線用シリコン膜１５Ａ１及び第１の保護膜１６Ａの側面上に第１のサイドウォール１８Ａを形成すると共に、第２のゲート電極用シリコン膜１５Ｅ及び第２の保護膜１６Ｅの側面上に第２のサイドウォール１８Ｅを形成する。
続いて、第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｅをマスクとしたｐ型の不純物のイオン注入を行った後、熱処理を行う。これにより、第２の活性領域１３Ｅにおける第２のサイドウォール１８Ｅの両側方下の領域に接合深さが比較的深いｐ型ソースドレイン領域１７ｂを形成する。続いて、１０００℃以上の熱処理によって、イオン注入された不純物を電気的に活性化させる。このようにして、接合深さが比較的浅いｐ型ソースドレイン領域１７ａ及び接合深さが比較的深いｐ型ソースドレイン領域１７ｂによって構成される第２のソースドレイン領域１７Ｅが形成される。
続いて、第２のソースドレイン領域１７Ｅの表面から自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法等を用いて、例えばニッケルからなる膜厚１０ｎｍの金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して３２０℃で１回目のＲＴＡ（Rapid Thermal Annealing）を行うことにより、シリコンと金属膜とを反応させて、第２のソースドレイン領域１７Ｅの表面をニッケルシリサイド化する。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより素子分離領域１１、第１の保護膜１６Ａ、第２の保護膜１６Ｅ、第１のサイドウォール１８Ａ、第２のサイドウォール１８Ｅ等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第２のソースドレイン領域１７Ｅの表面に低抵抗のシリサイド層１９が形成される。
次に、図９（ａ）に示すように、半導体基板１０上の全面に、例えばシリコン窒化膜からなる膜厚２０ｎｍの下地保護膜２０をＣＶＤ法等により堆積し、堆積した下地保護膜２０の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２１の表面の平坦化を行う。
次に、図９（ｂ）に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１６Ａ及び第２の保護膜１６Ｅの上部に形成された下地保護膜２０が露出するまで第１の層間絶縁膜２１をエッチングする。
次に、図９（ｃ）に示すように、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の保護膜１６Ａ及び第２の保護膜１６Ｅの上部に形成された下地保護膜２０を除去して第１の保護膜１６Ａ及び第２の保護膜１６Ｅを露出する。
次に、図９（ｄ）に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート配線用シリコン膜１５Ａ１及び第２のゲート電極用シリコン膜１５Ｅの上部に形成された第１の保護膜１６Ａ及び第２の保護膜１６Ｅを除去し、第１のゲート配線用シリコン膜１５Ａ１及び第２のゲート電極用シリコン膜１５Ｅの上面を露出する。
次に、図１０及び図１２（ａ）（なお、図１２（ａ）は図１０のXIIa-XIIa線の断面図に対応する）に示すように、フォトリソグラフィ法を用いて、第２の活性領域１３Ｅ上における第２のゲート電極用シリコン膜１５Ｅ、第２のサイドウォール１８Ｅ及び下地保護膜２０の上端部を露出させると共に、第１の活性領域１３Ａ上における第１のゲート電極用シリコン膜１５Ａ、第１のサイドウォール１８Ａ及び下地保護膜２０の上端部を露出させる開口パターンを有するレジストマスクパターン３４を半導体基板１０上の全面に形成する。続いて、ドライエッチングによりレジストマスクパターン３４に覆われた部分を除いて、第２のゲート電極用シリコン膜１５Ｅをエッチングし、その膜厚を４０ｎｍ程度まで薄膜化する（なお、この際、第１のゲート電極用シリコン膜１５Ａも同様に薄膜化される）。なお、この際、レジストマスクパターン３４の開口パターンによって露出している下地保護膜２０、第１のサイドウォール１８Ａ、及び第２のサイドウォール１８Ｅの上部も同時にエッチング除去される。このため、第１の活性領域１３Ａ上における第１のサイドウォール１８Ａ及び第２の活性領域１３Ｅ上における第２のサイドウォール１８Ｅの半導体基板１０表面からの高さは、素子分離領域１１上における第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｅの高さよりも低くなる。
このように、本工程では、上述した開口パターンを有するレジストマスクパターン３４を用いることにより、後述するように、第２の活性領域１３Ｅ上における第２のフルシリサイドゲート電極３１Ｅと第１の活性領域１３Ａ上における第１のフルシリサイドゲート電極３１ＡのみをＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイド材料とすることが可能になり、シェアードコンタクト抵抗の低減を図ることができる。さらに、第１のゲート配線用シリコン膜１５Ａ１と第２のゲート電極用シリコン膜１５Ｅとの間に埋め込まれた第１の層間絶縁膜２１、及び素子分離領域１１上における第１のサイドウォール１８Ａは、レジストマスクパターン３４に覆われてエッチング除去されないため、第１の層間絶縁膜２１及び素子分離領域１１上の第１のサイドウォール１８Ａの膜減りを防止することができる。この点、従来では、図１１の比較例に示すように、ＮＭＩＳ形成領域（ＮＭＩＳ）によって挟まれたＰＭＩＳ形成領域（ＰＭＩＳ）を露出するレジストマスクパターン３４Ｃを用いていため、後に形成される例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイド材料によって構成される部分が多く配線抵抗が高くなっていたが、本工程におけるレジストマスクパターン３４を用いることでシェアードコンタクトの低減を図れることが明らかである。さらに、従来のレジストマスクパターン３４Ｃでは、第１のゲート配線用シリコン膜１５Ａ１と第２のゲート電極用シリコン膜１５Ｅとの間に埋め込まれた第１の層間絶縁膜２１、及び素子分離領域１１上の第１のサイドウォール１８Ａは、レジストパターンマスク３４Ｃの開口パターンによって露出しているため、第１の層間絶縁膜２１及び素子分離領域１１上の第１のサイドウォール１８Ａの膜減りが生じる。なお、図１１の平面図では、従来のレジストパターン３４Ｃを本実施形態の構成に適用した場合を例にしており、そのＢ−Ｂ線の断面で見た構造は図１２（ａ）の断面構造のうちレジストパターン３４がない構造に相当する。
次に、図１２（ｂ）に示すように、第１の層間絶縁膜２１の上に、第１のゲート電極用シリコン膜１５Ａ及び第２のゲート電極用シリコン膜１５Ｅを覆うに、例えばニッケルからなる膜厚１００ｎｍの金属膜２３を例えばスパッタリング法により堆積する。
次に、図１２（ｃ）に示すように、窒素雰囲気において半導体基板１０に対して３８０℃の温度でＲＴＡを行い、第１のゲート配線用シリコン膜１５Ａ１及び第２のゲート電極用シリコン膜１５Ｅをシリサイド化する。続いて、硫酸と過酸化水素水の混合液からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２１、下地保護膜２０、第１のサイドウォール１８Ａ及び第２のサイドウォール１８Ｅ等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、第１のゲート配線用シリコン膜１５Ａ１及び第２のゲート電極用シリコン膜１５Ｅをフルシリサイド化して、例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる第２のフルシリサイドゲート電極３１Ｅ、及び例えばＮｉＳｉのフルシリサイドからなる第１のフルシリサイドゲート配線３２Ａを形成する。
次に、図１２（ｄ）に示すように、半導体基板１０上の全面に、第２の層間絶縁膜２５をＣＶＤ法等により堆積し、続いて、ＣＭＰ法により第２の層間絶縁膜２５の表面の平坦化を行う。続いて、第２の層間絶縁膜２５の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、第２の層間絶縁膜２５、第１の層間絶縁膜２１及び下地保護膜２０に、第２のソースドレイン領域１７Ｅの一方の領域の表層部に形成されたシリサイド層１９に到達する第２のコンタクトホール２６ｅを形成すると共に、第１のフルシリサイドゲート配線３２Ａと第２のソースドレイン領域１７Ｅの他方の領域の表層部に形成されたシリサイド層１９に到達する第１のコンタクトホール２６ａを形成する。
続いて、レジストマスクパターン（図示せず）を除去した後、半導体基板１０の上にＣＶＤ法を用いて密着層及びバリアメタル層となるチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をそれぞれ１０ｎｍ及び５ｎｍ堆積する（図示せず）。その後、堆積したバリアメタル層の上にタングステン等からなる金属膜を堆積する。続いて、第１のコンタクトホール２６ａ及び第２のコンタクトホール２６ｅの外側に堆積された第２の層間絶縁膜２５上の金属膜をＣＭＰ又はエッチバックにより除去する。これにより、シリサイド層１９を介して第２のソースドレイン領域１７Ｅの一方の領域に接続するコンタクトプラグ２７と、シリサイド層１９を介して第２のソースドレイン領域１７Ｅの他方の領域と第１のフルシリサイドゲート配線３２Ａとに接続するシェアードコンタクトプラグ２９とを形成する。
以上の本発明の第２の実施形態に係る半導体装置の製造方法によると、配線抵抗が高い例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２からなるフルシリサイドは、ｐ型ＭＩＳトランジスタが形成される第１の活性領域１３Ａ上における第１のフルシリサイドゲート電極３１Ａ及び第２の活性領域１３Ｅ上における第２のフルシリサイドゲート電極３１Ｅのみの構成材料とし、素子分離領域１１上の第１のフルシリサイドゲート配線３２Ａ及び第２のフルシリサイドゲート配線３２Ｅの構成材料は例えばＮｉＳｉからなるフルシリサイドを用いているため、配線抵抗が低く、且つ、シェアードコンタクト抵抗の低減を図ることができる。さらに、素子分離領域１１上の低抵抗の第１及び第２のフルシリサイドゲート配線３２Ａ及び３２Ｅを形成する際には、ゲート配線用シリコン膜であるポリシリコンをエッチングして薄膜化する必要がない。このため、エッチングに際して、第１及び第２のフルシリサイドゲート配線３２Ａ及び３２Ｅの側面に形成された第１及び第２のサイドウォール１８Ａ及び１８Ｅが後退することでシェアードコンタクトプラグ２９Ａ及び２９Ｅの形成時に半導体基板１０に突き抜けて接合リーク電流の増大や接合耐圧の低下の懸念が無くなり、信頼性の高い半導体装置を実現することができる。
なお、以上の本実施形態では、図１０及び図１２（ａ）に示したレジストマスクパターン３４の開口パターンのゲート幅方向の長さとしては、第２のソースドレイン領域１７Ｅ（第２の活性領域１３Ｅ）のゲート幅方向の幅に一致している好ましい場合で図示しているが、この長さに限定されるものではなく、第２の活性領域１３Ｅ上に形成されるｐ型ＭＩＳトランジスタを構成する第２のフルシリサイドゲート電極３１Ｅの組成が、上述した例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉ又はＮｉ３１Ｓｉ１２のフルシリサイドからなる範囲で、その開口パターンをゲート幅方向に拡大してもよい。
なお、以上の本実施形態において、トランジスタ以外の他の素子が形成されていてもよく、また、シェアードコンタクトプラグにより接続される不純物拡散層はソースドレイン領域に限定されるものではなく、例えばダイオードが形成された不純物拡散層であってもよい。
なお、以上の第１及び第２の実施形態では、ゲート絶縁膜形成膜１４の構成材料がシリコン酸化膜である場合について説明したが、高誘電体膜を用いてもよい。このように、フルシリサイドゲート電極構造に高誘電体膜を用いることにより、フルシリサイドゲート電極材料のシリサイド組成により、閾値電圧の制御性が向上する。高誘電体膜としては、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等のハフニウム系の酸化物からなる膜を用いることができる。この他にもジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等並びにスカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちの少なくとも１つを含む材料からなる高誘電体膜を用いてもよい。
また、以上の第１及び第２の実施形態では、シリコン膜１５の構成材料としてをポリシリコンを用いた場合について説明したが、アモルファスシリコン又はシリコンを含む他の半導体材料等を用いてもよい。
また、以上の第１及び第２の実施形態では、シリサイド層１９を形成するための金属としてニッケルを用いた場合について説明したが、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
また、以上の第１及び第２の実施形態では、フルシリサイドゲート電極を形成するための金属としてニッケル（Ｎｉ）を用いた場合について説明したが、コバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、イッテルビウム（Ｙｂ）及び遷移金属の群のうち、少なくとも１つを含むフルシリサイド化用の金属を用いてもよい。
また、以上の第１及び第２の実施形態では、サイドウォールとして、シリコン窒化膜からなる単層構造からなる場合について説明したが、シリコン酸化膜とシリコン窒化膜との積層構造からなるように形成してもよい。
本発明の半導体装置及びその製造方法は、ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の配線抵抗が小さい半導体装置及びその製造方法を実現できるという効果を有し、ゲート電極がフルシリサイド化された半導体装置及びその製造方法等にとって有用である。
（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造を説明するための図であって、（ａ）は平面図であり、（ｂ）は（ａ）のIb-Ib線における断面図であり、（ｃ）は（ａ）のIc-Ic線における断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法に用いるレジストマスクパターン、その変形例に係るレジストマスクパターン、及び比較例のレジストマスクパターンを示す平面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は、図４（ｂ）に示した変形例に係るレジストパターンを用いた場合における本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を説明するための図であって、（ａ）は平面図であり、（ｂ）は（ａ）のVIIb-VIIb線における断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法に用いるレジストマスクパターンを示す平面図である。 本発明の第２の実施形態に係る半導体装置の製造方法において比較例となるレジストマスクパターンを示す平面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
符号の説明
１０ 半導体基板
１１ 素子分離領域
１２Ａ ｎウェル
１２Ｂ ｐウェル
１２Ｃ ｎウェル
１２Ｄ ｐウェル
１２Ｅ ｎウェル
１３Ａ 第１の活性領域
１３Ｂ 第２の活性領域
１３Ｃ 第３の活性領域
１３Ｄ１ 第３の活性領域
１３Ｄ２ 第４の活性領域
１３Ｅ 第２の活性領域
１４ ゲート絶縁膜形成膜
１４Ａ 第１のゲート絶縁膜
１４Ｂ 第２のゲート絶縁膜
１４Ｅ 第２のゲート絶縁膜
１５ シリコン膜
１５Ａ 第１のゲート電極用シリコン膜
１５Ａ１ 第１のゲート配線用シリコン膜
１５Ｂ 第２のゲート電極用シリコン膜
１５Ｅ 第２のゲート電極用シリコン膜
１６ 保護膜
１６Ａ 第１の保護膜
１６Ｂ 第２の保護膜
１６Ｅ 第２の保護膜
１７Ａ 第１のソースドレイン領域
１７Ｂ 第２のソースドレイン領域
１７Ｃ 第３のソースドレイン領域
１７Ｄ１ 第３のソースドレイン領域
１７Ｄ２ 第４のソースドレイン領域
１７Ｅ 第２のソースドレイン領域
１７ａ ｐ型ソースドレイン領域
１７ｂ ｐ型ソースドレイン領域
１７ｃ ｎ型ソースドレイン領域
１７ｄ ｎ型ソースドレイン領域
１８Ａ 第１のサイドウォール
１８Ｂ 第２のサイドウォール
１８Ｄ１ 第３のサイドウォール
１８Ｄ２ 第４のサイドウォール
１８Ｅ 第２のサイドウォール
１９ シリサイド層
２０ 下地保護膜
２１ 第１の層間絶縁膜
２２ レジストマスクパターン
２２ａ レジストマスクパターン
２２ｃ レジストマスクパターン
２３ 金属膜
２４ａ 第１のフルシリサイドゲートパターン
２４ｂ 第２のフルシリサイドゲートパターン
２４Ａ 第１のフルシリサイドゲート電極
２４Ｂ 第２のフルシリサイドゲート電極
２４Ｃ 第２のフルシリサイドゲート配線
２４Ｄ 第３のフルシリサイドゲート電極
２４Ｅ 第１のフルシリサイドゲート配線
２５ 第２の層間絶縁膜
２６ コンタクトホール
２６ａ 第１のコンタクトホール
２６ｅ 第２のコンタクトホール
２７ コンタクトプラグ
２７Ｄ１ ゲートコンタクトプラグ
２７Ｄ２ ゲートコンタクトプラグ
２８Ａ ｐ型ＭＩＳトランジスタ形成領域
２８Ｂ ｎ型ＭＩＳトランジスタ形成領域
２８Ｃ ｎ型ＭＩＳトランジスタ形成領域
２９ シェアードコンタクトプラグ
２９Ａ シェアードコンタクトプラグ
２９Ｅ シェアードコンタクトプラグ
３０Ａ ｐ型ＭＩＳトランジスタ形成領域
３０Ｅ ｐ型ＭＩＳトランジスタ形成領域
３１Ａ 第１のフルシリサイドゲート電極
３１Ｅ 第２のフルシリサイドゲート電極
３２Ａ 第１のフルシリサイドゲート配線
３２Ｅ 第２のフルシリサイドゲート配線
３２Ｄ 第３のフルシリサイドゲート配線
３３Ａ 第１のフルシリサイドゲートパターン
３３Ｅ 第２のフルシリサイドゲートパターン
３４ レジストマスクパターン
３４Ｃ レジストマスクパターン
７Ａ ＳＲＡＭ形成領域

Claims (15)

  1. 半導体基板における素子分離領域によって囲まれた第１の活性領域上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、
    前記ｐ型ＭＩＳトランジスタは、
    前記第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介して前記第１の活性領域を跨ぐように形成され、前記第１の活性領域上の第１のフルシリサイドゲート電極と前記素子分離領域上の第１のフルシリサイドゲート配線とからなる、シリコン膜がフルシリサイド化されてなる第１のフルシリサイドゲートパターンとを備え、
    前記第１のフルシリサイドゲートパターンは、ゲート幅方向において、前記第１のフルシリサイドゲート電極を含む第１の厚さを有する部分と、前記第１の厚さを有する部分の両側に前記第１の厚さよりも厚い第２の厚さを有する部分とを有している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の厚さを有する部分は、前記第１のフルシリサイドゲート電極であり、
    前記第２の厚さを有する部分は、前記第１のフルシリサイドゲート配線である、半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のフルシリサイドゲートパターンの側面に形成された第１のサイドウォールと、
    前記第１の活性領域における前記第１のサイドウォールの側方下の領域に形成されたｐ型不純物拡散領域とをさらに備え、
    前記第１の厚さを有する部分の側面に形成されている前記第１のサイドウォールの高さは、前記第２の厚さを有する部分の側面に形成されている前記第１のサイドウォールの高さよりも低い、半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域上に形成されたｎ型ＭＩＳトランジスタをさらに備え、
    前記ｎ型ＭＩＳトランジスタは、
    前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に前記第１のフルシリサイドゲート電極とゲート幅方向に隣り合って形成され、前記第１のフルシリサイドゲート配線が延設されて前記第２のゲート絶縁膜上に存在している第２のフルシリサイドゲート電極とを備え、
    前記第２のフルシリサイドゲート電極の厚さは、前記第２の厚さを有する部分の厚さと同じである、半導体装置。
  5. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域上に形成されたｎ型ＭＩＳトランジスタをさらに備え、
    前記ｎ型ＭＩＳトランジスタは、
    前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に前記第１のフルシリサイドゲート電極とゲート長方向に隣り合って形成され、シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲート電極とを備え、
    前記第２のフルシリサイドゲート電極の厚さは、前記第２の厚さを有する部分の厚さと同じである、半導体装置。
  6. 請求項４又は５に記載の半導体装置において、
    前記第２のフルシリサイドゲート電極の側面に形成された第２のサイドウォールと、
    前記第２の活性領域における前記第２のサイドウォールの側方下の領域に形成されたｎ型不純物拡散領域とをさらに備え、
    前記第２のサイドウォールの高さは、前記第２の厚さを有する部分の側面に形成されている前記第１のサイドウォールの高さと同じである、半導体装置。
  7. 請求項３に記載の半導体装置において、
    前記半導体基板における前記素子分離領域上に形成され、シリコン膜がフルシリサイド化されてなる第２のフルシリサイドゲートパターンと、
    前記ｐ型不純物拡散領域と前記第２のフルシリサイドゲートパターンとに接続するシェアードコンタクトプラグとをさらに備え、
    前記第２のフルシリサイドゲートパターンの厚さは、前記第２の厚さを有する部分の厚さと同じである、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２のフルシリサイドゲートパターンの側面に形成された第２のサイドウォールをさらに備え、
    前記第２のサイドウォールの高さは、前記第２の厚さを有する部分の側面に形成されている前記第１のサイドウォールの高さと同じである、半導体装置。
  9. 請求項７又は８に記載の半導体装置において、
    前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域上に形成された他のｐ型ＭＩＳトランジスタをさらに備え、
    前記第２のフルシリサイドゲートパターンは、前記第２の活性領域上に形成された第２のゲート絶縁膜を介して前記第２の活性領域を跨ぐように形成されており、
    前記第２のフルシリサイドゲートパターンにおける前記第２の活性領域上に位置する部分は、前記他のｐ型ＭＩＳトランジスタのフルシリサイドゲート電極となる、半導体装置。
  10. 半導体基板に素子分離領域によって囲まれた第１の活性領域を形成する工程（ａ）と、
    前記半導体基板上に、ゲート絶縁膜形成膜、シリコン膜、及び保護膜を順次形成する工程（ｂ）と、
    少なくとも前記シリコン膜及び前記保護膜をパターニングすることにより、前記第１の活性領域を跨ぐように、前記シリコン膜がパターニングされてなる第１のゲートパターン用シリコン膜及び前記保護膜がパターニングされてなる第１の保護膜を形成する工程（ｂ）と、
    前記第１のゲートパターン用シリコン膜の側面に第１のサイドウォールを形成する工程（ｃ）と、
    前記第１のサイドウォールをマスクに用いてｐ型不純物のイオン注入を行うことにより、前記第１の活性領域における前記第１のサイドウォールの側方下の領域に第１のｐ型不純物拡散領域を形成する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記第１の保護膜を除去することにより、前記第１のゲートパターン用シリコン膜を露出する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記素子分離領域上を覆い、前記第１の活性領域上に第１の開口パターンを有するレジストマスクパターンを用いたエッチングにより、前記第１の活性領域上の前記第１のゲートパターン用シリコン膜の厚さを前記素子分離領域上の前記第１のゲートパターン用シリコン膜の厚さよりも薄くする工程（ｆ）と、
    前記工程（ｆ）よりも後に、前記第１のゲートパターン用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施して前記第１のゲートパターン用シリコン膜をフルシリサイド化することにより、前記第１の活性領域上の第１のフルシリサイドゲート電極と前記素子分離領域上の第１のフルシリサイドゲート配線とからなる第１のフルシリサイドゲートパターンを形成する工程（ｇ）とを備える、半導体装置の製造方法。
  11. 前記工程（ｆ）において、前記レジストマスクパターンは、前記第１の活性領域上のうち、前記第１のｐ型不純物拡散領域上を覆い、前記第１のゲートパターン用シリコン膜及び前記第１のサイドウォール上に前記第１の開口パターンを有する、半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、
    前記工程（ｂ）は、前記第２の活性領域を跨ぐように、前記第１のゲートパターン用シリコン膜及び前記第１の保護膜を形成する工程を含み、
    前記工程（ｄ）は、前記第１のサイドウォールをマスクに用いてｎ型不純物のイオン注入を行うことにより、前記第２の活性領域における前記第１のサイドウォールの側方下の領域にｎ型不純物拡散領域を形成する工程を含み、
    前記工程（ｇ）は、前記第１のフルシリサイドゲート電極と前記第１のフルシリサイドゲート配線と前記第２の活性領域上の第２のフルシリサイドゲート電極とからなる前記第１のフルシリサイドゲートパターンを形成する工程である、半導体装置の製造方法。
  13. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、
    前記工程（ｂ）は、前記第１のゲートパターン用シリコン膜及び前記第１の保護膜とゲート長方向に間隔を置いて隣り合うと共に前記第２の活性領域を跨ぐように、前記シリコン膜がパターニングされてなる第２のゲートパターン用シリコン膜及び前記保護膜がパターニングされてなる第２の保護膜を形成する工程を含み、
    前記工程（ｃ）は、前記第２のゲートパターン用シリコン膜の側面に第２のサイドウォールを形成する工程を含み、
    前記工程（ｄ）は、前記第２のサイドウォールをマスクに用いてｎ型不純物のイオン注入を行うことにより、前記第２の活性領域における前記第２のサイドウォールの側方下の領域にｎ型不純物拡散領域を形成する工程を含み、
    前記工程（ｅ）は、前記第２の保護膜を除去することにより、前記第２のゲートパターン用シリコン膜を露出する工程を含み、
    前記工程（ｇ）は、前記第２のゲートパターン用シリコン膜の上に前記金属膜を形成した後、形成した前記金属膜に熱処理を施して前記第２のゲートパターン用シリコン膜をフルシリサイド化することにより、前記第２の活性領域上の第２のフルシリサイドゲート電極と前記素子分離領域上の第２のフルシリサイドゲート配線とからなる第２のフルシリサイドゲートパターンを形成する工程を含む、半導体装置の製造方法。
  14. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記素子分離領域上に、前記第１のゲートパターン用シリコン膜及び前記第１の保護膜とゲート長方向に間隔を置いて隣り合うように、前記シリコン膜がパターニングされてなる第２のゲートパターン用シリコン膜及び前記保護膜がパターニングされてなる第２の保護膜を形成する工程を含み、
    前記工程（ｃ）は、前記第２のゲートパターン用シリコン膜の側面に第２のサイドウォールを形成する工程を含み、
    前記工程（ｅ）は、前記第２の保護膜を除去することにより、前記第２のゲートパターン用シリコン膜を露出する工程を含み、
    前記工程（ｇ）は、前記第２のゲートパターン用シリコン膜の上に前記金属膜を形成した後、形成した前記金属膜に熱処理を施して前記第２のゲートパターン用シリコン膜をフルシリサイド化することにより、第２のフルシリサイドゲートパターンを形成する工程を含み、
    前記工程（ｇ）よりも後に、前記ｐ型不純物拡散領域と前記第２のフルシリサイドゲートパターンとに接続するシェアードコンタクトを形成する工程（ｈ）をさらに備える、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、
    前記工程（ｄ）は、前記第２のサイドウォールをマスクに用いてｐ型不純物のイオン注入を行うことにより、前記第２の活性領域における前記第２のサイドウォールの側方下の領域に第２のｐ型不純物拡散領域を形成する工程を含み、
    前記工程（ｆ）は、前記第２の活性領域上に第２の開口パターンを有する前記レジストマスクパターンを用いたエッチングにより、前記第２の活性領域上の前記第２のゲートパターン用シリコン膜の厚さを前記素子分離領域上の前記第２のゲートパターン用シリコン膜の厚さよりも薄くする工程（ｆ）と、
    前記工程（ｇ）は、前記素子分離領域上の第２のフルシリサイドゲート配線と前記第２の活性領域上の第２のフルシリサイドゲート電極とからなる前記第２のフルシリサイドゲートパターンを形成する工程を含む、半導体装置の製造方法。
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