JP2008034798A - 不具合検出機能を備えた半導体装置 - Google Patents

Abstract

【課題】将来的な不良の要因となる、チップ外周部に発生した破損を検出する。
【解決手段】半導体装置１は、半導体チップ２ｄの外周に沿って破損を検出するために形成された配線３と、配線３の断線を検出するための検出信号を配線３に供給するために半導体チップ２に設けられた検出回路４と、配線３を流れた検出信号を出力するための出力端子５と、半導体チップ２に設けられた内部回路６と、内部回路６からの出力信号と、配線３を流れた検出信号との何れかを選択して出力端子５に供給する出力切替回路７と、チップ外周部を加熱する発熱体１５ａと、発熱体を駆動させる電源供給回路１６と、発熱体による加熱を制御する温度検出・制御回路１７を備える。以上の構成により、測定端子数を増やすことなく、チップの破損をロジックテストによって容易に検出でき、また、実装時に不良となりうるチップを事前に検出することが可能となる。
【選択図】図９

Description

本発明は、チップの破損を検出する機能を有する半導体装置に関する。

チップ・スケール・パッケージ（ＣＳＰ）と呼ばれる半導体パッケージ技術が急速に普及している。ＣＳＰは、チップ上の電極からパッケージ表面に格子状に配置されたはんだバンプにかけて「再配線」を形成する。このため、半導体チップ上に狭ピッチで配置された素子電極の配置に制約を受けず、チップの大きさに近い小型の半導体パッケージを得ることができる。

ＣＳＰにおいて、ウエハレベルＣＳＰプロセスと呼ばれる技術は、半導体の製造工程においてチップを切断することなくウエハ状態のままでパッケージングまでを行う製法である。ウエハレベルＣＳＰでは、はんだバンプによる端子形成を含め、ウエハ全面に従来のパッケージングに必要なすべての構造をウエハ状態で一括して形成することが可能になり、はんだバンプを全面に形成した完成ウエハをダイシングすることにより、従来と同様の半導体パッケージを得ることが可能になる。

ウエハレベルＣＳＰのために、半導体ウエハ上に形成されたチップは、ダイシング装置などを用いて物理的に個別のチップへと切断される（例えば、非特許文献１参照）。

図１０（ａ）〜（ｆ）は、従来のウエハレベルＣＳＰの製造方法を示す図である。まず、図１０（ａ）（ｂ）に示すように、半導体ウエハ８１上に形成されたアルミ電極８２から配線を引き出すためのポスト８３を、半導体ウエハ８１上に形成する。そして、図１０（ｃ）に示すように、半導体ウエハ８１上を樹脂８４で封止する。次に、図１０（ｄ）に示すように、ポスト８３に接続する端子８５を封止樹脂８４上に設ける。その後、図１０（ｅ）に示すように、ダイシング装置８６により半導体ウエハ８１を切断し、図１０（ｆ）に示す個別のチップ８７を得る。

このようなウエハレベルＣＳＰは、その構造上、側面に保護膜が形成されず、機械的衝撃に弱いという問題がある。この問題を解決するために、ウエハレベルＣＳＰの側面に保護樹脂層を形成して補強する構成が知られている（例えば、特許文献１参照）。

このように機械的衝撃に弱いウエハレベルＣＳＰの製造における個別のチップへの切断においては、チップ外周部にカケやクラックなどの破損を生じることがあり、破損が大きければチップ回路に深刻な影響を与え、その後の検査で検出することができるが、回路に影響しないような大きさの破損は検出できなかった。しかし、小さな破損であっても、実装後の熱や衝撃などのストレスにより、破損が広がり回路動作に影響を及ぼす可能性があるため、小さな破損でも検査することで検出できることが望ましい。

図１２は、従来の半導体装置９０の構成を示すブロック図である。半導体装置９０は、半導体チップ９２を備えている。半導体チップ９２の外周に沿って破損を検出するための配線９３が形成されている。配線９３の一端には、配線９３の断線を検出する検出信号を入力するための検出信号入力端子９４が設けられている。配線９３の他端には、配線９３を流れた検出信号を出力するための出力端子９５が設けられている。

電圧を検出信号入力端子９４に入力すると、配線９３を流れた電流が出力端子９５から検出される。半導体チップ９２が破損して配線９３が断線していると、電流が出力端子９５から検出されないことで、半導体チップ９２の破損を検出することができる。

このようにして、チップ外周に配線を形成し、その断線を検出するためのプロービングパッドを配線の両端に形成することによりチップの破損を検出する方法が、特許文献２等に開示されている。しかし、このような構造を取る場合、チップ外周部の破損を検出するために新たに２個の測定端子を設ける必要があり、チップ面積の増加が問題になる。

新たに測定端子を設けずに済むチップ破損検出の構造として、検出端子を１個にした構成（特許文献３）や、元来備わっている端子に内部回路を通して配線を接続し、テスト時のみその端子を検査用として用いるために測定端子を増やす必要がない構成（特許文献４）が開示されている。

また、半導体装置の内部回路を用いてチップを加熱する技術として特許文献５〜７が公開されている。
特開２０００−１３８２４５号公報（平成１２年５月１６日公開） 特開平７−１９３１０８号公報（平成７年７月２８日公開） 特開平５−９５０３９号公報（平成５年４月１６日公開） 特開２００５−２７７３３８号公報（平成１７年１０月６日公開） 特開２００２−２６２３２号公報（平成１４年１月２５日公開） 特開平６−９７２４５号公報（平成６年４月８日公開） 特開２００５−１７２４６７号公報（平成１７年６月３０日公開） 升本他、ウエハレベルＣＳＰ、フジクラ技報、２０００年１０月、第９９号

しかしながら、上記のような従来技術に記載の構成では、検査用配線が断線した際に内部回路の別の配線と接触し、検査時に電流が流れることで、実際は断線しているにも関わらず、断線されていないと判定されてしまう可能性があるという問題がある。例えば、特許文献３では確認パッドに電圧を印加し、トランジスタに流れる電流を確認パッドで検出し、電流が流れなければ断線と判定しているため、配線２が断線や変形して内部回路の他の配線と接触した際には、確認パッドから内部回路の配線へと電流が流れてしまい、実際はチップに破損が生じて、断線検出トランジスタに電流が流れていないにもかかわらず、電流が検出されるために破損と判定されない可能性がある。

また、特許文献４に記載の構成では、パッドに接続する配線をチップ外周の配線とチップ内部の配線とで切り替える機能を備え、チップの破損検出のために新しく測定端子を設けなくてもよい構造となっているが、検査する際には２個の測定端子を要するので、チップ外周部の破損を詳細に分析するために複数本の配線を配置した場合に多数の検査端子が必要になるという問題がある。

さらに上記特許文献４は電圧を印加することによって電流値を計測する構成であり、特許文献３は抵抗値を計測することによってチップ破損を検出する構成であり、そのためには、特許文献４と特許文献３とのいずれの構成においてもアナログテストが必要となるという問題がある。

また、ウエハレベルＣＳＰで上記工程によりチップ個片８７を得た後は、図１１（ａ）に示すようにテストプローブ８８によるチップ個別のテストし、そして、図１１（ｂ）に示すリフロー炉８９でリフローされ、実装基板９０へ搭載されるという工程をたどる。

実装時にはリフローにより２５０℃程度の熱が数秒間加えられることになり、図１０（ｅ）に示すダイシング工程で発生したが、上記検出配線に影響するほど大きくない微細な破損が熱ストレスにより肥大化し、チップ内部の回路の動作に影響を与える可能性がある。

上記のような特許文献では熱ストレスによる破損の進行が考慮されておらず、熱ストレスによる破損を検出しきれないという問題がある。

熱印加の方法として、ダイシングで切り分けた後にリフローと同等の熱を印加し、熱ストレスを加えることで、リフロー後に不良となりうるチップを検出できるようになるわけだが、ウエハレベルＣＳＰに於いては、その工程から、ダイシングが行われるのはハンダボールが搭載された後となる。

そのため、リフローと同等の熱を印加してしまうとハンダボールが溶けてしまうという問題が生じる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、測定端子数を増やすことなく、チップの破損をロジックテストによって容易に検出でき、また、実装時に不良となりうるチップを事前に検出可能にする半導体装置を提供することにある。

本発明に係る半導体装置は、上記課題を解決するために、半導体チップの外周に沿って破損を検出するために形成された配線と、前記配線の断線を検出するための検出信号を前記配線に供給するために前記半導体チップに設けられた検出回路と、前記配線を流れた前記検出信号を出力するための出力端子とを備えたことを特徴とする。

上記特徴によれば、半導体チップに設けられた検出回路から、半導体チップの外周に沿って破損を検出するために形成された配線の断線を検出するための検出信号が、配線に供給され、配線を流れた検出信号が、出力端子から出力される。このため、１個の出力端子のみによって、チップ外周部に発生した破損を検出することができる。

本発明に係る半導体装置では、前記半導体チップに設けられた内部回路からの出力信号と、前記配線を流れた前記検出信号との何れかを選択して前記出力端子に供給する出力切替回路をさらに備えることが好ましい。

上記構成によれば、内部回路用に元来備わっている出力端子を、配線の断線を検出するための検出信号を出力する出力端子と共用することができるので、検出信号を出力する出力端子を新たに設ける必要がなくなり、チップ面積を抑えて、半導体装置をより一層小型化することができる。

本発明に係る半導体装置では、前記検出回路が配線に供給する検出信号は、接地電位と電源電位とを有していることが好ましい。

上記構成によれば、接地電位と電源電位とを組み合わせたパルス信号によって検出信号を構成することにより、電圧レベルのみを検出すればよいロジックテストによって半導体チップの破損を検出することができる。

本発明に係る半導体装置では、前記検出信号は、パルス信号であり、前記検出回路は、テストモード時に前記パルス信号を前記配線に供給することが好ましい。

上記構成によれば、テストモード時にパルス信号を配線に供給することにより、配線からのパルス信号の出力の有無に基づいて、半導体チップの破損を検出することができる。

本発明に係る半導体装置では、前記出力切替回路は、テストモード時に前記検出信号を選択して前記出力端子に供給することが好ましい。

上記構成によれば、テストモード時には検出信号を選択して出力端子に供給し、通常動作モード時には内部回路からの出力信号を選択して出力端子に供給することにより、通常動作モード時の出力端子とテストモード時の出力端子とを共用することができる。

本発明に係る半導体装置では、前記内部回路は、プルアップ抵抗、プルダウン抵抗、オントランジスタ及びオフトランジスタのうちの少なくとも１つを有していることが好ましい。

上記構成によれば、配線断線時に確実にチップ破損を検出することができ、また、出力端子の誤動作を防ぐことができる。

本発明に係る半導体装置では、前記配線の内周側に沿って配置されて、接地電極または電源電極を有する内周側配線をさらに備えることが好ましい。

上記構成によれば、半導体チップに変形が生じると検査用配線が内側の内周側配線に接触して、検査用の信号が出力されないことにより半導体チップに変形が生じていることを検出することができる。

本発明に係る半導体装置では、前記半導体チップに熱ストレスを印加する熱ストレス印加手段をさらに備えることが好ましい。

上記構成によれば、半導体チップに微少なクラックが存在する場合、熱ストレスを印加することによってクラックが進行して検出配線を断線もしくは変形させる。このため、従来の構造では検出できなかった将来的な不良の原因となる可能性のある微少なクラックを不良として判定することが出来る。クラックが存在しなかった場合は熱ストレスを加えても検出配線が断線、変形されないため良品となる。

本発明に係る半導体装置では、前記熱ストレス印加手段は、前記配線に沿って配置された発熱体と、前記発熱体に電源を供給する電源供給回路とを含むことが好ましい。

上記構成によれば、簡単な構成により、熱ストレス印加手段を実現することができる。

本発明に係る半導体装置では、前記発熱体は、拡散層または多結晶シリコンによって形成されていることが好ましい。

上記構成によれば、簡単な構成により、発熱体を実現することができる。

本発明に係る半導体装置では、前記発熱体は、前記半導体チップの外周に沿って配置された電源供給配線と、前記電源供給配線に沿って配置された接地配線との間に互いに並列に設けられていることが好ましい。

上記構成によれば、チップサイズが増大した際に電源の供給能力が不足することを防ぎ、安定して加熱することができる。

本発明に係る半導体装置では、前記熱ストレス印加手段は、前記半導体チップの温度に基づいて前記発熱体への電源供給を制御する温度制御回路をさらに含むことが好ましい。

上記構成によれば、半導体チップの温度を任意の温度に設定できる。

本発明に係る半導体装置では、前記半導体チップに設けられた内部回路と前記熱ストレス印加手段とのいずれかに、電源を供給するために設けられた電源回路を接続する切替回路をさらに備えることが好ましい。

上記構成によれば、熱ストレス印加手段に電源を供給するための新たな端子を設ける必要がなくなり、チップ面積の増大を防止することができる。

本発明に係る半導体装置は、以上のように、配線の断線を検出するための検出信号を配線に供給するために半導体チップに設けられた検出回路を備えているので、従来技術の構成のように検出端子を２個設ける必要がなくなり、チップ面積が増加せず、半導体装置を小型化することができるという効果を奏し、さらに従来技術では断線検出のためにアナログテストを別途行う必要があったが、本発明ではロジックテストにより簡易に断線検出を行うことができるようになる。

また、加熱回路を有することによりハンダボールに影響を与えないよう外周部に集中的に熱を印加し、その後破損検出を行うことで、リフロー後に不良となりうるチップを事前に検出できる。

本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。

（実施の形態１）
図１は、実施の形態１に係る半導体装置１の構成を示すブロック図である。半導体装置１は、半導体チップ２を備えている。半導体チップ２の外周に沿って破損を検出するための破損検査配線３が形成されている。破損検査配線３の一端には、破損検査配線３の断線９を検出するための検出信号を破損検査配線３に供給するための検出回路４が設けられている。検出回路４が破損検査配線３に供給する検出信号は、接地電位と電源電位とを有しているパルス信号である。破損検査配線３の形成には、金属、多結晶シリコン、拡散層などの任意の材料を用いることができる。

破損検査配線３の他端には、出力切替回路７が設けられている。出力切替回路７は、内部回路６からの出力信号と、破損検査配線３を流れた検出信号との何れかを選択して出力端子５に供給する。このように、破損検査配線３の他端は、通常時はチップの機能信号を出力する出力端子５に、通常機能の出力信号とチップ破損検出結果信号とを切り替えて接続することができる出力切替回路７が接続されており、検査時にチップ破損検出結果を出力することができる。そのため、破損検出結果の出力のために新たに出力端子を備える必要がない。内部回路６は、プルアップ抵抗、プルダウン抵抗、オントランジスタ及びオフトランジスタのうちの少なくとも１つを有している。

図２は、半導体装置１の詳細な構成を示すブロック図である。検出回路４は、レジスタ１１と、レジスタ１１に接続されたバッファ１０とを有している。バッファ１０は、配線３の一端に接続されている。レジスタ１１は、内部回路６と出力切替回路７とに接続されている。半導体チップ２には、レジスタ１１に接続されたインターフェース１２が設けられている。インターフェース１２は、通常ＩＣをコントロールする信号の入出力回路である。レジスタ１１は、内部回路６の動作を決定する。

インターフェース１２は、テスト時においては、テストモードに切り替え、テスト用の信号を入力し、テストを行う。破損検査配線３の他端と出力切替回路７との間には、インバータ１３が設けられている。インバータ１３の前段には、一端がインバータ１３に接続され、他端が接地された抵抗１４が設けられている。

半導体チップ２のテストモードでは、インターフェース１２からテスト用の信号を入力し、各端子に出力される結果を判定することで良・不良を判定する。本実施の形態によれば、このテストが、ロジックテストにより可能となる。

半導体チップ２に形成した破損検査配線３の断線検出のみを考えると、検査には、信号入力端子、電源端子、接地端子、及び出力端子と４個の端子が必要に見えるが、信号入力端子、電源端子、及び接地端子は、もともと半導体チップに備わっているもので、出力端子も既存の出力端子を切替回路７で切り替えることにより使用している。このため、本実施の形態によれば、新規に設置する端子は零個である。

このように、破損検査配線３の一端は検出回路４に接続され、通常時は接地され、接地電位(ローレベル)が出力されている設定だが、検査時には電源電位(ハイレベル)と接地電位(ローレベル)とを切り替えることで出力もハイレベルからローレベルへと切り替わる。切り替わらなければ配線が断線しているため、チップ外周部に破損があることが検出できる。この際に検出するのは電圧レベルのみであるので、ロジックテストで検査が可能である。

図３は、検出回路４から供給される検出信号を示す波形図である。位置Ａにおいて検出回路４から破損検査配線３に供給される検出信号は、ローレベル（接地電位）とハイレベル（電源電位）とを有しているパルス信号である。位置Ｂにおいて破損検査配線３からインバータ１３に供給される検出信号には、破損検査配線３による遅延と、波形のなまりが発生する。インバータ１３によって波形成形された位置Ｃにおける検出信号は、出力切替回路７に供給され、出力端子５から出力される。

チップ破損がなく破損検査配線３の断線が生じていないときは、波形成形された位置Ｃにおける検出信号が出力端子５から出力される。破損検査配線３の断線９が生じたときは、ハイレベルの信号が出力端子５から出力される。破損検査配線３が他の配線に接触したときは、その接触した配線の電圧レベルに応じたレベルの信号が出力端子５から出力される。

このように、ハイレベルまたはローレベルの電圧を検出するロジックテストによってチップ破損を検出することができ、電流測定を要するアナログテストは不要である。

また、従来の技術では「検査用配線が切れていれば出力がない」とされているが、検査用配線が切れて内部の他の配線に接触している場合や、チップの変形により検査用配線が他の配線に接触しているときに、チップ内部の配線の電圧や電流を読み取ってしまい、検査用配線が断線していないものとして検出されるという問題がある。

そのため、本実施の形態では、検出回路４から電源電位と接地電位とを交互に破損検査配線３に出力し、出力端子５で電源電位と接地電位とを交互に検出することにより、断線がないことを確実に検出できるようにしてある。検出回路４により電位を交互に切り替えても、出力端子５から一方の電位しか検出されなければ、半導体チップ２に破損や変形が起こっているということが分かる。また、出力端子５は本実施の形態の半導体チップでは、通常は電圧出力端子として使用している。

そのため、本実施の形態では、この様に半導体チップの割れや欠けを簡便に検出できるように、半導体チップの外周部に破損検査配線を設置して、その配線の接続状態によって検出できるようにした。その際の特長は、半導体ＩＣチップの通常の機能テストの際に、ロジックテストの一環として、断線チェックテストモードに切り替えて、外周部の配線に信号を与え、その状態を検出部によって判定できるようにしたものである。

このような構成により、従来の技術では断線チェック用の特別のテスト部が必要であったのに対して、本実施の形態では、本来ＩＣチップが有するロジック機能の一部を断線テスト回路に振り分けることにより、特別な断線チェック端子は必要なくなる。

以上のように、実施の形態１によれば、破損検査配線３の断線を検出することによりチップ外周部に発生した破損を検出することができる。

検出回路４から破損検査配線３にハイレベル、ローレベルの信号を切り替えて出力し、出力端子５から信号を読み取ることにより、確実に破損検査配線３の断線を検出することが可能である。

その理由として、もし出力端子５からハイレベルもしくはローレベルの片方のみが出力されている場合は、チップ外周部の破損により検査用配線が断線したか、検査用配線がチップ内部回路の電源線や接地線に接触してしまったものとして検出することができるからである。

また、ロジックテストにより検出可能なために、半導体チップのテストがロジックのみの場合にアナログテストを追加する必要が無くなり、検査が簡易になり、そのテストに要する時間は、全体のロジックテスト所要時間に比べれば、無視できるレベルの短時間で済む。

さらに、本実施の形態では上記形式を取ることから、チップの破損検出において配線１本に対して破損検出のための検出端子を１個設けるだけでよい。このため、半導体チップにおいて出力端子が少ない場合、及び新たな端子を設ける余裕がない場合でも、チップ破損を検出することができる。また、実装後にチップ動作に異常が見られた場合に、チップの破損によるものかどうかを判定することができるという効果が得られる。

このように、実施の形態１に係る半導体装置によれば、測定用の端子やパッドを増やすことなく、ロジックテストによって容易にチップ外周部の破損を検出することができる。

また、その構造上、側面に保護膜が形成されず、機械的衝撃に弱いウエハレベルＣＳＰに対して、本実施の形態は特に有効であり、割れ、欠けが発生したチップをテストで簡単に判定でき、不具合を将来的に排除でき、その結果として、より製品の信頼性を高めることができる。

（実施の形態２）
図４は、実施の形態２に係る半導体装置１ａの構成を示すブロック図である。前述した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。

半導体装置１ａは、半導体チップ２ａを備えている。半導体チップ２ａの外周に沿って破損を検出するための破損検査配線３が形成されている。破損検査配線３の一端には、破損検査配線３の断線を検出するための検出信号を破損検査配線３に供給するための検出回路４が設けられている。検出回路４が破損検査配線３に供給する検出信号は、接地電位と電源電位とを有しているパルス信号である。破損検査配線３の他端には、破損検査配線３を流れた検出信号を出力するための出力端子５が設けられている。

実施の形態２によれば、実施の形態１のように出力端子を内部回路の出力端子と共通に使用することはできないが、実施の形態１と同様に、配線１本に対して破損検出のための検出端子を１個設けるだけで、チップの破損を検出することができる。

また、本実施の形態では、このような断線チェック回路及びその配線を備えていることから、通常のロジックテスト時にその一部として、断線チェックが行われ、断線か否かだけではなく、ショートや熱や力によるチップの変形も検出できる。

（実施の形態３）
図５は、実施の形態３に係る半導体装置１ｂの構成を示すブロック図である。半導体装置１ｂは、半導体チップ２ｂを備えている。半導体チップ２ｂの外周に沿って破損を検出するための破損検査配線３が形成されている。破損検査配線３の一端には、破損検査配線３の断線を検出するための検出信号を破損検査配線３に供給するための検出回路４が設けられている。検出回路４が破損検査配線３に供給する検出信号は、接地電位と電源電位とを有しているパルス信号である。破損検査配線３の他端には、破損検査配線３を流れた検出信号を出力するための出力端子５が設けられている。半導体チップ２ｂには、破損検査配線３の内周側に沿って配置されて、接地電位または電源電位を有する内周側配線８が形成されている。

本実施の形態の半導体チップ２ｂは、断線の検出に加えて、ショートの検出も行えるように構成されている。破損検査配線３の内側近傍に接地電位または電源電位を有する内側配線８を配置すると、図６（ｂ）に示すように、半導体チップ２に変形が生じた場合に破損検査配線３が内側の内周側配線８に接触するため、検査信号が出力端子５から出力されない。また。図６（ａ）に示すように、破損検査配線３が断線したときも、検査信号が出力端子５から出力されない。半導体チップ２に変形が生じた場合と、破損検査配線３が断線した場合との両方とも、テストによって検出することができる。上記内周側配線８は、内部回路に接地電位や電源を供給する配線を拡張したものとし、割れや欠けによって断線しない程度に太く形成するものとする。

このように、上記のような検出の仕組みを取ることで、破損検査配線が断線して内部の別の配線に接触している場合やチップの変形により破損検査配線が断線している場合と、破損検査配線が断線していない場合とを区別することができる。

テストモード時に任意の信号を検出回路から発生させ、それに対応した信号が出力端子から出力されることで断線の判定が確実なものになる。具体的には電圧のハイレベル（電源電位）、ローレベル（接地電位）レベルを切り替えたパルスを送り、出力も検出パルスに対応してハイ，ローレベルが切り替わることをテストで確認して断線されていないと判定する。

変形検出用の内周側配線８が接地電位の場合は、検査では単純にハイレベルの電圧を印加することで断線検出が可能となる(断線していても、内周側配線８に接触していても、ローレベルが出力される)。

内周側配線８が接地電位ではなく、ハイレベルの電位だった場合、検査でハイレベルの電圧を印加した場合、断線のみではローレベルが出力されて検出可能であるが、断線した後、内周側配線８に接触、または変形して内周側配線８に接触した際にもハイレベルが出力されてしまい、断線していないと判定されてしまう。

また、内周側配線８を設けない場合は、電源や接地電位以外の内部回路の配線に接触してしまう可能性もある。その際は接触した配線の信号が出力されることになる。当然、検出用の信号は内部回路の信号とは異なったものにし、区別できるようにする必要がある。

（実施の形態４）
図７は、実施の形態４に係る半導体装置１ｃの構成を示すブロック図である。半導体装置１ｃは、半導体チップ２ｃを備えている。半導体チップ２ｃの４個の一辺のそれぞれに沿って破損を検出するための４本の破損検査配線３ｃがそれぞれ形成されている。各破損検査配線３ｃの一端には、破損検査配線３ｃの断線を検出するための検出信号を４本の破損検査配線３ｃのそれぞれに供給するための検出回路４が半導体チップ２ｃの中央に設けられている。検出回路４が各破損検査配線３ｃに供給する検出信号は、接地電位と電源電位とを有しているパルス信号である。各破損検査配線３ｃの他端には、各破損検査配線３ｃを流れた検出信号を出力するための出力端子５が出力切替回路７を介してそれぞれ接続されている。

このように、半導体チップの外周部の破損検査配線を細かく分けて配置することによって、半導体チップのどの部分が破損しやすいかということを検査することが出来、破損の予防対策を取りやすくなる効果が得られる。これは４辺のみに限らず、出力端子の数だけ細かく配線を配置することも可能である。また、配置された破損検査配線の全てに共通の１個の検出回路によって同時に検出信号を出力できるため、同時に全ての辺の断線検出が可能になるという効果もある。

（実施の形態５）
図９は実施の形態５に係る半導体装置２ｄの構成を示すブロック図である。

破損検査配線３の内側、もしくは下側の層に発熱体１５ａが設けられている。ここでは便宜上内側に記すことにする。破損検査配線３と発熱体１５ａとを同じ材質で形成するときは、発熱体１５ａを破損検査配線３の内側に設置する必要がある。加熱するのは外周部のみでよいので、できるだけ外周に近い箇所に発熱体１５ａを設置することが望ましい。そのため、破損検査配線３の下側の層に設置するのが最適である。このとき、破損検査配線３と発熱体１５ａとの材質の組み合わせは、破損検査配線３が金属の場合、発熱体１５ａは多結晶シリコンか拡散層、破損検査配線３が多結晶シリコンの場合は発熱体１５ａが拡散層、という組み合わせとなる。

発熱体１５ａには電源供給回路が接続され、この電源は内部回路６に供給されている電源を切替回路によって発熱体へと供給するか、別の入力端子を電源供給端子へと機能を切替えて供給するか、新たに端子を設けて発熱体へと電源を供給することとする。ここでは例として新たに端子を設けて供給する場合を図示する。チップ面積を増大させないためにも、別の端子を切替回路によって電源供給端子へと機能を切替える方式が望ましいことは言うまでもない。

発熱体１５ａと電源供給回路の間には温度検出・制御回路１７が設けられている。ダイオードやバイポーラトランジスタなどの素子の温度特性を用いて、温度変化を検出する機能を備えている。制御回路によって一定の温度になるように発熱体への電源供給を制御、もしくは制御回路に所望の温度設定を入力し、発熱体への電源供給を制御する。

上記構成によって、ダイシング後に個片化された半導体チップのテストを行う際に外周部のみを選択的に加熱し、熱ストレスにより微細な破損を進行させることで、リフロー後に不良となる可能性のあるチップを選別することができるようになる。

説明の便宜上実施の形態１に加熱回路を追加した物を扱ったが、上記実施の形態１〜４全てに適用可能である。

（実施の形態６）
図１０は実施の形態６に係る半導体装置２ｅの構成を示すブロック図である。本実施形態は実施の形態５の発熱体１５ａの設置方法を変更した形態である。発熱体以外の構成は同様のため説明と図示は省略する。

検査用配線の内側、もしくは下層に発熱体１５ｂが設けられている。ここでは便宜上内側に記すことにする。

電源供給配線１８と接地配線１９とが外周部に沿って設置され、各配線の間に梯子状に発熱体が設けられている。

発熱体を図１０のように設けることで、実施の形態５で直列接続だった発熱体が並列接続となることにより、チップサイズが増大した際に電源の供給能力が不足することを防ぎ、安定して加熱することができるようになる。この形態も上記実施の形態１〜４全てに適用可能である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、チップの破損を検出する機能を有する半導体装置に適用することができる。

実施の形態１に係る半導体装置の構成を示すブロック図である。 上記半導体装置の詳細な構成を示すブロック図である。 上記半導体装置に設けられた検出回路から供給される検出信号を示す波形図である。 実施の形態２に係る半導体装置の構成を示すブロック図である。 実施の形態３に係る半導体装置の構成を示すブロック図である。 （ａ）は上記半導体装置に設けられた断線時の破損検出配線を示す図であり、（ｂ）は変形時の破損検出配線を示す図である。 実施の形態４に係る半導体装置の構成を示すブロック図である。 実施の形態５に係る半導体装置の構成を示すブロック図である。 実施の形態６に係る半導体装置の構成を示すブロック図である。 （ａ）〜（ｆ）は、従来のウエハレベルＣＳＰの製造方法を示す図である。 （ａ）〜（ｂ）は、従来のウエハレベルＣＳＰの製造方法を示す図である。 従来の半導体装置の構成を示すブロック図である。

符号の説明

１ 半導体装置
２ 半導体チップ
３ 破損検査配線（配線）
４ 検出回路
５ 出力端子
６ 内部回路
７ 出力切替回路
８ 内周側配線
９ チップ破損部
１０ バッファ
１１ レジスタ
１２ インターフェース
１３ インバータ
１４ 抵抗
１５ 発熱体（熱ストレス印加手段）
１６ 電源（熱ストレス印加手段、電源供給回路）
１７ 温度検出・制御回路（熱ストレス印加手段、温度制御回路）
１８ 電源供給配線
１９ 接地配線

Claims (13)

1. 半導体チップの外周に沿って破損を検出するために形成された配線と、
   前記配線の断線を検出するための検出信号を前記配線に供給するために前記半導体チップに設けられた検出回路と、
   前記配線を流れた前記検出信号を出力するための出力端子を備えたことを特徴とする半導体装置。
2. 前記半導体チップに設けられた内部回路と、
   前記内部回路からの出力信号と、前記配線を流れた前記検出信号との何れかを選択して前記出力端子に供給する出力切替回路をさらに備えた請求項１記載の半導体装置。
3. 前記検出回路が配線に供給する検出信号は、接地電位と電源電位とを有している請求項１記載の半導体装置。
4. 前記検出信号は、パルス信号であり、
   前記検出回路は、テストモード時に前記パルス信号を前記配線に供給する請求項１記載の半導体装置。
5. 前記出力切替回路は、テストモード時に前記検出信号を選択して前記出力端子に供給する請求項２記載の半導体装置。
6. 前記内部回路は、プルアップ抵抗、プルダウン抵抗、オントランジスタ及びオフトランジスタのうちの少なくとも１つを有している請求項２記載の半導体装置。
7. 前記配線の内周側に沿って配置されて、接地電位または電源電位を有する内周側配線をさらに備える請求項１記載の半導体装置。
8. 前記半導体チップに熱ストレスを印加する熱ストレス印加手段をさらに備える請求項１記載の半導体装置。
9. 前記熱ストレス印加手段は、前記配線に沿って配置された発熱体と、
   前記発熱体に電源を供給する電源供給回路とを含む請求項８記載の半導体装置。
10. 前記発熱体は、拡散層または多結晶シリコンによって形成されている請求項９記載の半導体装置。
11. 前記発熱体は、前記半導体チップの外周に沿って配置された電源供給配線と、前記電源供給配線に沿って配置された接地配線との間に互いに並列に設けられている請求項９記載の半導体装置。
12. 前記熱ストレス印加手段は、前記半導体チップの温度に基づいて前記発熱体への電源供給を制御する温度制御回路をさらに含む請求項９記載の半導体装置。
13. 前記半導体チップに設けられた内部回路と前記熱ストレス印加手段とのいずれかに、電源を供給するために設けられた電源回路を接続する切替回路をさらに備える請求項８記載の半導体装置。

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