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JP2008034650A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】従来の不具合を抑制しながらキャリアの移動度を高くすることができる半導体装置及びその製造方法を提供する。
【解決手段】溝８内にｐ型のＳｉＧｅ混晶層４９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層４９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層４９ｂ上にｐ型のＳｉＧｅ混晶層４９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層４９ａの最表面の溝８の底からの高さａ4は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層４９ｂの最表面の溝８の底からの高さｂ4は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層４９ａ及び４９ｃ中のＧｅ濃度は、ＳｉＧｅ混晶層４９ｂ中のＧｅ濃度より低い。
【選択図】図９Ａ

Description

本発明は、高速動作が可能な半導体装置及びその製造方法に関する。
プロセスルールが９０ｎｍノード以降のトランジスタ等のＬＳＩでは、素子の微細化に伴う待機オフリーク電流が無視できなくなっている。このため、トランジスタのゲート長の単純な微細化だけでデバイス性能を向上することが困難となり、デバイス性能を向上するための新しい試みが必要とされている。
このような超微細化トランジスタでは、ゲート電極の直下に位置するチャネル領域の面積が、それまでのトランジスタと比較して非常に小さい。このような場合、チャネル領域を走行するキャリア（電子及びホール）の移動度は、チャネル領域に印加された応力の影響を大きく受けることが知られている。そこで、このような応力を調整することにより、半導体装置の動作速度を向上させようとする試みが数多くなされている。
一般に、シリコン基板の不純物が導入された領域をチャネルとするトランジスタでは、電子の移動度よりもホールの移動度の方が小さい。従って、ホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要な課題となっている。そして、ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することにより、キャリア（ホール）の移動度が向上することが知られている。チャネル領域に圧縮応力を印加する構造として、図１８に示すものが提案されている。図１８は、従来の歪シリコントランジスタの構造を示す断面図である。
図１８に示すように、ｎ型のシリコン基板２０１上にゲート絶縁膜２０２及びゲート電極２０３が順次形成されている。シリコン基板２０１の表面には、平面視でゲート電極２０３を挟む不純物拡散層２０７が形成されている。不純物拡散層２０７には、ｐ型不純物が導入されている。また、ゲート電極２０３の側方には、サイドウォール絶縁膜２０６が形成されている。
不純物拡散層２０７には、サイドウォール絶縁膜２０６と整合するようにして溝２０８が形成されており、その中にＳｉＧｅ混晶層２０９がエピタキシャル成長法により形成されている。そして、不純物拡散層２０７及びＳｉＧｅ混晶層２０９からソース・ドレイン領域が構成されている。なお、不純物拡散層２０７の一部はエクステンション領域としても機能する。また、シリコン基板２０１の、ソース・ドレイン領域に挟まれた領域がチャネル領域として機能する。従って、不純物拡散層２０７の一方から他方へとチャネル領域を介して輸送されるホールの流れ具合が、ゲート電極２０３に印加されるゲート電圧により制御される。
また、このｐチャネルＭＯＳトランジスタでは、ＳｉＧｅ混晶層２０９を構成するＳｉＧｅの格子定数が、シリコン基板２０１を構成するＳｉの格子定数より大きいため、矢印Ａで示すように、ＳｉＧｅ混晶層２０９中で横方向の圧縮応力が作用する。そして、この圧縮応力に伴って、矢印Ｂで示すように、ＳｉＧｅ混晶層２０９が縦方向に歪む。更に、ＳｉＧｅ混晶層２０９がシリコン基板２０１に対してエピタキシャル成長しているため、この歪によって、矢印Ｃで示すように、チャネル領域に縦方向の歪が誘起される。そして、この歪に伴って、矢印Ｄで示すように、チャネル領域に一軸性の圧縮応力が誘起される。
このように構成された従来のｐチャネルＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加されるため、チャネル領域を構成するＳｉの結晶の対称性が局所的に変化する。つまり、チャネル領域に歪が生じる。かかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯との縮退が解けるため、チャネル領域におけるホールの移動度が増大し、トランジスタの動作速度が向上するのである。そして、このようなホールの移動度の増大及びこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化トランジスタにおいて顕著に現れる。
上述のように、ＳｉＧｅ混晶層がソース・ドレイン領域に埋め込まれたトランジスタにおいて、チャネル領域に生じる圧縮歪が大きい程、ホールの移動度が増大することが、原理的に指摘されている（非特許文献１）。このような圧縮歪の増大は、エピタキシャル成長させるＳｉＧｅ混晶層中のＧｅ比率を増大させることによって実現できる。但し、エピタキシャル成長させたＳｉＧｅ混晶層中のＧｅ比率が高すぎる場合、基板を構成するＳｉと混晶層を構成するＳｉＧｅとの格子不整合が大きくなりすぎて、転位が発生してしまう。このような転位は、ＳｉＧｅ混晶層が誘起する圧縮歪の効果を弱めるばかりではなく、この転位をパスとするリーク電流を増大させる。この結果、トランジスタ性能が劣化してしまう。
一般に、シリコン基板上にエピタキシャル成長したＳｉＧｅ混晶中に生ずる転位は、Ｇｅ比率が高いほど、また、その厚さが厚いほど、発生しやすい（非特許文献２）。理論上は、転位が発生する限界の膜厚は臨界膜厚とよばれ、転位が存在しないＳｉＧｅ混晶層をエピタキシャル成長させるためには、その厚さを臨界膜厚以下に制御することが望ましい。しかし、実際にトランジスタを作製する場合には、ＳｉＧｅ混晶層を形成しようとする部位（ソース・ドレイン領域）に、イオン注入によるダメージ、ドライエッチングによるスパッタリングダメージ、及びプラズマダメージ等の物理的なダメージが存在している。このため、例え臨界膜厚以下に制御しても、これらのダメージを基点としてＳｉＧｅ混晶中に転位が発生することがある。
従って、従来の歪シリコントランジスタでは、正常動作を確保するために、Ｇｅ濃度が低く抑えられている。即ち、キャリアの移動度が必要以上に抑えられている。
また、ＳｉＧｅ混晶層上には配線が形成される。そして、これらの間のコンタクトを良好にするために、シリサイド層が形成される。このようなシリサイド層としては、９０ｎｍノード以降のトランジスタでは、一般的にＮｉシリサイド層が使用されている。しかし、Ｎｉシリサイド層が使用される場合には、ＳｉＧｅ混晶中のＧｅ濃度（Ｇｅ比率）が高いほど、熱耐性が低下しやすく、また、抵抗率が高いＮｉＳｉ2相が形成されやすい。ＮｉＳｉ2相はＮｉＳｉ相と比較して抵抗が高く、（１１１）面で囲まれたスパイクを形成しやすい。このため、ＮｉＳｉ2相が存在すると、トランジスタの電流駆動能力が劣化しやすく、また、リーク電流が増大しやすい。
特開２００５−１０１２７８号公報 特開２００６−１３４２８号公報 K. Mistry, et al., 2004 Symposium on VLSI Technology, Digest of Technical Papers, pp.50-51 R.People, et al., Appl. Phys. Lett. Vol.47 (3), 1985
本発明の目的は、従来の不具合を抑制しながらキャリアの移動度を高くすることができる半導体装置及びその製造方法を提供することにある。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る第１の半導体装置には、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、が設けられている。前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型である。また、前記半導体層に、前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域と、前記第１の領域よりも前記溝の底側に位置し、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域と、が設けられている。
本発明に係る第２の半導体装置には、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、前記半導体層上に形成されたシリサイド層と、が設けられている。前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型である。また、前記半導体層に、前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域と、前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域と、が設けられている。
本発明に係る第１の半導体装置の製造方法では、シリコン基板上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する。次いで、前記不純物拡散層の表面に溝を形成する。続いて、前記溝の底から第１導電型の半導体層をエピタキシャル成長させる。前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型である。また、前記半導体層をエピタキシャル成長させる際には、前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域を形成する。また、前記第１の領域を形成する前に、前記第１の領域よりも前記溝の底側に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域を形成する。
本発明に係る第２の半導体装置の製造方法では、シリコン基板上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する。次いで、前記不純物拡散層の表面に溝を形成する。続いて、前記溝の底から第１導電型の半導体層をエピタキシャル成長させる。その後、前記半導体層上にシリサイド層を形成する。前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型である。また、前記半導体層をエピタキシャル成長させる際には、前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域を形成し、その後、前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域を形成する。
なお、これらの発明において、「その格子定数がシリコンの格子定数に近い領域」には、「その格子定数がシリコンの格子定数と完全に一致する領域」も含まれる。また、各領域は、他の周辺に位置する層及び膜等から完全に区別できるものである必要はなく、例えば、ある層内の一部分であってもよい。
本発明によれば、半導体層のうちでシリコンとの格子定数の相違が大きい領域が、シリコン基板とゲート絶縁膜との界面と同一面内に位置するので、キャリアの高い移動度を確保することができる。また、この領域の下に格子定数の相違が小さい領域が存在する場合には、その内部の転位等の結晶欠陥を抑えることができる。また、格子定数の相違が小さい領域がシリサイド層との間に存在する場合には、ＮｉＳｉ2相の形成を抑えることができる。従って、良好な特性を得ることができる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、便宜上、半導体装置の構造については、その製造方法と共に説明することがある。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｆは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
本実施形態では、先ず、図１Ａに示すように、例えば表面が（００１）面のｎ型シリコン基板１上に、例えば厚さが１．２ｎｍ程度のゲート絶縁膜２を形成する。ゲート絶縁膜２としては、例えば熱酸化膜又はＳｉＯＮ膜を形成する。次に、ゲート絶縁膜２上にｐ型不純物が導入された多結晶シリコンからなるゲート電極３を形成する。次いで、ゲート電極３をマスクとして、ｐ型不純物のイオン注入を行うことにより、ゲート電極３の両脇において、シリコン基板１の表面に低濃度不純物拡散層４を形成する。
その後、全面に、ＣＶＤ法により酸化膜を形成し、更に絶縁膜を形成し、これらをエッチバックすることにより、図１Ｂに示すように、ＣＶＤ酸化膜５及びサイドウォール絶縁膜６を形成する。ＣＶＤ酸化膜５は、シリコン基板１の表面の一部及びゲート電極１０３の側面を覆う。続いて、ゲート電極３、ＣＶＤ酸化膜５及びサイドウォール絶縁膜６をマスクとして、ｐ型不純物のイオン注入を行うことにより、低濃度不純物拡散層４の一部と重畳する高濃度不純物拡散層７を形成する。
次に、図１Ｃに示すように、サイドウォール絶縁膜６と整合する溝（トレンチ）８を、高濃度不純物拡散層７内に形成する。
次いで、エピタキシャル成長法により、図１Ｄに示すように、溝８内に、ｐ型のＳｉＧｅ混晶層１９ａを形成する。このとき、ＳｉＧｅ混晶層１９ａの最表面の溝８の底からの高さａ1は、シリコン基板１の表面を基準としたときの溝８の深さよりも低くする。
また、ＳｉＧｅ混晶層１９ａ中のＧｅ濃度ｘ1は、例えば２０原子％未満とする。ＳｉＧｅ混晶層１９ａ中のＧｅ濃度ｘ1を適切に規定することにより、ＳｉＧｅ混晶層１９ａとシリコン基板１との間の格子定数の相違（ミスマッチ）が小さくなり、これらの界面を基点とする転位が発生しにくくなる。
その後、エピタキシャル成長法により、図１Ｅに示すように、ＳｉＧｅ混晶層１９ａ上に、ｐ型のＳｉＧｅ混晶層１９ｂを形成する。このとき、ＳｉＧｅ混晶層１９ｂの最表面の溝８の底からの高さｂ1は、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。
また、ＳｉＧｅ混晶層１９ｂ中のＧｅ濃度ｙ1は、例えば２０原子％以上とする。ＳｉＧｅ混晶層１９ｂ中のＧｅ濃度ｙ1を適切に規定することにより、ＳｉＧｅ混晶層１９ｂとシリコン基板１との間の格子定数の相違（ミスマッチ）が大きくなり、チャネル領域に一軸性の圧縮応力を効果的に作用する。図２は、第１の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。
続いて、全面にＮｉ層等を形成し、熱処理を行うことにより、図１Ｆに示すように、ＳｉＧｅ混晶層１９ｂ上にシリサイド層１０を形成すると共に、ゲート電極３上にシリサイド層１１を形成する。その後、層間絶縁膜及び配線等を形成して半導体装置を完成させる。
ここで、ｐ型のＳｉＧｅ混晶層１９ａ及び１９ｂを選択的に形成する具体的な方法について説明する。
先ず、図１Ｃに示すように、溝８を形成した後、シリコン基板１の表面に存在する自然酸化膜を除去する。次に、水素ガス及び不活性ガス（窒素ガス、アルゴンガス、ヘリウムガス等）が充填され、圧力が５Ｐａ〜１３３０Ｐａに保持された減圧ＣＶＤ装置内に、溝８等が形成されたシリコン基板１を導入し、水素雰囲気中で４００℃〜５５０℃まで基板温度を昇温する。そして、圧力：５Ｐａ〜１３３０Ｐａ、温度：４００℃〜５５０℃の条件下に最大で６０分間程度保持することにより、水素ベーキングを行う。その後、圧力及び温度を保持したまま、減圧ＣＶＤ装置内に、上記の水素ガス及び／又は不活性ガスに加えて、ＳｉＨ4、Ｂ2Ｈ6、ＨＣｌ及びＧｅＨ4の混合ガスを供給する。ＳｉＨ4はＳｉの原料ガスであり、Ｂ2Ｈ6はＢ（不純物）の原料ガスであり、ＧｅＨ4はＧｅの原料ガスである。また、ＨＣｌは成長方向の選択性を向上させるガスである。なお、ＳｉＨ4の分圧は１Ｐａ〜１０Ｐａの範囲内で、Ｂ2Ｈ6の分圧は１×１０-5Ｐａ〜１×１０-3の範囲内で、ＨＣｌの分圧は１Ｐａ〜１０Ｐａの範囲内で固定する。また、ＧｅＨ4ガスの分圧は、形成しようとするＳｉＧｅ混晶層１９ａ又は１９ｂ中のＧｅ濃度に応じて、０．１Ｐａ〜１０Ｐａの範囲内で選択する。また、Ｂのドーピング量は、１×１０19〜１×１０21ｃｍ-3程度とする。
このような供給ガスの分圧の制御は、マスフローコントローラーを用いて供給ガス流量を調整することにより、容易に行うことができる。従って、ＳｉＧｅ混晶層１９ａ及び１９ｂを積層する処理は、減圧ＣＶＤ装置の内部で連続して実行することができる。
このような方法により形成されたＳｉＧｅ混晶層１９ａ及び１９ｂ中には、Ｂが１×１０19〜１×１０21ｃｍ-3程度ドーピングされており、ほぼ完全に電気的に活性化している。このため、形成後の熱処理を行わずとも、低い抵抗率（１×１０-2Ωｃｍ〜１×１０-3Ωｃｍ程度）を得ることができる。
このような第１の実施形態によれば、Ｇｅ濃度が低いＳｉＧｅ混晶層１９ａがシリコン基板１の直上にエピタキシャル成長しているため、格子定数の相違が小さく、転位の発生が抑制される。更に、チャネル領域の側方には、ＳｉＧｅ混晶層１９ａではなく、Ｇｅ濃度が高いＳｉＧｅ混晶層１９ｂが存在するため、十分な歪を生じさせて、チャネル領域に十分な応力を作用させることができる。
また、ＳｉＧｅ混晶層の成長温度を４００℃〜５５０℃と比較的低温度にした場合には、混合ガス中のＨＣｌが、特に高次の面方位を有する溝８の側面において、成長最表面に吸着し、そこで分解され、ＳｉＧｅ混晶層の成長速度が低下する。従って、ＳｉＧｅ混晶層１９ａは、基板の表面（（００１）面）に垂直な方向にボトムアップで成長する。このことは、ＳｉＧｅ混晶層１９ｂとチャネル領域との間に位置する溝８の側面にはＳｉＧｅ混晶層１９ａがほとんど成長していないことを意味しており、ＳｉＧｅ混晶層１９ａによる応力の低下は皆無であるといえる。
このような第１の実施形態によれば、Ｇｅ濃度が低いＳｉＧｅ混晶層１９ａがシリコン基板１上にエピタキシャル成長しているため、これらの格子定数の相違に基づく転位はほとんど存在しない。このため、転位の存在に起因する圧縮歪の低下及びリーク電流の増加等の不具合が抑制される。仮に、溝８内に存在するＳｉＧｅ混晶層の全体のＧｅ濃度が低い場合には、チャネル領域に十分な歪を生じさせることができないが、本実施形態では、ＳｉＧｅ混晶層１９ａ上にＧｅ濃度が高いＳｉＧｅ混晶層１９ｂが存在しているため、十分な歪をチャネル領域に生じさせることができる。即ち、本実施形態では、キャリア（ホール）の輸送に重要なチャネル領域の最上部の側方に、ＳｉＧｅ混晶層１９ａではなくＳｉＧｅ混晶層１９ｂが位置しているため、高い移動度を確保することができる。
更に、本実施形態では、ＳｉＧｅ混晶層１９ａ及び１９ｂが、高濃度不純物拡散層７に形成された溝８内に埋め込まれている。即ち、ＳｉＧｅ混晶層１９ａ及び１９ｂの下部が高濃度不純物拡散層７に包み込まれている。このため、バンドギャップの小さいｐ型ＳｉＧｅ混晶層１９ａとｎ型シリコン基板１（ｎ型ウェル）とが直接接することはない。従って、Ｓｉ／ＳｉＧｅ界面のｐｎ接合におけるリーク電流の発生も抑制される。
なお、チャネル領域のエクステンション領域と接する部分には、ポケット領域が存在することが好ましい。ポケット領域は、例えば、低濃度不純物拡散層４を形成する前に、Ｓｂ等のｎ型不純物の斜めイオン注入を行うことにより形成することができる。
また、ＳｉＧｅ混晶層１９ａ中のＧｅ濃度ｘ1がＳｉＧｅ混晶層１９ａ中のＧｅ濃度ｙ1よりも低ければよく、これらの値は、上述の２０原子％未満、２０原子％以上に限定されない。以下の実施形態においてもＧｅ濃度は一例であり、Ｇｅ濃度の大小関係が満たされていればよい。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３Ａは、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
第２の実施形態では、溝８内にｐ型のＳｉＧｅ混晶層２９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層２９ｂがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層２９ａの最表面の溝８の底からの高さａ2は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層２９ｂの最表面の溝８の底からの高さｂ2は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層２９ａ中のＧｅ濃度は、溝８の底から離れるほど高くなっており、その最表面でｙ2となっている。また、ＳｉＧｅ混晶層２９ａ中のＧｅ濃度は、例えば全体として２０原子％未満となっており、Ｇｅ濃度ｙ2は、例えば２０原子％以上である。一方、ＳｉＧｅ混晶層２９ｂ中のＧｅ濃度はｙ2となっている。他の構造は、第１の実施形態と同様である。図３Ｂは、第２の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。
このような第２の実施形態によれば、Ｇｅ濃度の不連続箇所が存在しなくなるため、ヘテロ界面で発生する急峻な格子不整合がもたらす欠陥をより一層抑制することができる。
ここで、ｐ型のＳｉＧｅ混晶層２９ａ及び２９ｂを形成する具体的な方法について説明する。
先ず、第１の実施形態と同様に、図１Ｃに示すように、溝８を形成した後、シリコン基板１の表面に存在する自然酸化膜を除去する。次に、水素ガス及び不活性ガス（窒素ガス、アルゴンガス、ヘリウムガス等）が充填され、圧力が５Ｐａ〜１３３０Ｐａに保持された減圧ＣＶＤ装置内に、溝８等が形成されたシリコン基板１を導入し、水素雰囲気中で４００℃〜５５０℃まで基板温度を昇温する。そして、圧力：５Ｐａ〜１３３０Ｐａ、温度：４００℃〜５５０℃の条件下に最大で６０分間程度保持することにより、水素ベーキングを行う。その後、圧力及び温度を保持したまま、減圧ＣＶＤ装置内に、上記の水素ガス及び／又は不活性ガスに加えて、ＳｉＨ4、Ｂ2Ｈ6、ＨＣｌ及びＧｅＨ4の混合ガスを供給する。なお、ＳｉＨ4の分圧は１Ｐａ〜１０Ｐａの範囲内で、Ｂ2Ｈ6の分圧は１×１０-5Ｐａ〜１×１０-3の範囲内で、ＨＣｌの分圧は１Ｐａ〜１０Ｐａの範囲内で固定する。また、ＧｅＨ4の分圧は、ガス供給時間に比例させて０Ｐａから連続的に、０．１Ｐａ〜１０Ｐａの範囲内まで増加させる。このような分圧の制御により、ＳｉＧｅ混晶層２９ａが形成される。その後、ＧｅＨ4の分圧を固定したまま成膜を継続することにより、ＳｉＧｅ混晶層２９ｂが形成される。
このような供給ガスの分圧の制御は、マスフローコントローラーを用いて供給ガス流量を調整することにより、容易に行うことができる。従って、ＳｉＧｅ混晶層２９ａ及び２９ｂを積層する処理は、減圧ＣＶＤ装置の内部で連続して実行することができる。
ここで、第２の実施形態について本願発明者らが実際に行ったオン電流及びオフ電流の測定の結果について説明する。オン電流の測定に当たっては、Ｇｅ濃度ｙ2を相違させた３種類の試料を作製した。また、これらの比較対象として、ＳｉＧｅ混晶層２９ａを形成せずに、溝８内のＳｉＧｅ混晶層をすべてＳｉＧｅ混晶層２９ｂとした基準試料も作製した。一方、オフ電流の測定に当たっては、Ｇｅ濃度ｙ2を相違させた３種類の試料（ＳＲＡＭを構成するトランジスタ）を作製した。また、これらの比較対象として、ＳｉＧｅ混晶層２９ａを形成せずに、溝８内のＳｉＧｅ混晶層をすべてＳｉＧｅ混晶層２９ｂとした基準試料（ＳＲＡＭを構成するトランジスタ）も作製した。
オン電流の測定結果を図４Ａに示し、オフ電流の測定結果を図４Ｂに示す。なお、図４Ａの縦軸は、ＳｉＧｅ混晶層２９ｂ中のＧｅ濃度ｙ2が同一の試料及び基準試料の間での、基準試料のオン電流を基準としたときの試料のオン電流の比を示している。また、図４Ｂの縦軸は、ＳｉＧｅ混晶層２９ｂ中のＧｅ濃度ｙ2が同一の試料及び基準試料の間での、基準試料のオフ電流を基準としたときの試料のオフ電流の比を示している。
図４Ａ及び図４Ｂに示すように、Ｇｅ濃度ｙ2が高いほど、オン電流の比が高くなると共に、オフ電流が低減された。特に、この効果はＧｅ濃度ｙ2が２０以上の場合に顕著である。このことは、Ｇｅ濃度ｙ2が高いだけであれば転位等の結晶欠陥が生じやすいが、歪緩衝層（ＳｉＧｅ混晶層２９ａ）の存在により、転位の発生が抑制され、転位をパスとしたリーク電流が抑制され、ＳｉＧｅ混晶層がもたらす圧縮応力が損なわれることもないことを示している。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５Ａは、本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
第３の実施形態では、溝８内にｐ型のＳｉＧｅ混晶層３９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層３９ｂがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層３９ａの最表面の溝８の底からの高さａ3は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層３９ａ中のＧｅ濃度ｘ3は、例えば２０原子％以上であり、ＳｉＧｅ混晶層３９ｂ中のＧｅ濃度ｙ3は、例えば２０原子％未満である。他の構造は、第１の実施形態と同様である。図５Ｂは、第３の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。
このような第３の実施形態によれば、キャリア（ホール）の輸送に重要なチャネル領域の最上部の側方に、Ｇｅ濃度が高いＳｉＧｅ混晶層３９ａが位置しているため、高い移動度を確保することができる。また、Ｇｅ濃度が高いＳｉＧｅ混晶層３９ａとシリサイド層１０との間に、Ｇｅ濃度が低いＳｉＧｅ混晶層３９ｂが存在しているため、抵抗率が高いＮｉＳｉ2相が形成されにくい。従って、（１１１）面を有するスパイクも形成されにくくなり、このスパイクを起因とするリーク電流が抑制される。即ち、第３の実施形態によれば、シリサイド層１０におけるシート抵抗が低減されると共に、リーク電流が低減される。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層３９ｂの代わりに、Ｇｅが全く含まれていないＳｉ層を用いてもよい。
ここで、第３の実施形態について本願発明者らが実際に行ったシリサイド層１０のシート抵抗の測定の結果について説明する。この測定では、Ｇｅ濃度ｙ3を相違させた５種類の試料を作製した。
この結果を図６Ａに示す。図６Ａに示すように、Ｇｅ濃度ｙ3が高くなるほど、シート抵抗が増加した。特に、Ｇｅ濃度ｙ3が２０％以上の場合に、シート抵抗の増加が顕著であった。これは、Ｇｅ濃度ｙ3が２０％以上となると、ＮｉＳｉ相と比較して抵抗率が高いＮｉＳｉ2相が生じやすいことを示している。従って、ＳｉＧｅ混晶層３９ｂ中のＧｅ濃度ｙ3は、２０％以下にすることが好ましい。
次に、第３の実施形態について本願発明者らが実際に行ったオン−オフ特性についての検証の結果について説明する。この検証では、ＳｉＧｅ混晶層３９ａのＧｅ濃度ｙ3を２８％とし、ＳｉＧｅ混晶層３９ｂのＧｅ濃度ｘ3を２０％とした試料を作製し、そのオン電流及びオフ電流を測定した。また、この比較対象として、ＳｉＧｅ混晶層３９ｂを形成せずに、溝８内のＳｉＧｅ混晶層を、すべてＧｅ濃度が２８％のＳｉＧｅ混晶層３９ａとした比較試料も作製し、そのオン電流及びオフ電流を測定した。これらの結果を図６Ｂに示す。図６Ｂ中の○が第３の実施形態のオン−オフ特性を示し、●が比較試料のオン−オフ特性を示している。
図６Ｂに示すように、比較試料では、オフ電流が増大して良好なオン−オフ特性が得られなかった。これは、Ｇｅ濃度が２８％のＳｉＧｅ混晶層３９ａ上に、直接シリサイド層１０が形成されているためである。つまり、これは、ＮｉＳｉ2相がスパイク状に形成され、接合リーク電流が増大したのである。一方、第３の実施形態の試料では、オフ電流の増大が抑制されて良好なオン−オフ特性が得られた。このことは、正常なトランジスタの動作を確保できることを意味している。これは、ＳｉＧｅ混晶層３９ａ上にＧｅ濃度が２０％のＳｉＧｅ混晶層３９ｂが存在し、その上にシリサイド層１１が形成されているためである。
また、Ｇｅ濃度が１８〜２０原子％程度のＳｉＧｅ混晶層３９ａを５５０℃で約５０ｎｍの厚さに形成し、その後に７００℃の水素雰囲気中でアニールを行ったところ、図７Ａに示すように、ＳｉＧｅ混晶層３９ａの表面が粗くなった。表面粗さ（ＲＭＳ）は０．２６６ｎｍであった。一方、同様のＳｉＧｅ混晶層３９ａを形成し、更にＳｉＧｅ混晶層３９ｂの代わりにＳｉ層を約５ｎｍ以下程度の厚さに形成した後に、同様のアニールを行ったところ、図７Ｂに示すように、Ｓｉ層の表面は平滑なままであった。表面粗さ（ＲＭＳ）は０．０９０ｎｍであった。これらは、Ｓｉ層の存在により、ＳｉＧｅ混晶層３９ａの安定性が向上し、欠陥が発生しにくくなっていることを意味している。
図８Ａは、ＳｉＧｅ混晶中の欠陥の量とオン−オフ特性との関係を示すグラフであり、図８Ｂは、ＳｉＧｅ混晶中の欠陥の量とロールオフ特性との関係を示すグラフである。なお、図８Ａ及び図８Ｂ中の●は欠陥が少ない場合の特性を示し、□は欠陥が多い場合の特性を示している。図８Ａに示すように、ＳｉＧｅ混晶中の欠陥が多い場合には、チャネルにおける歪が緩和されてしまい、オン電流が低下してしまう。また、図８Ｂに示すように、ＳｉＧｅ混晶中の欠陥が多い場合には、異常拡散が助長されてしきい値の絶対値が低くなってしまう。これに対し、ＳｉＧｅ混晶中の欠陥を少なく抑えることができれば、良好なオン−オフ特性及びロールオフ特性を得ることができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図９Ａは、本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
第４の実施形態では、溝８内にｐ型のＳｉＧｅ混晶層４９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層４９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層４９ｂ上にｐ型のＳｉＧｅ混晶層４９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層４９ａの最表面の溝８の底からの高さａ4は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層４９ｂの最表面の溝８の底からの高さｂ4は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層４９ａ中のＧｅ濃度ｘ4は、例えば２０原子％未満であり、ＳｉＧｅ混晶層４９ｂ中のＧｅ濃度ｙ4は、例えば２０原子％以上であり、ＳｉＧｅ混晶層４９ｃ中のＧｅ濃度ｚ4は、例えば２０原子％未満である。他の構造は、第１の実施形態と同様である。図９Ｂは、第４の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。なお、図９Ｂでは、Ｇｅ濃度ｘ4及びｚ4を一致させているが、Ｇｅ濃度ｙ4より低ければ、これらが相違していてもよい。
このような第４の実施形態によれば、キャリア（ホール）の輸送に重要なチャネル領域の最上部の側方に、Ｇｅ濃度が高いＳｉＧｅ混晶層４９ｂが位置しているため、高い移動度を確保することができる。また、ＳｉＧｅ混晶層４９ａにより、第１の実施形態と同様に、転位の発生に基づく不具合を抑制することができる。更に、ＳｉＧｅ混晶層４９ｃにより、第３の実施形態と同様に、シリサイド層１０を安定して形成することができる。即ち、第１及び第３の実施形態の効果を得ることができる。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層４９ｃの代わりに、Ｇｅが全く含まれていないＳｉ層を用いてもよい。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図１０Ａは、本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。
第５の実施形態では、溝８内にｐ型のＳｉＧｅ混晶層５９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層５９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層５９ｂ上にｐ型のＳｉＧｅ混晶層５９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層５９ａの最表面の溝８の底からの高さａ5は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層５９ｂの最表面の溝８の底からの高さｂ5は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層５９ａ中のＧｅ濃度は、溝８の底から離れるほど高くなっており、その最表面でｙ5となっている。また、ＳｉＧｅ混晶層５９ａ中のＧｅ濃度は、例えば全体として２０原子％未満となっており、Ｇｅ濃度ｙ5は、例えば２０原子％以上である。また、ＳｉＧｅ混晶層５９ｃ中のＧｅ濃度ｚ5は、例えば２０原子％未満である。他の構造は、第１の実施形態と同様である。図１０Ｂは、第５の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。
このような第５の実施形態によれば、第２及び第３の実施形態の効果を得ることができる。
ここで、第５の実施形態について本願発明者らが実際に行ったオン−オフ特性についての検証の結果について説明する。この検証では、ＳｉＧｅ混晶層５９ｂのＧｅ濃度ｙ5を２８％とし、ＳｉＧｅ混晶層５９ｃのＧｅ濃度ｚ5を２０％とした試料を作製し、そのオン電流及びオフ電流を測定した。この結果を図１１に示す。図１１には、第３の実施形態についての検証と同様に、比較試料の結果も併せて示す。図１１中の○が第５の実施形態のオン−オフ特性を示し、●が比較試料のオン−オフ特性を示している。
図１１に示すように、第５の実施形態の試料でも、第３の実施形態の試料と同様に、比較試料と比較して、オフ電流の増大が抑制されて良好なオン−オフ特性が得られた。更に、第３の実施形態の試料よりも、更に良好なオン−オフ特性が得られた。これは、ＳｉＧｅ混晶層５９ａにより転位の発生が抑制されたためである。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層５９ｃの代わりに、Ｇｅが全く含まれていないＳｉ層を用いてもよい。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図１２Ａは、本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。
第６の実施形態では、高濃度不純物拡散層７内に、溝８の代わりに溝６８が形成されている。溝６８のチャネル領域側の側面は＜１１１＞面となっている。このような溝６８は、溝８を形成した後に、ＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）等の有機アルカリ溶液を用いたウェットエッチングを行うことにより、自己整合的に形成することができる。また、ＣＶＤ酸化膜５の側面が後退している。このような側面の後退は、溝６８を形成した後に、過大なＨＦ処理を行うことにより実現することができる。なお、ウェットエッチングにより溝６８を形成する場合には、溝８の側面に存在するドライエッチング及びイオン注入による物理的なダメージ層を除去することができると共に、平坦性を大きく向上させることができる。
そして、溝６８内にｐ型のＳｉＧｅ混晶層６９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層６９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層６９ｂ上にｐ型のＳｉＧｅ混晶層６９ｃがエピタキシャル成長法により形成されている。ＳｉＧｅ混晶層６９ａ乃至６９ｃの形成に当たっては、例えば電気的な活性化率が非常に高いＢがｐ型不純物として導入される。なお、ＳｉＧｅ混晶層６９ａの最表面の溝８の底からの高さａ6は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層６９ｂの最表面の溝８の底からの高さｂ6は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層６９ａ中のＧｅ濃度は、溝８の底から離れるほど高くなっており、その最表面でｙ6となっている。また、ＳｉＧｅ混晶層６９ａ中のＧｅ濃度は、例えば全体として２０原子％未満となっており、Ｇｅ濃度ｙ6は、例えば２０原子％以上である。また、ＳｉＧｅ混晶層６９ｃ中のＧｅ濃度ｚ6は、例えば２０原子％未満である。更に、本実施形態では、ＣＶＤ酸化膜５の側面が後退した部分に、ＳｉＧｅ混晶層６９ａが形成されている。他の構造は、第１の実施形態と同様である。図１２Ｂは、第６の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。
このような第６の実施形態によれば、第５の実施形態と同様の効果が得られる。また、サイドウォール絶縁膜５とソース・ドレイン領域との間に、ｐ型不純物（例えばＢ）が導入されたＳｉＧｅ混晶層６９ａが存在しており、この部分の抵抗率が低いため、エクステンション領域の寄生抵抗が低い。また、エクステンション領域よりも上方に位置しているため、ロールオフの劣化を起こさずに電流駆動能力を高めることもできる。
更に、ＳｉＧｅ混晶層の成長方向の制御がより一層容易になるという効果も得られる。ＳｉＨ4を原料ガスとしてＳｉＧｅ混晶層の成長を４００℃〜５５０℃程度の比較的低い温度で行う場合、成長面における水素の脱離がエピタキシャル成長を律速する。また、＜１１１＞面では水素の脱離が（００１）面と比較して遅く、これらの２種類の面の間では、成長速度に数倍の差がある。従って、ＳｉＨ4を含む混合ガスを用いて減圧ＣＶＤ法によりＳｉＧｅ混晶層を形成する場合に、溝６８の底面（（００１）面）からの成長と比較して、側面（＜１１１＞）面から成長が非常に小さくなる。従って、第１乃至第５の実施形態と比較して、より一層容易に、エピタキシャル成長をボトムアップで制御することができるようになる。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層６９ｃの代わりに、Ｇｅが全く含まれていないＳｉ層を用いてもよい。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。第３の実施形態では、Ｇｅ濃度が高いＳｉＧｅ混晶層３９ａ上にＧｅ濃度が低いＳｉＧｅ混晶層３９ｂを形成しているが、Ｇｅ濃度が低くなるほど、ＳｉＧｅ混晶層のエピタキシャル成長の速度が低下する。第７の実施形態は、第３の実施形態と同様の構造を、より短い時間で得るための方法である。図１３Ａは、本発明の第７の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１３Ｂは、第７の実施形態におけるＳｉＧｅ混晶層の成長温度及びＧｅ濃度の変化を示すタイミングチャートである。
第７の実施形態では、先ず、第１の実施形態と同様にして、溝８の形成までの処理を行う。次いで、溝８内にｐ型のＳｉＧｅ混晶層７９ａをエピタキシャル成長法により形成した後、図１３Ａに示すように、その上に厚さが、例えば１ｎｍ〜２ｎｍ程度のＳｉＧｅ混晶層７９ｂをエピタキシャル成長法により形成する。続いて、ＳｉＧｅ混晶層７９ｂ上に厚さが、例えば２０ｎｍ〜３０ｎｍ程度のＳｉＧｅ混晶層７９ｃを形成する。その後、第１の実施形態と同様にして、シリサイド層１０及び１１の形成等を行う。
なお、ＳｉＧｅ混晶層７９ａの最表面の溝８の底からの高さは、第３の実施形態のＳｉＧｅ混晶層３９ａと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。また、ＳｉＧｅ混晶層７９ａ中のＧｅ濃度は、例えば２０原子％以上とし、ＳｉＧｅ混晶層７９ｂ及び７９ｃ中のＧｅ濃度は、例えば２０原子％未満とする。更に、ＳｉＧｅ混晶層７９ｂの成長温度は、ＳｉＧｅ混晶層７９ａの成長温度と同一か、又はそれ未満とする。また、ＳｉＧｅ混晶層７９ｃの成長温度は、ＳｉＧｅ混晶層７９ａ及び７９ｂのいずれの成長温度よりも高くする。例えば、ＳｉＧｅ混晶層７９ａ及び７９ｂの成長温度を４００℃〜５５０℃程度とし、ＳｉＧｅ混晶層７９ｃの成長温度を５００℃〜７００℃とする。
このような第７の実施形態によれば、ＳｉＧｅ混晶層７９ｃをＳｉＧｅ混晶層７９ａ及び７９ｂの成長温度よりも高くしているので、Ｇｅ濃度の低下に伴い成長速度の低下を補って、生産性を高く維持することができる。なお、Ｇｅ濃度が低いＳｉＧｅ混晶層７９ｃを高い温度でＳｉＧｅ混晶層７９ａ上に直接形成する場合には、ＳｉＧｅ混晶層７９ａ及び７９ｃ中の結晶格子が不安定になって、多くの欠陥が発生することがある。このような欠陥は、リーク電流の増大及びチャネルへの応力の低下を導く。しかしながら、本実施形態では、ＳｉＧｅ混晶層７９ｃの形成前に、薄く、Ｇｅ濃度が低いＳｉＧｅ混晶層７９ｂをＳｉＧｅ混晶層７９ａ上に形成しているため、ＳｉＧｅ混晶層７９ｂが緩衝層として作用し、上述のような不具合が未然に回避される。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層７９ｂ及び７９ｃの代わりに、Ｇｅが全く含まれていない２つのＳｉ層を用いてもよい。
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。第４の実施形態では、Ｇｅ濃度が高いＳｉＧｅ混晶層４９ｂ上にＧｅ濃度が低いＳｉＧｅ混晶層４９ｃを形成しているが、上述のように、Ｇｅ濃度が低くなるほど、ＳｉＧｅ混晶層のエピタキシャル成長の速度が低下する。第８の実施形態は、第４の実施形態と同様の構造を、より短い時間で得るための方法である。図１４は、本発明の第８の実施形態に係る半導体装置の製造方法を示す断面図である。
第８の実施形態では、先ず、第１の実施形態と同様にして、溝８の形成までの処理を行う。次いで、図１４に示すように、溝８内にｐ型のＳｉＧｅ混晶層８９ａをエピタキシャル成長法により形成し、その上にｐ型のＳｉＧｅ混晶層８９ｂをエピタキシャル成長法により形成する。更に、ＳｉＧｅ混晶層８９ｂ上に厚さが、例えば１ｎｍ〜２ｎｍ程度のＳｉＧｅ混晶層８９ｃをエピタキシャル成長法により形成し、その上に厚さが、例えば２０ｎｍ〜３０ｎｍ程度のＳｉＧｅ混晶層８９ｄを形成する。その後、第１の実施形態と同様にして、シリサイド層１０及び１１の形成等を行う。
なお、ＳｉＧｅ混晶層８９ａの最表面の溝８の底からの高さは、第４の実施形態のＳｉＧｅ混晶層４９ａと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも低くする。また、ＳｉＧｅ混晶層８９ｂの最表面の溝８の底からの高さは、第４の実施形態のＳｉＧｅ混晶層４９ｂと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。また、ＳｉＧｅ混晶層８９ａ中のＧｅ濃度は、例えば２０原子％未満とし、ＳｉＧｅ混晶層８９ｂ中のＧｅ濃度は、例えば２０原子％以上とし、ＳｉＧｅ混晶層８９ｃ及び８９ｄ中のＧｅ濃度は、例えば２０原子％未満とする。更に、ＳｉＧｅ混晶層８９ｃの成長温度は、ＳｉＧｅ混晶層８９ｂの成長温度と同一か、又はそれ未満とする。また、ＳｉＧｅ混晶層８９ｄの成長温度は、ＳｉＧｅ混晶層８９ｂ及び８９ｃのいずれの成長温度よりも高くする。例えば、ＳｉＧｅ混晶層８９ｂ及び８９ｃの成長温度を４００℃〜５５０℃程度とし、ＳｉＧｅ混晶層８９ｄの成長温度を５００℃〜７００℃とする。
このような第８の実施形態によれば、第４の実施形態の効果及び第７の実施形態の効果を同時に得ることができる。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層８９ｃ及び８９ｄの代わりに、Ｇｅが全く含まれていない２つのＳｉ層を用いてもよい。
また、第７及び第８の実施形態のように、Ｇｅ濃度が低いＳｉＧｅ混晶層を、低温度で第１層目を薄く形成した後に、高温度で第２層目を形成する方法は、第５及び第６の実施形態にも有効である。
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。図１５Ａ乃至図１５Ｇは、本発明の第９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
本実施形態では、先ず、図１５Ａに示すように、例えば表面が（００１）面のｎ型シリコン基板１上に、例えば厚さが１．２ｎｍ程度のゲート絶縁膜２を形成する。次に、ゲート絶縁膜２上にｐ型不純物が導入された多結晶シリコンからなるゲート電極３を形成する。次いで、全面に、ＣＶＤ法により酸化膜を形成し、更に絶縁膜を形成し、これらをエッチバックすることにより、ＣＶＤ酸化膜５及びサイドウォール絶縁膜６を形成する。ＣＶＤ酸化膜５は、シリコン基板１０１の表面の一部及びゲート電極１０３の側面を覆う。
その後、図１５Ｂに示すように、サイドウォール絶縁膜６と整合する溝（トレンチ）８を形成する。
続いて、エピタキシャル成長法により、図１５Ｃに示すように、溝８内に、ｐ型のＳｉＧｅ混晶層９９ａを形成する。このとき、ＳｉＧｅ混晶層９９ａの最表面の溝８の底からの高さは、第１の実施形態のＳｉＧｅ混晶層１９ａと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも低くする。また、ＳｉＧｅ混晶層９９ａ中のＧｅ濃度は、例えば２０原子％未満とする。
次に、エピタキシャル成長法により、図１５Ｄに示すように、ＳｉＧｅ混晶層９９ａ上に、ｐ型のＳｉＧｅ混晶層９９ｂを形成する。このとき、ＳｉＧｅ混晶層９９ｂの最表面の溝８の底からの高さは、第１の実施形態のＳｉＧｅ混晶層１９ｂと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。また、ＳｉＧｅ混晶層９９ｂ中のＧｅ濃度は、例えば２０原子％以上とする。
次いで、ウェットエッチングにより、図１５Ｅに示すように、サイドウォール絶縁膜６及びＣＶＤ酸化膜５を除去する。この処理では、例えばリン酸水溶液、フッ酸水溶液等を用いる。
その後、図１５Ｆに示すように、ゲート電極３をマスクとして、ｐ型不純物のイオン注入を行うことにより、ゲート電極３の両脇において、シリコン基板１の表面に低濃度不純物拡散層４を形成する。続いて、全面に、ＣＶＤ法により酸化膜を形成し、これをエッチバックすることにより、サイドウォール絶縁膜９６を形成する。次に、ゲート電極３及びサイドウォール絶縁膜９６をマスクとして、ｐ型不純物のイオン注入を行うことにより、低濃度不純物拡散層４の一部と重畳する高濃度不純物拡散層７を形成する。
次いで、図１５Ｇに示すように、全面にＮｉ層等を形成し、熱処理を行うことにより、ＳｉＧｅ混晶層９９ｂ上にシリサイド層１０を形成すると共に、ゲート電極３上にシリサイド層１１を形成する。その後、層間絶縁膜及び配線等を形成して半導体装置を完成させる。
このような第９の実施形態では、ＳｉＧｅ混晶層９９ａ及び９９ｂを形成した後に、不純物拡散層４及び７を形成しているので、ＳｉＧｅ混晶層９９ａ及び９９ｂの形成時に、不純物の不必要な拡散は生じない。従って、ＳｉＧｅ混晶層９９ａ及び９９ｂの成長温度を第１の実施形態のものよりも高くしても、不純物の拡散に伴う性能の低下は生じない。このような性能の低下は、ゲート長が短くなると顕著になる。例えば、第１の実施形態では、ＳｉＧｅ混晶層１９ａ及び１９ｂの成長温度を４００℃〜５５０℃程度とするのに対して、第９の実施形態では、ＳｉＧｅ混晶層９９ａ及び９９ｂの成長温度を５００℃〜８００℃程度とすることができる。
（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。第１０の実施形態は、第７の実施形態に、第９の実施形態の順序を適用した方法である。図１６は、本発明の第１０の実施形態に係る半導体装置の製造方法を示す断面図である。
第１０の実施形態では、先ず、第９の実施形態と同様にして、溝８の形成までの処理を行う。次いで、溝８内にｐ型のＳｉＧｅ混晶層１０９ａをエピタキシャル成長法により形成した後、図１６に示すように、その上に厚さが、例えば１ｎｍ〜２ｎｍ程度のＳｉＧｅ混晶層１０９ｂをエピタキシャル成長法により形成する。続いて、ＳｉＧｅ混晶層１０９ｂ上に厚さが、例えば２０ｎｍ〜３０ｎｍ程度のＳｉＧｅ混晶層１０９ｃを形成する。その後、第９の実施形態と同様にして、低濃度不純物拡散層４、サイドウォール絶縁膜９６及び高濃度不純物拡散層５の形成等を行う。
なお、ＳｉＧｅ混晶層１０９ａの最表面の溝８の底からの高さは、第７の実施形態のＳｉＧｅ混晶層７９ａと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。また、ＳｉＧｅ混晶層１０９ａ中のＧｅ濃度は、例えば２０原子％以上とし、ＳｉＧｅ混晶層１０９ｂ及び１０９ｃ中のＧｅ濃度は、例えば２０原子％未満とする。更に、ＳｉＧｅ混晶層１０９ｂの成長温度は、ＳｉＧｅ混晶層１０９ａの成長温度と同一か、又はそれ未満とする。また、ＳｉＧｅ混晶層１０９ｃの成長温度は、ＳｉＧｅ混晶層１０９ａ及び１０９ｂのいずれの成長温度よりも高くする。例えば、ＳｉＧｅ混晶層１０９ａ及び１０９ｂの成長温度を５００℃〜８００℃程度とし、ＳｉＧｅ混晶層１０９ｃの成長温度を６００℃〜８５０℃とする。
このような第１０の実施形態によれば、第７の実施形態の効果及び第１０の実施形態の効果を同時に得ることができる。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層１０９ｂ及び１０９ｃの代わりに、Ｇｅが全く含まれていない２つのＳｉ層を用いてもよい。
（第１１の実施形態）
次に、本発明の第１１の実施形態について説明する。第１１の実施形態は、第８の実施形態に、第９の実施形態の順序を適用した方法である。図１７は、本発明の第１１の実施形態に係る半導体装置の製造方法を示す断面図である。
第１１の実施形態では、先ず、第９の実施形態と同様にして、溝８の形成までの処理を行う。次いで、図１７に示すように、溝８内にｐ型のＳｉＧｅ混晶層１１９ａをエピタキシャル成長法により形成し、その上にｐ型のＳｉＧｅ混晶層１１９ｂをエピタキシャル成長法により形成する。更に、ＳｉＧｅ混晶層１１９ｂ上に厚さが、例えば１ｎｍ〜２ｎｍ程度のＳｉＧｅ混晶層１１９ｃをエピタキシャル成長法により形成し、その上に厚さが、例えば２０ｎｍ〜３０ｎｍ程度のＳｉＧｅ混晶層１１９ｄを形成する。その後、第９の実施形態と同様にして、低濃度不純物拡散層４、サイドウォール絶縁膜９６及び高濃度不純物拡散層５の形成等を行う。
なお、ＳｉＧｅ混晶層１１９ａの最表面の溝８の底からの高さは、第８の実施形態のＳｉＧｅ混晶層８９ａと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも低くする。また、ＳｉＧｅ混晶層１１９ｂの最表面の溝８の底からの高さは、第８の実施形態のＳｉＧｅ混晶層８９ｂと同様に、シリコン基板１の表面を基準としたときの溝８の深さよりも高くする。また、ＳｉＧｅ混晶層１１９ａ中のＧｅ濃度は、例えば２０原子％未満とし、ＳｉＧｅ混晶層１１９ｂ中のＧｅ濃度は、例えば２０原子％以上とし、ＳｉＧｅ混晶層１１９ｃ及び１１９ｄ中のＧｅ濃度は、例えば２０原子％未満とする。更に、ＳｉＧｅ混晶層１１９ｃの成長温度は、ＳｉＧｅ混晶層１１９ｂの成長温度と同一か、又はそれ未満とする。また、ＳｉＧｅ混晶層１１９ｄの成長温度は、ＳｉＧｅ混晶層１１９ｂ及び１１９ｃのいずれの成長温度よりも高くする。例えば、ＳｉＧｅ混晶層１１９ｂ及び１１９ｃの成長温度を５００℃〜８００℃程度とし、ＳｉＧｅ混晶層１１９ｄの成長温度を６００℃〜８５０℃とする。
このような第１１の実施形態によれば、第８の実施形態の効果及び第１０の実施形態の効果を同時に得ることができる。
なお、Ｇｅ濃度が低いＳｉＧｅ混晶層１１９ｂ及び１１９ｄの代わりに、Ｇｅが全く含まれていない２つのＳｉ層を用いてもよい。
また、第９〜第１１の実施形態のように、半導体層を形成した後に不純物拡散層を形成する方法は、第２〜第６の実施形態にも有効である。
なお、ＳｉＧｅ混晶層中のＧｅ濃度は、高歪層（ＳｉＧｅ混晶層１９ｂ、３９ａ等）において４０原子％以下とすることが好ましい。これは、Ｇｅ濃度が４０原子％を超えると、４００〜５５０℃程度の成長温度において、臨界膜厚が２０ｎｍ程度以下となり、転位が発生しやすくなるためである。
また、これまでの実施形態では、ｐチャネルＭＯＳトランジスタについてのみ説明しているが、ｎチャネルＭＯＳトランジスタもｐチャネルＭＯＳトランジスタと並行して、素子分離領域によってｐチャネルＭＯＳトランジスタから分離された素子活性領域内に形成することが好ましい。
また、ｎチャネルＭＯＳトランジスタとして歪シリコントランジスタを形成することも可能である。この場合には、溝内に、炭素（Ｃ）が導入されたＳｉ層を形成すればよい。Ｃの格子定数はＳｉのそれよりも低いので、ＳｉＧｅ層を形成した場合に対して逆方向の応力及び歪が生じることになる。また、ｎチャネルＭＯＳトランジスタでは、キャリアが電子である。従って、ｐチャネルＭＯＳトランジスタと同様に、キャリアの移動度が向上する。そして、このようなｎチャネルＭＯＳトランジスタに、ｐチャネルＭＯＳトランジスタについての第１乃至第６の実施形態と同様の構造及び製造方法を採用することにより、従来技術と比して極めて良好な特性を得ることができる。
なお、ｎチャネルＭＯＳトランジスタを形成する場合には、Ｃ濃度を、低歪層（ＳｉＧｅ混晶層１９ａ、３９ｂ等に相当する層）では、１原子％未満とすることが好ましい。また、高歪層（ＳｉＧｅ混晶層１９ｂ、３９ａ等に相当する層）では、Ｃ濃度を１原子％以上とすることが好ましい。また、Ｃ濃度が２原子％を超えると、Ｃ原子がＳｉ結晶の格子間の位置に入りやすくなり、結晶欠陥を誘起しやすくなる。このため、高歪層におけるＣ濃度は２原子％以下とすることが好ましい。更に、ｎ型不純物としては、例えばリン（Ｐ）又は砒素（Ａｓ）を用いることができ、このドーピング量は、例えば１×１０19〜１×１０20ｃｍ-3程度とする。
なお、特許文献１の図１、図２及びこれらの関連箇所に、エレベイテッドソース・ドレイン構造のトランジスタの形成に当たり、他のトランジスタのチャネル用の膜の形成と同時に１ｎｍ〜１０ｎｍのＳｉ膜をＳｉＧｅ層上に形成することが開示されている。しかし、このＳｉ膜は、前記他のトランジスタがあるからこそ偶然に形成されているに過ぎない。また、エレベイテッドソース・ドレイン構造のトランジスタというだけでは、チャネルに歪を生じさせることはできず、本願発明とは前提が相違している。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、
各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域と、
前記第１の領域よりも前記溝の底側に位置し、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域と、
を有することを特徴とする半導体装置。
（付記２）
前記第１の領域の格子定数は、前記半導体層の内部で最大となっていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の領域は、Ｇｅ濃度が前記溝の底から離間するに従って上昇するＳｉＧｅから構成され、
前記第１の領域は、Ｇｅ濃度が前記第２の領域の最表面におけるＧｅ濃度と一致するＳｉＧｅから構成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１の領域中のＧｅ濃度は２０原子％以上であり、
前記第２の領域中のＧｅ濃度は２０原子％未満であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記半導体層は、前記第１の領域よりも上方に位置し、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第３の領域を有し、
前記第３の領域上にシリサイド層が形成されていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第３の領域は、Ｓｉから構成されているか、又はＧｅ濃度が２０原子％未満のＳｉＧｅから構成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、
各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、
前記半導体層上に形成されたシリサイド層と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域と、
前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域と、
を有することを特徴とする半導体装置。
（付記８）
前記第４の領域の格子定数は、前記半導体層の内部で最大となっていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記第４の領域は、Ｇｅ濃度が２０原子％以上のＳｉＧｅから構成され、
前記第５の領域は、Ｓｉから構成されているか、又はＧｅ濃度が２０原子％未満のＳｉＧｅから構成されていることを特徴とする付記７又は８に記載の半導体装置。
（付記１０）
前記溝の側面は、＜１１１＞面であることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
第１導電型はｐ型であり、
第２導電型はｎ型であり、
前記半導体層は、ＳｉＧｅ層を含むことを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
（付記１２）
第１導電型はｎ型であり、
第２導電型はｐ型であり、
前記半導体層は、炭素が導入されたＳｉ層を含むことを特徴とする付記１又は７に記載の半導体装置。
（付記１３）
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する工程と、
前記不純物拡散層の表面に溝を形成する工程と、
前記溝の底から第１導電型の半導体層をエピタキシャル成長させる工程と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層をエピタキシャル成長させる工程は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域を形成する工程と、
前記第１の領域を形成する前に、前記第１の領域よりも前記溝の底側に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の溝を形成する工程と、
前記２個の溝の底から、夫々第１導電型の半導体層をエピタキシャル成長させる工程と、
前記シリコン基板の前記２個の溝の周辺領域に、夫々第１導電型の不純物拡散層を形成する工程と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層をエピタキシャル成長させる工程は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域を形成する工程と、
前記第１の領域を形成する前に、前記第１の領域よりも前記溝の底側に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記第２の領域を、Ｇｅ濃度が前記溝の底から離間するに従って上昇するＳｉＧｅから構成し、
前記第１の領域を、Ｇｅ濃度が前記第２の領域の最表面におけるＧｅ濃度と一致するＳｉＧｅから構成することを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の領域中のＧｅ濃度を２０原子％以上とし、
前記第２の領域中のＧｅ濃度を２０原子％未満とすることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）
前記半導体層をエピタキシャル成長させる工程は、前記第１の領域の上方に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第３の領域を形成する工程を有し、
前記第３の領域上にシリサイド層を形成する工程を更に有することを特徴とする付記１３乃至１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記第３の領域として、Ｓｉから構成される領域、又はＧｅ濃度が２０原子％未満のＳｉＧｅから構成される領域を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記第３の領域を形成する工程は、
第１の温度で下部領域をエピタキシャル成長させる工程と、
前記第１の温度よりも高い第２の温度で前記下部領域上に上部領域をエピタキシャル成長させる工程と、
を有することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。
（付記２０）
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する工程と、
前記不純物拡散層の表面に溝を形成する工程と、
前記溝の底から第１導電型の半導体層をエピタキシャル成長させる工程と、
前記半導体層上にシリサイド層を形成する工程と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層をエピタキシャル成長させる工程は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域を形成する工程と、
前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２１）
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の溝を形成する工程と、
前記２個の溝の底から、夫々第１導電型の半導体層をエピタキシャル成長させる工程と、
前記シリコン基板の前記２個の溝の周辺領域に、夫々第１導電型の不純物拡散層を形成する工程と、
を有し、
前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
前記半導体層をエピタキシャル成長させる工程は、
前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域を形成する工程と、
前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２２）
前記第４の領域を、Ｇｅ濃度が２０原子％以上のＳｉＧｅから構成し、
前記第５の領域として、Ｓｉから構成される領域、又はＧｅ濃度が２０原子％未満のＳｉＧｅから構成される領域を形成することを特徴とする付記２０又は２１に記載の半導体装置の製造方法。
（付記２３）
前記第５の領域を形成する工程は、
第１の温度で下部領域をエピタキシャル成長させる工程と、
前記第１の温度よりも高い第２の温度で前記下部領域上に上部領域をエピタキシャル成長させる工程と、
を有することを特徴とする付記２０乃至２２のいずれか１項に記載の半導体装置の製造方法。
本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図１Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。 第１の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 第２の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 オン電流の測定結果を示すグラフである。 オフ電流の測定結果を示すグラフである。 本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。 第３の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 シート抵抗の測定結果を示すグラフである。 第３の実施形態のオン−オフ特性を示すグラフである。 粗い半導体層の表面を示す顕微鏡写真である。 平滑な半導体層の表面を示す顕微鏡写真である。 ＳｉＧｅ混晶中の欠陥の量とオン−オフ特性との関係を示すグラフである。 ＳｉＧｅ混晶中の欠陥の量とロールオフ特性との関係を示すグラフである。 本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。 第４の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。 第５の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 第５の実施形態のオン−オフ特性を示すグラフである。 本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。 第６の実施形態におけるＳｉＧｅ混晶層中のＧｅ濃度を示すグラフである。 本発明の第７の実施形態に係る半導体装置の製造方法を示す断面図である。 第７の実施形態におけるＳｉＧｅ混晶層の成長温度及びＧｅ濃度の変化を示すタイミングチャートである。 本発明の第８の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第９の実施形態に係る半導体装置の製造方法を示す断面図である。 図１５Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１５Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１５Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１５Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１５Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図１５Ｆに引き続き、半導体装置の製造方法を示す断面図である。 本発明の第１０の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第１１の実施形態に係る半導体装置の製造方法を示す断面図である。 従来の歪シリコントランジスタの構造を示す断面図である。
符号の説明
１：シリコン基板
２：ゲート絶縁膜
３：ゲート電極
４：低濃度不純物拡散層
５：ＣＶＤ酸化膜
６、９６：サイドウォール絶縁膜
７：高濃度不純物拡散層
８、６８：溝
１０、１１：シリサイド層
１９ａ、１９ｂ、２９ａ、２９ｂ、３９ａ、３９ｂ、４９ａ〜４９ｃ、５９ａ〜５９ｃ、６９ａ〜６９ｃ、７９ａ〜７９ｃ、８９ａ〜８９ｄ、９９ａ、９９ｂ、１０９ａ〜１０９ｃ、１１９ａ〜１１９ｄ：ＳｉＧｅ混晶層

Claims (10)

  1. シリコン基板と、
    前記シリコン基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、
    各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域と、
    前記第１の領域よりも前記溝の底側に位置し、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域と、
    を有することを特徴とする半導体装置。
  2. 前記半導体層は、前記第１の領域よりも上方に位置し、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第３の領域を有し、
    前記第３の領域上にシリサイド層が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. シリコン基板と、
    前記シリコン基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記シリコン基板の表面に形成され、平面視で前記ゲート電極を挟み、その表面に溝が形成された２個の第１導電型の不純物拡散層と、
    各々が前記溝の底からエピタキシャル成長した２個の第１導電型の半導体層と、
    前記半導体層上に形成されたシリサイド層と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域と、
    前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域と、
    を有することを特徴とする半導体装置。
  4. シリコン基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する工程と、
    前記不純物拡散層の表面に溝を形成する工程と、
    前記溝の底から第１導電型の半導体層をエピタキシャル成長させる工程と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層をエピタキシャル成長させる工程は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域を形成する工程と、
    前記第１の領域を形成する前に、前記第１の領域よりも前記溝の底側に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. シリコン基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の溝を形成する工程と、
    前記２個の溝の底から、夫々第１導電型の半導体層をエピタキシャル成長させる工程と、
    前記シリコン基板の前記２個の溝の周辺領域に、夫々第１導電型の不純物拡散層を形成する工程と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層をエピタキシャル成長させる工程は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第１の領域を形成する工程と、
    前記第１の領域を形成する前に、前記第１の領域よりも前記溝の底側に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第２の領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記半導体層をエピタキシャル成長させる工程は、前記第１の領域の上方に、その格子定数が前記第１の領域のものよりもシリコンの格子定数に近い第３の領域を形成する工程を有し、
    前記第３の領域上にシリサイド層を形成する工程を更に有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記第３の領域を形成する工程は、
    第１の温度で下部領域をエピタキシャル成長させる工程と、
    前記第１の温度よりも高い第２の温度で前記下部領域上に上部領域をエピタキシャル成長させる工程と、
    を有することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. シリコン基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の第１導電型の不純物拡散層を形成する工程と、
    前記不純物拡散層の表面に溝を形成する工程と、
    前記溝の底から第１導電型の半導体層をエピタキシャル成長させる工程と、
    前記半導体層上にシリサイド層を形成する工程と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層をエピタキシャル成長させる工程は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域を形成する工程と、
    前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. シリコン基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記シリコン基板の表面に、平面視で前記ゲート電極を挟む２個の溝を形成する工程と、
    前記２個の溝の底から、夫々第１導電型の半導体層をエピタキシャル成長させる工程と、
    前記シリコン基板の前記２個の溝の周辺領域に、夫々第１導電型の不純物拡散層を形成する工程と、
    を有し、
    前記シリコン基板の前記ゲート絶縁膜の直下の領域の導電型は、第２導電型であり、
    前記半導体層をエピタキシャル成長させる工程は、
    前記シリコン基板と前記ゲート絶縁膜との界面と同一の面内又は該面よりも下方に位置する部分を含む第４の領域を形成する工程と、
    前記シリサイド層と接すると共に、その格子定数が前記第４の領域のものよりもシリコンの格子定数に近い第５の領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記第５の領域を形成する工程は、
    第１の温度で下部領域をエピタキシャル成長させる工程と、
    前記第１の温度よりも高い第２の温度で前記下部領域上に上部領域をエピタキシャル成長させる工程と、
    を有することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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