JP2008034057A - 半導体記憶装置 - Google Patents

Abstract

【課題】 可変抵抗素子と選択トランジスタを備えたメモリセルに対する読み出し動作を同一メモリセルに対して繰り返し実行した場合の記憶データ消失の可能性を大幅に低減する。
【解決手段】 メモリセルアレイ２０から１または複数のメモリセル１０を選択して、記憶情報の書き込み、消去、読み出しの各動作を行うために、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの夫々に対して所定の電圧を印加する電圧印加回路が、読み出し動作時に選択メモリセルの可変抵抗素子１１の両端間に印加される電圧極性が、書き込み及び消去動作時に可変抵抗素子１１の両端間に印加される各電圧の絶対値の大きい方の動作における電圧極性と同極性となるように、選択メモリセルに接続するビット線とソース線間に電圧を印加する。
【選択図】 図１

Description

本発明は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に関する。

フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能等の理由による。

また、近年新しい材料を用いた不揮発性半導体記憶装置が幾つか提案されており、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）はその有望な候補の一つである。ＲＲＡＭは読み出し電流よりも大きな電流を流すことで抵抗が変化する可変抵抗素子を用いてメモリ機能を実現しているもので、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。

下記の特許文献１では、ＲＲＡＭの一例として、可変抵抗素子を備えた不揮発性メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置が開示されている。

ＲＲＡＭで用いられるメモリセルとして、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソース（またはドレイン）を接続した構成のものがあり、メモリセルアレイ内において、可変抵抗素子の他端側と選択トランジスタのドレイン（またはソース）の何れか一方が列方向に沿って共通のビット線に接続し、その他方がソース線に共通に接続し、選択トランジスタのゲートが行方向に沿って共通のワード線に接続している。斯かる構成において、メモリセルアレイに接続するワード線、ビット線、及び、ソース線に夫々所定の印加条件で電圧を印加することで、メモリセルの記憶情報の書き換え動作及び読み出し動作を実現している。

例えば、特許文献１では、図２３に示すメモリセル及びメモリセルアレイ構成が採用されている。具体的には、図２３に示すように、可変抵抗素子１１の一端側と選択トランジスタ１２のソースが接続してメモリセル１０が構成され、可変抵抗素子１１の他端側がソース線ＳＬ１、ＳＬ２に、選択トランジスタ１２のドレインがビット線ＢＬ１〜ＢＬ４に接続している。従って、特許文献１では、メモリセルが可変抵抗素子と選択トランジスタの直列回路で形成されているため、非選択行のメモリセルについては選択トランジスタがオフ（非導通）となり、選択メモリセル以外の可変抵抗素子を通過する電流経路を遮断でき、読み出し動作時に同一ビット線に接続する非選択メモリセルの影響によって選択メモリセルが正しく読み出せないという問題が回避される。更に、ビット線と可変抵抗素子の間に選択トランジスタを挿入したメモリセル構成となっているため、当該非選択メモリセルの可変抵抗素子が、読み出し動作時において、所定の読み出し電圧の印加されている選択列のビット線から電気的に分離されているため、可変抵抗素子に対する電圧ストレスの問題が解消され、より高信頼度のデータ保持特性を有することができる。

尚、特許文献１では、可変抵抗素子として、電気的ストレスにより電気抵抗が変化し電気的ストレス解除後も変化した電気抵抗が保持されるＲＲＡＭ素子の使用が提案されており、一例として、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ―ｙ）}Ｃａ_ｘＰｂ_ｙＭｎＯ_３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ_２ＦｅＭｏＯ_６、Ｓｒ_２ＦｅＷＯ_６で表される何れかの物質、例えば、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３、Ｌａ_０．６５Ｃａ_０．３５ＭｎＯ_３、Ｌａ_０．６５Ｃａ_{０．１７５}Ｐｂ_{０．１７５}ＭｎＯ_３等のマンガン酸化膜等が開示されている。

次に、図２３に示すメモリセルアレイに対する読み出し動作を説明する。読み出し対象の選択メモリセルに接続する選択ビット線にバイアス電圧を印加するため、選択ビット線に接続するビット線選択トランジスタ４を導通状態にする。同時に、選択メモリセル内の選択トランジスタ３のゲートに接続する選択ワード線をワード線ドライバ５により高レベルとして、当該選択トランジスタ３を導通状態にする。また、ソース線を基準電圧、例えば０Ｖ（接地電圧）とする。この結果、選択メモリセル内の選択トランジスタ３と可変抵抗素子２を通過する選択ビット線のバイアス電圧からソース線の接地電圧への読み出し電流経路が形成される。一方、非選択メモリセルに対しては、ワード線ドライバ５により非選択ワード線を低レベル、例えば０Ｖとし、また、非選択ビット線を低レベル、例えば０Ｖ、若しくはオープン状態（高インピーダンス状態）とすることにより、選択ビット線からソース線までの電流経路としては、選択メモリセル内の可変抵抗素子を通過する上記読み出し電流経路以外の電流経路は存在しない。上述のビット線、ワード線及びソース線への電圧印加条件により、選択メモリセル内の可変抵抗素子の電気抵抗の変化のみが、ビット線に流れる電流の変化となって現れ、その電流量を読み出し回路にて判別することにより、選択メモリセルに記憶された情報を正確に読み出すことが可能となる。更に、非選択メモリセルの可変抵抗素子と選択ビット線が電気的に遮断されることから、同一ビット線に対し、読み出し動作を繰り返し実行しても非選択メモリセルの可変抵抗素子にはビット線からの電圧ストレスが直接印加されることがなく、その結果、電圧ストレスによる可変抵抗素子の抵抗状態の変化、即ち、記憶データの消失の可能性が大幅に低減されることになる。つまり、データ保持に対する信頼性が向上した半導体記憶装置を提供することが可能となる。

特開２００４−１８５７５５号公報

しかしながら、上述の半導体記憶装置では、選択メモリセルの読み出し動作時における非選択メモリセルの記憶データの消失に対する対策はなされているが、選択メモリセル自体の記憶データの消失に対する対策については、特に考慮されていないため、同じメモリセルの読み出しを多数回に亘って実行した場合に、可変抵抗素子に直接印加される読み出し電圧によって抵抗状態が変化して記憶データの消失する可能性があり、データ保持に対する信頼性が低下するという問題があった。

つまり、特許文献１では、非選択メモリセルの可変抵抗素子にはビット線からの電圧ストレスが直接印加されることはなく、可変抵抗素子に記憶された抵抗状態、即ち記憶データの消失の可能性が低減されることとなるが、選択メモリセルの可変抵抗素子については、記憶データの消失の可能性が残っている。

当該選択メモリセルの記憶データの消失は、選択メモリセルの可変抵抗素子の抵抗状態を変化させる書き換え動作の場合に、第１書き換え電圧を可変抵抗素子の両端に印加することで、電気抵抗を第１状態から第２状態へ変化させ、第２書き換え電圧を可変抵抗素子の両端に印加することで、電気抵抗を第２状態から第１状態へと変化させるのに対して、可変抵抗素子の抵抗状態の読み出し動作の場合にも、読み出し電圧を可変抵抗素子の両端に印加するという同様の電圧印加動作を伴うことに起因する。つまり、書き換え動作と読み出し動作における可変抵抗素子に対する電圧印加が、電圧の絶対値の大小の違いがあるにせよ、同様に行われることに起因した問題である。そのため、繰り返し読み出し動作を行った場合には、可変抵抗素子に記憶されている抵抗状態、即ち記憶データの消失の可能性が高くなる。

本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子と選択トランジスタを備えたメモリセルに対する読み出し動作を同一メモリセルに対して繰り返し実行した場合の記憶データ消失の可能性を大幅に低減し、データ保持特性を大幅に改善した半導体記憶装置を提供することである。

上記目的を達成するための本発明に係る半導体記憶装置は、２端子構造の可変抵抗素子の一方端とＭＯＳＦＥＴ型の選択トランジスタのドレインまたはソースを接続した直列回路で構成されるメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記選択トランジスタのゲートを行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端を列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、前記メモリセルアレイから１または複数の前記メモリセルを選択して、選択された選択メモリセルの記憶情報の書き換え動作及び読み出し動作を行うために、前記ワード線、前記ビット線、及び、前記ソース線の夫々に対して所定の電圧を印加する電圧印加回路と、を備えてなり、前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、前記電圧印加回路が、前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性または負極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に、前記第１書き換え動作と前記第２書き換え動作の内の前記第１書き換え電圧と前記第２書き換え電圧の絶対値の大きい方の基準書き換え電圧に対応する書き換え動作と同じ電圧極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記基準書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを第１の特徴とする。

上記第１の特徴の半導体記憶装置によれば、電気抵抗を第１状態から第２状態に変化させる第１書き換え動作と電気抵抗を第２状態から第１状態に変化させる第２書き換え動作で両端間に印加する書き換え電圧の極性と絶対値の異なる可変抵抗素子に対して、読み出し動作時には、書き換え電圧の絶対値が大きい方の書き換え動作で可変抵抗素子の両端間に印加される基準書き換え電圧の極性と同極性で、可変抵抗素子の両端間に読み出し電圧が印加されるため、基準書き換え電圧と読み出し電圧の電圧差を大きく乖離させることができ、読み出し電圧の印加によって、選択メモリセルの電気抵抗が徐々に反対側の抵抗状態に向かって変化するのを抑制でき、読み出し動作に伴う記憶データの消失を防止でき、データ保持特性が改善される。

更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのソースを接続した直列回路で構成され、前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのドレインが共通の前記ビット線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ソース線に接続し、前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値のより小さい第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、前記電圧印加回路が、前記第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、前記第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを第２の特徴とする。

上記第２の特徴の半導体記憶装置によれば、メモリセルのビット線側に選択トランジスタが位置しており、第２書き換え動作時において、選択トランジスタが導通状態となるためには、選択トランジスタのソース電圧が選択トランジスタのゲートに印加されるワード線電圧より閾値電圧分が電圧降下した電圧以下である必要があるため、可変抵抗素子の両端間に印加される第２書き換え電圧は、ソース線を基準とするワード線電圧から選択トランジスタの閾値電圧分が電圧降下した電圧以下となる。これに対して、第１書き換え動作時に可変抵抗素子の両端間に印加される第１書き換え電圧は、選択トランジスタのソース電圧がビット線電圧まで低下できるため、第１電圧以下となる。従って、可変抵抗素子が、第２書き換え電圧の絶対値が第１書き換え電圧の絶対値より小さい書き換え電圧属性を有するので、第１書き換え電圧と第２書き換え電圧の絶対値差を、上記閾値電圧分の電圧降下で吸収することで、第１書き換え動作時と第２書き換え動作時にビット線とソース線間に印加する第１電圧と第２電圧の絶対値を同電圧にでき、書き換え動作時に使用する電圧の共用化が図れ、電圧印加回路で取り扱う電圧の種類を低減でき、周辺回路における回路構成を簡素化できる。

更に、本発明に係る半導体記憶装置は、上記第２の特徴に加えて、前記電圧印加回路が、前記第１書き換え動作と前記読み出し動作において前記ビット線に接地電圧を、前記第２書き換え動作において前記ソース線に接地電圧を、夫々印加することを第３の特徴とする。

上記第３の特徴の半導体記憶装置によれば、書き換え動作時及び読み出し動作時に使用する電圧の共用化が図れ、電圧印加回路で取り扱う電圧の種類を更に低減でき、周辺回路における回路構成を簡素化できる。

更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのドレインを接続した直列回路で構成され、前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのソースが共通の前記ソース線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ビット線に接続し、前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値のより大きい第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、前記電圧印加回路が、前記第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、前記第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを第４の特徴とする。

上記第４の特徴の半導体記憶装置によれば、メモリセルのソース線側に選択トランジスタが位置しており、第１書き換え動作時において、選択トランジスタが導通状態となるためには、選択トランジスタのドレイン電圧が選択トランジスタのゲートに印加されるワード線電圧より閾値電圧分が電圧降下した電圧以下である必要があるため、可変抵抗素子の両端間に印加される第１書き換え電圧は、ビット線を基準とするワード線電圧から選択トランジスタの閾値電圧分が電圧降下した電圧以下となる。これに対して、第２書き換え動作時に可変抵抗素子の両端間に印加される第２書き換え電圧は、選択トランジスタのドレイン電圧がソース線電圧まで低下できるため、第２電圧以下となる。従って、可変抵抗素子が、第２書き換え電圧の絶対値が第１書き換え電圧の絶対値より大きい書き換え電圧属性を有するので、第１書き換え電圧と第２書き換え電圧の絶対値差を、上記閾値電圧分の電圧降下で吸収することで、第１書き換え動作時と第２書き換え動作時にビット線とソース線間に印加する第１電圧と第２電圧の絶対値を同電圧にでき、書き換え動作時に使用する電圧の共用化が図れ、電圧印加回路で取り扱う電圧の種類を低減でき、周辺回路における回路構成を簡素化できる。

更に、本発明に係る半導体記憶装置は、上記第４の特徴に加えて、前記電圧印加回路が、前記第１書き換え動作において前記ビット線に接地電圧を、前記第２書き換え動作と前記読み出し動作において前記ソース線に接地電圧を、夫々印加することを第５の特徴とする。

上記第５の特徴の半導体記憶装置によれば、書き換え動作時及び読み出し動作時に使用する電圧の共用化が図れ、電圧印加回路で取り扱う電圧の種類を更に低減でき、周辺回路における回路構成を簡素化できる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記選択トランジスタがエンハンスメント型のＮチャネルＭＯＳＦＥＴであることを第６の特徴とする。

上記第６の特徴の半導体記憶装置によれば、選択トランジスタとして、半導体記憶装置の周辺回路で一般的に使用されているエンハンスメント型のＭＯＳＦＥＴを使用することになるので、メモリセル用に特別なトランジスタを使用する必要がなく、半導体記憶装置の製造工程の簡素化が図れ、製造コストの低廉化に寄与する。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記選択トランジスタのゲート絶縁膜の膜厚と、前記電圧印加回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が同じであることを第７の特徴とする。

上記第７の特徴の半導体記憶装置によれば、メモリセルの選択トランジスタと周辺回路を構成するトランジスタを同じトランジスタ製造工程で形成できるので、半導体記憶装置の製造工程の簡素化が図れ、製造コストの低廉化に更に寄与する。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。

〈第１実施形態〉
本発明装置は、図１に示すように、メモリセル１０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ２０を、１または複数備えて構成してある。尚、図１では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ２０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ２０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。

また、メモリセルアレイ２０は、図１に示す等価回路の構成に限定されるものではなく、可変抵抗素子１１と選択トランジスタ１２を備えたメモリセル１０をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。

本実施形態では、メモリセル１０は、可変抵抗素子１１の一方端と選択トランジスタ１２のドレインを接続して直列回路を形成し、可変抵抗素子１１の他方端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ１２のソースがソース線ＳＬに、選択トランジスタ１２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。可変抵抗素子１１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態（例えば、低抵抗状態）から第２状態（例えば、高抵抗状態）に変化し、第１書き換え電圧とは逆極性で絶対値のより大きい第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ１２は、後述するメモリセルアレイ２０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．０Ｖ程度、好ましくは、＋０．５Ｖ程度）のエンハンスメント型のＮチャネルＭＯＳＦＥＴである。

尚、一般的なＭＯＳＦＥＴでは、ゲートを挟んだ２つの不純物拡散領域の一方がドレインで他方がソースとなるが、２つの不純物拡散領域の何れをドレインまたはソースとするかは回路構成によって決定される。本発明装置では、便宜的に、２つの不純物拡散領域のビット線に近い側をドレイン、ソース線に近い側をソースと規定するが、その規定方法を反転させても実質的な発明の内容に変わりはない。

図２と図３に、図１に示す回路構成のメモリセル１０及びメモリセルアレイ２０の概略の平面構成と断面構成を模式的に示す。尚、図２及び図３中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図３は、ＹＺ面での断面図である。図２及び図３に示すように、Ｐ型半導体基板（またはＰ型ウェル）３０上の少なくとも一部を、例えばＳＴＩ （Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離膜３１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜３２が形成され、ゲート絶縁膜３２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３３が形成され、更に、ゲート絶縁膜３２の下部にチャネル領域３４が形成され、チャネル領域３４の両側に半導体基板３０と逆導電型（Ｎ型）の不純物拡散層３５、３６が夫々ソースとドレインとして形成され、選択トランジスタ１２を形成している。選択トランジスタ１２のゲート電極３３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。

不純物拡散層（ソース）３５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール３７が形成され行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。また、不純物拡散層（ドレイン）３６には同様のコンタクトホール３８が形成され、可変抵抗素子１１の下部電極１３と接続している。可変抵抗素子１１の上部電極１５は、列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）を構成している。尚、図２の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。

可変抵抗素子１１は、下部電極１３と可変抵抗体１４と上部電極１５が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子１１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値のより大きい第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体１４の材料は特に問わないが、可変抵抗体１４としては、例えば、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ―ｙ）}Ｃａ_ｘＰｂ_ｙＭｎＯ_３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ_２ＦｅＭｏＯ_６、Ｓｒ_２ＦｅＷＯ_６で表される何れかの物質、例えば、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３、Ｌａ_０．６５Ｃａ_０．３５ＭｎＯ_３、Ｌａ_０．６５Ｃａ_{０．１７５}Ｐｂ_{０．１７５}ＭｎＯ_３等のマンガン酸化膜等の使用、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料の使用が想定される。尚、可変抵抗体１４は、前記マンガンを含有するペロブスカイト構造の酸化物や金属の酸化物、酸窒化物の上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られる限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。

尚、図４に、可変抵抗素子１１の一例として、可変抵抗体１４にチタンを含む酸窒化物を用いた場合の電圧印加に伴う電気抵抗のスイッチング状況（書き換え特性）を示す。図４に示す例では、上部電極を基準として下部電極に正電圧の第１書き換え電圧を印加すると（図中＋記号で表示）、可変抵抗素子１１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化し（第１書き換え動作）、逆に、上部電極を基準として下部電極に負電圧の第２書き換え電圧を印加すると（図中−記号で表示）、可変抵抗素子１１の電気抵抗が高抵抗状態から低抵抗状態に変化し（第２書き換え動作）、可変抵抗素子１１の両端に印加する書き換え電圧の極性を交互に変化させることで、可変抵抗素子１１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子１１に記憶し、且つ、書き換えできることが分かる。

尚、図２及び図３に示すメモリセル構造の場合は、第１書き換え動作において、上部電極の基準電位はビット線ＢＬから供給され、上部電極を基準とする正電圧の第１書き換え電圧は、ソース線ＳＬから選択トランジスタ１２を介して下部電極に印加される。従って、上部電極を基準として下部電極に印加される第１書き換え電圧は、選択トランジスタ１２のゲート電圧から閾値電圧分だけ電圧降下した電圧となり、ビット線ＢＬとソース線ＳＬ間に印加された正味の電圧は可変抵抗素子１１には印加されない。これに対して、第２書き換え動作では、上部電極の基準電位はビット線ＢＬから供給され、上部電極を基準とする負電圧の第２書き換え電圧は、ソース線ＳＬから選択トランジスタ１２を介して下部電極に印加される。しかし、上部電極を基準として下部電極に印加される負電圧の第２書き換え電圧は、絶対値が選択トランジスタ１２のゲート電圧から閾値電圧分だけ電圧降下した電圧とはならないため、ビット線ＢＬとソース線ＳＬ間に印加された正味の電圧が可変抵抗素子１１に印加される。従って、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より低電圧となる書き換え電圧属性と有する可変抵抗素子１１を構成することで、第１書き換え動作と第２書き換え動作においてビット線ＢＬとソース線ＳＬ間に印加する電圧（第１電圧と第２電圧に相当）の低電圧化及び共用化が図れる。具体的に説明すれば、第１書き換え動作における閾値電圧分の電圧降下を補完する必要がないため、その分の低電圧化が図れることになる。

また、図２及び図３に示すメモリセル構造の場合は、図４に示す書き換え特性のメモリセルは、＋記号で表示する正電圧の第１書き換え電圧が、−記号で表示する負電圧の第２書き換え電圧より低電圧（絶対値）となる書き換え電圧の電圧非対称性を有する。

次に、図２及び図３に示すメモリセル構造の場合を例に、本発明装置におけるメモリセル単位での書き換え動作及び読み出し動作につき詳述する。

図５に、図２及び図３に示すメモリセル構造のメモリセル単位での第１書き換え動作（以下、「書き込み動作」と称す）の動作時における各部の電圧印加条件を示す。書き込み動作時は、メモリセル１０のビット線ＢＬ側に例えば０Ｖ（接地電圧）を印加し、ソース線ＳＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋３Ｖを印加する。このとき可変抵抗素子１１の選択トランジスタ１２側（可変抵抗素子１１の下部電極側）に印加される電圧は、ゲート電圧ＶＨ（＋３Ｖ）から選択トランジスタ１２の閾値電圧Ｖｔｈ分減少した電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖになり、可変抵抗素子１１の両端間には上部電極を基準として正電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖが印加される。これにより、ソース線ＳＬからビット線ＢＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化する。可変抵抗素子１１の両端間に印加される電圧が＋２．１Ｖという低電圧（第１書き換え電圧）で、メモリセル１０の書き込み動作が可能となる。

尚、ビット線ＢＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第１書き換え電圧がその分変動するので、第１書き換え電圧として一定電圧を確保するには、ワード線ＷＬの印加電圧に同様の変動を加える必要があり、ビット線ＢＬに印加する電圧は０Ｖであるのが望ましい。これにより、ビット線ＢＬの設定電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用できる。

また、ソース線ＳＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、選択トランジスタ１２の閾値電圧Ｖｔｈ分の変動はあっても良いが、ワード線ＷＬに印加する電圧ＶＨと共通化することで、書き込み動作時の電圧値の共用化が図れ、周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

図６に、図２及び図３に示すメモリセル構造のメモリセル単位での第２書き換え動作（以下、「消去動作」と称す）の動作時における各部の電圧印加条件を示す。消去動作時は、メモリセル１０のソース線ＳＬ側に例えば０Ｖ（接地電圧）を印加し、ビット線ＢＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋３Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるので、ソース線ＳＬ側に印加された０Ｖが選択トランジスタ１２のドレイン側（可変抵抗素子１１の下部電極側）にそのまま０Ｖで出力できるため、可変抵抗素子１１の両端間には上部電極を基準として負電圧の−ＶＨ（−３Ｖ）が印加される。これにより、ビット線ＢＬからソース線ＳＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化する。可変抵抗素子１１の両端間に印加される電圧（絶対値）が３Ｖという書き込み動作時より高い電圧（第２書き換え電圧）で、メモリセル１０の消去動作が可能となる。

尚、ソース線ＳＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第２書き換え電圧がその分変動するので、第２書き換え電圧として一定電圧を確保するには、ビット線ＢＬの印加電圧に同様の変動を加える必要があり、ソース線ＳＬに印加する電圧は０Ｖであるのが望ましい。これにより、ソース線ＳＬの設定電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用できる。

同様に、ビット線ＢＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、±１Ｖ程度の変動があっても良いが、第２書き換え電圧として一定電圧を確保するために、ビット線ＢＬに印加する電圧はＶＨであるのが望ましい。これにより、ワード線ＷＬに印加する電圧ＶＨと共通化でき、消去動作時の電圧値の共用化が図れ、周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

更に、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧ＶＨと消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧ＶＨが同電圧であるので、書き込み及び消去動作時で同じ電圧ＶＨを共通に利用でき、書き換え動作時の電圧値の共用化が図れ、電圧発生回路を含む周辺回路の簡素化によるチップ面積の更なる縮小化が可能となる。

ここで、消去動作時の可変抵抗素子の両端間に印加される第２書き換え電圧の絶対値は、ビット線ＢＬの印加電圧ＶＨで規定されるので、電圧ＶＨを第２書き換え電圧に対応して設定した場合、書き込み時の可変抵抗素子の両端間に印加される第１書き換え電圧（ＶＨ−Ｖｔｈ）は、選択トランジスタの閾値電圧Ｖｔｈで規定されることになる。従って、第１書き換え電圧と第２書き換え電圧の電圧非対称性を選択トランジスタの閾値電圧Ｖｔｈで調整することで、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧と消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧を全て共通化することができる。

図７に、図２及び図３に示すメモリセル構造のメモリセル単位での読み出し動作時における各部の電圧印加条件を示す。読み出し動作時は、メモリセル１０のソース線ＳＬ側に例えば０Ｖ（接地電圧）を印加し、ビット線ＢＬ側に読み出し電圧ＶＲ１（第３電圧）、例えば＋０．５Ｖを印加し、ワード線ＷＬに電圧ＶＲ２、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋１．０Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるのでオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬを介して読み出し電圧ＶＲ１（例えば、０．５Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流がビット線ＢＬからソース線ＳＬに流れるため、当該読み出し電流を検出することで、可変抵抗素子の抵抗状態、つまり、メモリセルの記憶データの読み出し動作が可能となる。

ここで、可変抵抗素子の両端間に印加される読み出し電圧ＶＲ１の電圧極性は、上部電極を基準とした場合は負極性であり、上記消去動作時に可変抵抗素子の両端間に印加される第２書き換え電圧（−ＶＨ）と同じであり、その電圧差（絶対値差）は（ＶＨ−ＶＲ１）、例えば、２．５Ｖ（＝３Ｖ−０．５Ｖ）となる。ところで、仮に、読み出し電圧ＶＲ１の電圧極性が本実施形態とは逆に上部電極を基準として正極性である場合には、上記書き込み動作時に可変抵抗素子の両端間に印加される第１書き換え電圧（ＶＨ−Ｖｔｈ）と同極性となるので、その電圧差（絶対値差）は（ＶＨ−Ｖｔｈ−ＶＲ１）、例えば、１．６Ｖ（＝２．１Ｖ−０．５Ｖ）となり、書き換え電圧と読み出し電圧の電圧差が低下して読み出し動作に起因する記憶データの消失の可能性が高くなる。従って、本実施形態のように、書き換え電圧の絶対値の大きい方の書き換え動作（本実施形態では、消去動作）と同じ極性で読み出し電圧を印加することで、記憶データの消失の可能性を低減することが可能となる。

図８に、書き込み、消去、及び、読み出しの各動作時に可変抵抗素子の両端間に印加される電圧（絶対値）と可変抵抗素子の抵抗状態の関係を図示する。図８に示すように、書き込み動作時には、可変抵抗素子の両端間に上部電極を基準に正極性の第１書き換え電圧（ＶＨ−Ｖｔｈ）を印加すると、低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化し、消去動作時には、可変抵抗素子の両端間に上部電極を基準に負極性で第１書き換え電圧より絶対値の大きい第２書き換え電圧（−ＶＨ）を印加すると、高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化する。読み出し動作時に可変抵抗素子の両端間に印加される読み出し電圧（−ＶＲ１）は、消去動作時に可変抵抗素子の両端間に印加される第２書き換え電圧（−ＶＨ）と同極性であるため、読み出し動作に起因する可変抵抗素子の抵抗状態の変化は高抵抗状態（第２状態）から低抵抗状態（第１状態）への変化であるが、第２書き換え電圧（−ＶＨ）との間で十分な電圧差を確保することで、当該抵抗状態の変化を抑制できる。尚、読み出し動作時に可変抵抗素子の両端間に印加される読み出し電圧（−ＶＲ１）は、書き込み動作時に可変抵抗素子の両端間に印加される第１書き換え電圧（ＶＨ−Ｖｔｈ）とは逆極性であるため、可変抵抗素子の抵抗状態は低抵抗状態（第１状態）から高抵抗状態（第２状態）へ変化しない。

次に、上述のメモリセル単位での各書き換え動作（書き込み動作と消去動作）と読み出し動作における図１に示すメモリセルアレイ２０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。

先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図９に、本発明装置の周辺回路構成の一例を模式的に示す。

図９に示すように、本発明装置は、図１に示すメモリセルアレイ２０の周辺に、列デコーダ２１、行デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、及び、制御回路２５を備えて構成される。

列デコーダ２１と行デコーダ２２は、アドレス線２６から制御回路２５に入力されたアドレス入力に対応したメモリセルアレイ２０の中から、読み出し動作、書き込み動作（第１書き換え動作）、或いは、消去動作（第２書き換え動作）の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ２２は、アドレス線２６に入力された信号に対応するメモリセルアレイ２０のワード線を選択し、列デコーダ２１は、アドレス線２６に入力されたアドレス信号に対応するメモリセルアレイ２０のビット線を選択する。また、書き込み動作、消去動作、及び、これらに付随するベリファイ動作（書き込み動作及び消去動作後のメモリセルの記憶状態を検証するための読み出し動作）では、行デコーダ２２は、制御回路２５で指定された行アドレスに対応するメモリセルアレイ２０の１または複数のワード線を選択し、列デコーダ２１は、制御回路２５で指定された列アドレスに対応するメモリセルアレイ２０の１または複数のビット線を選択する。行デコーダ２２で選択された選択ワード線と列デコーダ２１で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。具体的には、各動作の対象となる選択メモリセルの選択トランジスタのゲートが選択ワード線と接続し、選択メモリセルの一方端（本実施形態では、可変抵抗素子の上部電極）が選択ビット線に接続する。

制御回路２５は、メモリセルアレイ２０の書き込み動作、消去動作（一括消去動作を含む）、読み出し動作の各動作における制御を行う。制御回路２５は、アドレス線２６から入力されたアドレス信号、データ線２７から入力されたデータ入力（書き込み時）、制御信号線２８から入力された制御入力信号に基づいて、行デコーダ２２、列デコーダ２１、電圧スイッチ回路２３、メモリセルアレイ２０の読み出し、書き込み、及び、消去の各動作を制御する。図６に示す例では、制御回路２５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路２３は、メモリセルアレイ２０の読み出し、書き込み、消去の各動作時に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ２０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路２３から行デコーダ２２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路２３から列デコーダ２１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路２３からソース線に直接供給される。尚、図６中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み動作用の供給電圧（選択メモリセルの両端に印加される第１電圧の絶対値）、Ｖｅは消去動作用の供給電圧（選択メモリセルの両端に印加される第２電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐは書き込み動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、上述の通り、本実施形態では、書き込み動作用の供給電圧Ｖｐ、消去動作用の供給電圧Ｖｅ、書き込み動作用の選択ワード線電圧Ｖｗｐ、消去動作用の選択ワード線電圧がＶｗｅは、全て電圧ＶＨと同電圧であり、共通に利用可能である。従って、図９では、電圧スイッチ回路２３の各入力電圧を一般化して記述している。

読み出し回路２４は、列デコーダ２１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線２７へ出力する。

次に、メモリセルアレイ２０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ２０を一括消去動作単位とする場合は、図１０に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｅ（＝ＶＨ、例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ２１により選択され、消去電圧Ｖｅ（＝ＶＨ、例えば、３Ｖ）が印加される。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ソース線ＳＬに印加された０Ｖが各可変抵抗素子の下部電極に印加され、同時に、各可変抵抗素子の上部電極にはビット線ＢＬ１〜ＢＬｎを介して消去電圧Ｖｅ（＝ＶＨ、例えば、３Ｖ）が印加されるため、各可変抵抗素子の両端には、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加されることになり、図６に示すメモリセル単位での消去動作が全てのメモリセルに対して実行され、各メモリセルの可変抵抗素子の抵抗状態が第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化する。尚、消去電圧Ｖｅの電圧パルスのパルス幅（消去動作に要する電圧印加時間）は、ワード線ＷＬ１〜ＷＬｍに印加する選択ワード線電圧Ｖｗｅの印加時間とビット線ＢＬ１〜ＢＬｎに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

また、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。尚、複数のワード線を任意に選択する場合には、行デコーダ２２に任意のワード線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とすることで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。尚、複数のビット線を任意に選択する場合には、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態とすることで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。

次に、メモリセルアレイ２０内のメモリセルをメモリセル単位で個別に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルを書き込み動作単位とする場合、図１１に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別書き込み動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｐ（＝ＶＨ、例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（＝ＶＨ、例えば、３Ｖ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された書き込み電圧Ｖｐが、選択トランジスタのゲート電圧（Ｖｗｐ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｐ−Ｖｔｈ）を上限として、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図５に示すメモリセル単位での書き込み動作が選択メモリセルＭ１１に対して実行され、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

尚、書き込み電圧の電圧パルスのパルス幅（書き込み動作に要する電圧印加時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間とソース線ＳＬに印加する書き込み電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐと書き込み電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

ここで、メモリセルアレイ２０内のメモリセルを、複数のメモリセル単位で同時に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件については、書き込み動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。例えば、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、個別書き込み動作と同様に、行デコーダ２２により選択された選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、書き込み動作単位の複数のメモリセルに接続する各ビット線が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図５に示すメモリセル単位での書き込み動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。また、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、書き込み動作単位の複数のメモリセルに接続する各ワード線が選択ワード線として行デコーダ２２により選択され、選択された各選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、列デコーダ２１により選択された選択ビット線に０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図５に示す第１書き換え動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

次に、メモリセルアレイ２０内のメモリセルに対してメモリセル単位で個別に読み出し動作を行う場合の電圧印加条件について説明する。単体のメモリセルを読み出し動作単位とする場合、図１２に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を読み出し動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｒ（例えば、１．０Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とするか、０Ｖ（接地電圧Ｖｓｓ）が印加される。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流が選択ビット線ＢＬ１からソース線ＳＬに流れるため、列デコーダ２１を介して当該読み出し電流を読み出し回路２４にて検出することで、選択メモリセルＭ１１の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。

〈第２実施形態〉
次に、本発明装置の第２実施形態を説明する。第２実施形態では、本発明装置は、図１３に示すように、メモリセル１６を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ４０を、１または複数備えて構成してある。尚、図１３では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ４０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ４０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。

また、メモリセルアレイ４０は、図１３に示す等価回路の構成に限定されるものではなく、可変抵抗素子１１と選択トランジスタ１２を備えたメモリセル１６をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。

本実施形態では、メモリセル１６は、可変抵抗素子１１の一方端と選択トランジスタ１２のソースを接続して直列回路を形成し、選択トランジスタ１２のドレインがビット線ＢＬ１〜ＢＬｎに、可変抵抗素子１１の他方端がソース線ＳＬに、選択トランジスタ１２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。可変抵抗素子１１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態（例えば、低抵抗状態）から第２状態（例えば、高抵抗状態）に変化し、第１書き換え電圧とは逆極性で絶対値のより小さい第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ１２は、第１実施形態と同様にエンハンスメント型のＮチャネルＭＯＳＦＥＴである。

図１４に、図１３に示す回路構成のメモリセル１０及びメモリセルアレイ２０の概略の断面構成を模式的に示す。尚、図１３に示す回路構成のメモリセル１０及びメモリセルアレイ２０の概略の平面構成のビットとソース線を除く可変抵抗素子１１と選択トランジスタ１２の配置は、図２に示す第１実施形態の平面構成と同じであるので、図示を省略する。図１４中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図１４は、ＹＺ面での断面図である。図２及び図１４に示すように、Ｐ型半導体基板（またはＰ型ウェル）３０上の少なくとも一部を、例えばＳＴＩ （Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離膜３１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜３２が形成され、ゲート絶縁膜３２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３３が形成され、更に、ゲート絶縁膜３２の下部にチャネル領域３４が形成され、チャネル領域３４の両側に半導体基板３０と逆導電型（Ｎ型）の不純物拡散層３５、３６が夫々ドレインとソースとして形成され、選択トランジスタ１２を形成している。選択トランジスタ１２のゲート電極３３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。

不純物拡散層（ドレイン）３５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール３７ａ，３７ｂが形成され列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）と接続している。また、不純物拡散層（ソース）３６には同様のコンタクトホール３８が形成され、可変抵抗素子１１の下部電極１３と接続している。可変抵抗素子１１の上部電極１５は、行方向（Ｘ方向）に延伸するソース線ＳＬを構成している。尚、図２の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。

第２実施形態においても、可変抵抗素子１１は、下部電極１３と可変抵抗体１４と上部電極１５が順番に積層された３層構造で形成されるのが一般的である。尚、第２実施形態における可変抵抗素子１１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値のより小さい第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体１４の材料は特に問わないが、可変抵抗体１４としては、第１実施形態で例示した材料を用いることが所望の特性を得られるため好ましい。

次に、図１３及び図１４に示すメモリセル構造の場合を例に、第２実施形態に係る本発明装置におけるメモリセル単位での書き換え動作及び読み出し動作につき詳述する。

図１５に、図１３及び図１４に示すメモリセル構造のメモリセル単位での第１書き換え動作（書き込み動作）の動作時における各部の電圧印加条件を示す。書き込み動作時は、メモリセル１０のビット線ＢＬ側に例えば０Ｖ（接地電圧）を印加し、ソース線ＳＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋３Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるので、ビット線ＢＬ側に印加された０Ｖが選択トランジスタ１２のソース側（可変抵抗素子１１の下部電極側）にそのまま０Ｖで出力できるため、可変抵抗素子１１の両端間には上部電極を基準として負電圧の−ＶＨ（−３Ｖ）が印加される。これにより、ソース線ＳＬからビット線ＢＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化する。可変抵抗素子１１の両端間に印加される電圧（絶対値）が３Ｖという後述する消去動作時より高い電圧（第１書き換え電圧）で、メモリセル１０の書き込み動作が可能となる。

尚、ビット線ＢＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第１書き換え電圧がその分変動するので、第１書き換え電圧として一定電圧を確保するには、ソース線ＳＬの印加電圧に同様の変動を加える必要があり、ビット線ＢＬに印加する電圧は０Ｖであるのが望ましい。これにより、ビット線ＢＬの設定電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用できる。

同様に、ソース線ＳＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、±１Ｖ程度の変動があっても良いが、第１書き換え電圧として一定電圧を確保するために、ソース線ＳＬに印加する電圧はＶＨであるのが望ましい。これにより、ワード線ＷＬに印加する電圧ＶＨと共通化でき、書き込み動作時の電圧値の共用化が図れ、周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

図１６に、図１３及び図１４に示すメモリセル構造のメモリセル単位での第２書き換え動作（消去動作）の動作時における各部の電圧印加条件を示す。消去動作時は、メモリセル１０のソース線ＳＬ側に例えば０Ｖ（接地電圧）を印加し、ビット線ＢＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋３Ｖを印加する。このとき可変抵抗素子１１の選択トランジスタ１２側（可変抵抗素子１１の下部電極側）に印加される電圧は、ゲート電圧ＶＨ（＋３Ｖ）から選択トランジスタ１２の閾値電圧Ｖｔｈ分減少した電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖになり、可変抵抗素子１１の両端間には上部電極を基準として正電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖが印加される。これにより、ビット線ＢＬからソース線ＳＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化する。可変抵抗素子１１の両端間に印加される電圧が＋２．１Ｖという書き込み動作時より低い電圧（第２書き換え電圧）で、メモリセル１０の消去動作が可能となる。

尚、ソース線ＳＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第１書き換え電圧がその分変動するので、第２書き換え電圧として一定電圧を確保するには、ワード線ＷＬの印加電圧に同様の変動を加える必要があり、ソース線ＳＬに印加する電圧は０Ｖであるのが望ましい。これにより、ソース線ＳＬの設定電圧として本発明装置内の周辺回路と同じ接地電圧０Ｖを使用できる。

また、ビット線ＢＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、選択トランジスタ１２の閾値電圧Ｖｔｈ分の変動はあっても良いが、ワード線ＷＬに印加する電圧ＶＨと共通化することで、消去動作時の電圧値の共用化が図れ、周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

更に、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧ＶＨと消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧ＶＨが同電圧であるので、書き込み及び消去動作時で同じ電圧ＶＨを共通に利用でき、書き換え動作時の電圧値の共用化が図れ、電圧発生回路を含む周辺回路の簡素化によるチップ面積の更なる縮小化が可能となる。

ここで、書き込み動作時の可変抵抗素子の両端間に印加される第１書き換え電圧の絶対値は、ソース線ＳＬの印加電圧ＶＨで規定されるので、電圧ＶＨを第１書き換え電圧に対応して設定した場合、消去時の可変抵抗素子の両端間に印加される第２書き換え電圧（ＶＨ−Ｖｔｈ）は、選択トランジスタの閾値電圧Ｖｔｈで規定されることになる。従って、第１書き換え電圧と第２書き換え電圧の電圧非対称性を選択トランジスタの閾値電圧Ｖｔｈで調整することで、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧と消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧を全て共通化することができる。

図１７に、図１３及び図１４に示すメモリセル構造のメモリセル単位での読み出し動作時における各部の電圧印加条件を示す。読み出し動作時は、メモリセル１０のビット線ＢＬ側に例えば０Ｖ（接地電圧）を印加し、ソース線ＳＬ側に読み出し電圧ＶＲ１（第３電圧）、例えば＋０．５Ｖを印加し、ワード線ＷＬに電圧ＶＲ２、例えば、選択トランジスタ１２の閾値電圧Ｖｔｈより高電圧の＋１．０Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるのでオン状態となり、ビット線ＢＬに印加された０Ｖ（接地電圧）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはソース線ＳＬを介して読み出し電圧ＶＲ１（例えば、０．５Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流がソース線ＳＬからビット線ＢＬに流れるため、当該読み出し電流を検出することで、可変抵抗素子の抵抗状態、つまり、メモリセルの記憶データの読み出し動作が可能となる。

ここで、可変抵抗素子の両端間に印加される読み出し電圧ＶＲ１の電圧極性は、上部電極を基準とした場合は負極性であり、上記書き込み動作時に可変抵抗素子の両端間に印加される第１書き換え電圧（−ＶＨ）と同じであり、その電圧差（絶対値差）は（ＶＨ−ＶＲ１）、例えば、２．５Ｖ（＝３Ｖ−０．５Ｖ）となる。ところで、仮に、読み出し電圧ＶＲ１の電圧極性が本実施形態とは逆に上部電極を基準として正極性である場合には、上記消去動作時に可変抵抗素子の両端間に印加される第２書き換え電圧（ＶＨ−Ｖｔｈ）と同極性となるので、その電圧差（絶対値差）は（ＶＨ−Ｖｔｈ−ＶＲ１）、例えば、１．６Ｖ（＝２．１Ｖ−０．５Ｖ）となり、書き換え電圧と読み出し電圧の電圧差が低下して読み出し動作に起因する記憶データの消失の可能性が高くなる。従って、本実施形態のように、書き換え電圧の絶対値の大きい方の書き換え動作（第２実施形態では、書き込み動作）と同じ極性で読み出し電圧を印加することで、記憶データの消失の可能性を低減することが可能となる。

図１８に、書き込み、消去、及び、読み出しの各動作時に可変抵抗素子の両端間に印加される電圧（絶対値）と可変抵抗素子の抵抗状態の関係を図示する。図１８に示すように、消去動作時には、可変抵抗素子の両端間に上部電極を基準に正極性の第２書き換え電圧（ＶＨ−Ｖｔｈ）を印加すると、高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化し、書き込み動作時には、可変抵抗素子の両端間に上部電極を基準に負極性で第２書き換え電圧より絶対値の大きい第１書き換え電圧（−ＶＨ）を印加すると、低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化する。読み出し動作時に可変抵抗素子の両端間に印加される読み出し電圧（−ＶＲ１）は、書き込み動作時に可変抵抗素子の両端間に印加される第１書き換え電圧（−ＶＨ）と同極性であるため、読み出し動作に起因する可変抵抗素子の抵抗状態の変化は低抵抗状態（第１状態）から高抵抗状態（第２状態）への変化であるが、第１書き換え電圧（−ＶＨ）との間で十分な電圧差を確保することで、当該抵抗状態の変化を抑制できる。尚、読み出し動作時に可変抵抗素子の両端間に印加される読み出し電圧（−ＶＲ１）は、消去動作時に可変抵抗素子の両端間に印加される第２書き換え電圧（ＶＨ−Ｖｔｈ）とは逆極性であるため、可変抵抗素子の高抵抗状態（第２状態）から低抵抗状態（第１状態）へ変化しない。

次に、上述のメモリセル単位での各書き換え動作（書き込み動作と消去動作）と読み出し動作における図１３に示すメモリセルアレイ４０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。

先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図１９に、第２実施形態に係る本発明装置の周辺回路構成の一例を模式的に示す。

図１９に示すように、本発明装置は、図２に示すメモリセルアレイ４０の周辺に、列デコーダ２１、行デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、及び、制御回路２５を備えて構成される。列デコーダ２１、行デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、及び、制御回路２５は、夫々、図９に示す第１実施形態における周辺回路と同じ機能及び回路動作を行う回路である。従って、個々の回路の重複する説明は割愛する。第１実施形態との相違点は、メモリセルアレイ４０の構成と読み出し回路２４の配置個所である。メモリセルアレイ４０と第１実施形態で使用したメモリセルアレイ２０との相違点は、既に説明した通りである。

第１実施形態では、読み出し動作時において、ビット線側から正電圧の読み出し電圧を供給して、ビット線側で読み出し電流の検出を行うため、読み出し回路２４は列デコーダ２１に接続して配置されていたが、第２実施形態では、ソース線側から正電圧の読み出し電圧を供給して、ソース線側で読み出し電流の検出を行うため、読み出し回路２４はソース線に接続して配置されている。具体的には、読み出し回路２４は、ソース線から、選択メモリセルを介して列デコーダ２１で選択された選択ビット線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線２７へ出力する構成となっている。

次に、メモリセルアレイ４０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ４０を一括消去動作単位とする場合は、図２０に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｅ（＝ＶＨ、例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ２１により選択され、消去電圧Ｖｅ（＝ＶＨ、例えば、３Ｖ）が印加される。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ビット線ＢＬ１〜ＢＬｎに印加された消去電圧Ｖｅが、選択トランジスタのゲート電圧（Ｖｗｅ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｅ−Ｖｔｈ）を上限として、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはソース線ＳＬを介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、各メモリセルの可変抵抗素子の両端に、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加されることになり、図１６に示すメモリセル単位での消去動作が全てのメモリセルに対して実行され、各メモリセルの可変抵抗素子の抵抗状態が第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化する。尚、消去電圧Ｖｅの電圧パルスのパルス幅（消去動作に要する電圧印加時間）は、ワード線ＷＬ１〜ＷＬｍに印加する選択ワード線電圧Ｖｗｅの印加時間とビット線ＢＬ１〜ＢＬｎに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

また、メモリセルアレイ４０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ４０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。尚、複数のワード線を任意に選択する場合には、行デコーダ２２に任意のワード線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ４０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とすることで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ４０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。尚、複数のビット線を任意に選択する場合には、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ４０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態とすることで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ４０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。

次に、メモリセルアレイ４０内のメモリセルをメモリセル単位で個別に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルを書き込み動作単位とする場合、図２１に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別書き込み動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｐ（＝ＶＨ、例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（＝ＶＨ、例えば、３Ｖ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ビット線ＢＬ１に印加された０Ｖが選択メモリセルＭ１１の可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはソース線ＳＬを介して書き込み電圧Ｖｐ（＝ＶＨ、例えば、３Ｖ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に負電圧（−Ｖｐ）が印加されることになり、図１５に示すメモリセル単位での書き込み動作が選択メモリセルＭ１１に対して実行され、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

尚、書き込み電圧の電圧パルスのパルス幅（書き込み動作に要する電圧印加時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間とソース線ＳＬに印加する書き込み電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐと書き込み電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

ここで、メモリセルアレイ４０内のメモリセルを、複数のメモリセル単位で同時に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件については、書き込み動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。例えば、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、個別書き込み動作と同様に、行デコーダ２２により選択された選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、書き込み動作単位の複数のメモリセルに接続する各ビット線が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に負電圧（−Ｖｐ）が印加されることになり、図１５に示すメモリセル単位での書き込み動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。また、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、書き込み動作単位の複数のメモリセルに接続する各ワード線が選択ワード線として行デコーダ２２により選択され、選択された各選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、列デコーダ２１により選択された選択ビット線に０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に負電圧（−Ｖｐ）が印加されることになり、図１５に示す第１書き換え動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

次に、メモリセルアレイ４０内のメモリセルに対してメモリセル単位で個別に読み出し動作を行う場合の電圧印加条件について説明する。単体のメモリセルを読み出し動作単位とする場合、図２２に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を読み出し動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｒ（例えば、１．０Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とするか、読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加される。ソース線ＳＬには読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ビット線ＢＬ１に印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはソース線ＳＬを介して読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流がソース線ＳＬから選択ビット線ＢＬ１に流れるため、ソース線ＳＬを介して当該読み出し電流を読み出し回路２４にて検出することで、選択メモリセルＭ１１の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。

〈別実施形態〉
次に、本発明装置の別実施形態について説明する。

〈１〉上記第１実施形態で、図１に示すメモリセルアレイ２０において、可変抵抗素子の書き換え電圧属性として第２書き換え電圧の絶対値が第１書き換え電圧の絶対値より大きい場合を想定したが、書き換え電圧属性は、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より大きくても構わない。この場合、読み出し動作時の電圧印加条件を第２実施形態で説明した電圧印加条件を採用すればよい。但し、書き込み動作時において、選択メモリセルの可変抵抗素子の両端間に絶対値の大きい第１書き換え電圧を選択トランジスタの閾値電圧の電圧降下を考慮して印加するために選択トランジスタのゲート電圧を調整する必要がある。

〈２〉上記第２実施形態で、図１３に示すメモリセルアレイ４０において、可変抵抗素子の書き換え電圧属性として第２書き換え電圧の絶対値が第１書き換え電圧の絶対値より小さい場合を想定したが、書き換え電圧属性は、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より小さくても構わない。この場合は、読み出し動作時の電圧印加条件を第１実施形態で説明した電圧印加条件を採用すればよい。但し、消去動作時において、選択メモリセルの可変抵抗素子の両端間に絶対値の大きい第２書き換え電圧を選択トランジスタの閾値電圧の電圧降下を考慮して印加するために選択トランジスタのゲート電圧を調整する必要がある。

〈３〉上記第２実施形態では、読み出し回路２４をソース線ＳＬ側に配置したが、第１実施形態と同様に列デコーダ２１側に配置しても構わない。但し、列デコーダ２１側に配置された読み出し回路２４は、第１実施形態と逆方向に流れる読み出し電流を検出可能に構成する必要がある。

〈４〉上記各実施形態では、ビット線ＢＬに０Ｖを印加してソース線ＳＬに正電圧を印加する場合を説明したが、これに代えて、ソース線ＳＬに０Ｖを印加してビット線ＢＬに負電圧を印加するようにしても構わない。これにより、ソース線ＳＬの印加電圧は０Ｖに固定できる。但し、負電圧を別途発生する必要が生じるため、周辺回路構成が複雑化する。

〈５〉上記各実施形態では、説明の簡単のため、メモリセルアレイ２０が１つの場合について例示的に説明したが、メモリセルアレイ２０の個数は、１つに限定されるものではなく、複数であっても構わない。

〈６〉また、上記各実施形態の説明で示した電圧値は一例であり、本発明装置で使用される電圧印加条件や閾値電圧は、当該電圧値に限定されるものではない。

本発明に係る半導体記憶装置は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に利用可能である。

本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第１実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図 本発明に係る半導体記憶装置の第１実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図 本発明に係る半導体記憶装置の第１実施形態で使用される可変抵抗素子の書き換え特性の一例を示す図 本発明に係る半導体記憶装置の第１実施形態におけるメモリセル単位での書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第１実施形態におけるメモリセル単位での消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第１実施形態におけるメモリセル単位での読み出し動作を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第１実施形態における書き込み、消去、及び、読み出しの各動作時に可変抵抗素子の両端間に印加される電圧（絶対値）と可変抵抗素子の抵抗状態の関係を示す図 本発明に係る半導体記憶装置の第１実施形態における概略の構成を模式的に示すブロック図 本発明に係る半導体記憶装置の第１実施形態における消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第１実施形態における書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第１実施形態における読み出し動作を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセルアレイの別の構成例を模式的に示す回路図 本発明に係る半導体記憶装置の第２実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセル単位での書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセル単位での消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態におけるメモリセル単位での読み出し動作を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態における書き込み、消去、及び、読み出しの各動作時に可変抵抗素子の両端間に印加される電圧（絶対値）と可変抵抗素子の抵抗状態の関係を示す図 本発明に係る半導体記憶装置の第２実施形態における概略の構成を模式的に示すブロック図 本発明に係る半導体記憶装置の第２実施形態における消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態における書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図 本発明に係る半導体記憶装置の第２実施形態における読み出し動作を行う場合の電圧印加条件を示す図 従来技術における可変抵抗素子を組み込んだメモリセルアレイの一構成例を模式的に示す回路図

符号の説明

１０： メモリセル（第１実施形態）
１１： 可変抵抗素子
１２： 選択トランジスタ
１３： 下部電極
１４： 可変抵抗体
１５： 上部電極
１６： メモリセル（第２実施形態）
２０： メモリセルアレイ（第１実施形態）
２１： 列デコーダ
２２： 行デコーダ
２３： 電圧スイッチ回路
２４： 読み出し回路
２５： 制御回路
２６： アドレス線
２７： データ線
２８： 制御信号線
３０： 半導体基板
３１： 素子分離膜
３２： ゲート絶縁膜
３３： ゲート電極
３４： チャネル領域
３５，３６： 不純物拡散層（ソース、ドレイン）
３７，３７ａ，３７ｂ，３８： コンタクトホール
４０： メモリセルアレイ（第２実施形態）
Ｍ１１：選択メモリセル
ＢＬ，ＢＬ１〜ＢＬｎ： ビット線
ＳＬ，ＳＬ１，ＳＬ２： ソース線
ＷＬ，ＷＬ１〜ＷＬｍ： ワード線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｒ： 読み出し電圧
Ｖｐ： 書き込み動作用の供給電圧（第１電圧の絶対値）
Ｖｅ： 消去動作用の供給電圧（第２電圧の絶対値）
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：書き込み動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧

Claims (7)

1. ２端子構造の可変抵抗素子の一方端とＭＯＳＦＥＴ型の選択トランジスタのドレインまたはソースを接続した直列回路で構成されるメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記選択トランジスタのゲートを行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端を列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、
   前記メモリセルアレイから１または複数の前記メモリセルを選択して、選択された選択メモリセルの記憶情報の書き換え動作及び読み出し動作を行うために、前記ワード線、前記ビット線、及び、前記ソース線の夫々に対して所定の電圧を印加する電圧印加回路と、を備えてなり、
   前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
   前記電圧印加回路が、
   前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性または負極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、
   前記選択メモリセル内の前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に前記第１電圧と逆極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、
   前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に、前記第１書き換え動作と前記第２書き換え動作の内の前記第１書き換え電圧と前記第２書き換え電圧の絶対値の大きい方の基準書き換え電圧に対応する書き換え動作と同じ電圧極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記基準書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする半導体記憶装置。
2. 前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのソースを接続した直列回路で構成され、
   前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのドレインが共通の前記ビット線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ソース線に接続し、
   前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値のより小さい第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
   前記電圧印加回路が、
   前記第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、
   前記第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、
   前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記電圧印加回路が、
   前記第１書き換え動作と前記読み出し動作において前記ビット線に接地電圧を、前記第２書き換え動作において前記ソース線に接地電圧を、夫々印加することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記メモリセルが、前記可変抵抗素子の一方端と前記選択トランジスタのドレインを接続した直列回路で構成され、
   前記メモリセルアレイにおいて、同一列に配列した前記メモリセルの前記選択トランジスタのソースが共通の前記ソース線に接続し、前記メモリセルの前記可変抵抗素子の他方端が前記ビット線に接続し、
   前記可変抵抗素子が、両端間に第１書き換え電圧を印加することで電気抵抗が第１状態から第２状態に変化し、両端間に前記第１書き換え電圧とは逆極性で絶対値のより大きい第２書き換え電圧を印加することで電気抵抗を前記第２状態から前記第１状態へ変化することよって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、
   前記電圧印加回路が、
   前記第１書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ビット線を基準に正極性の第１電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第１書き換え電圧を印加し、
   前記第２書き換え動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第２電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧を印加し、
   前記読み出し動作において、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記ソース線を基準に正極性の第３電圧を印加し、前記選択メモリセル内の前記選択トランジスタのゲートに接続する前記ワード線に所定のワード線電圧を印加することで、選択メモリセル内の前記可変抵抗素子の両端間に前記第２書き換え電圧より絶対値が低電圧の読み出し電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記電圧印加回路が、
   前記第１書き換え動作において前記ビット線に接地電圧を、前記第２書き換え動作と前記読み出し動作において前記ソース線に接地電圧を、夫々印加することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記選択トランジスタがエンハンスメント型のＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
7. 前記選択トランジスタのゲート絶縁膜の膜厚と、前記電圧印加回路を含む周辺回路を構成するトランジスタのゲート絶縁膜の膜厚が同じであることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。