JP2008028051A

JP2008028051A - ナノラミネート構造誘電膜の形成方法

Info

Publication number: JP2008028051A
Application number: JP2006197546A
Authority: JP
Inventors: Shigehiko Nakanishi; 成彦中西
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-07-20
Filing date: 2006-07-20
Publication date: 2008-02-07
Also published as: US7754563B2; US20080135983A1

Abstract

【課題】半導体装置の大容量化に伴い、キャパシタ誘電膜の製造方法に関し、高い誘電率を有し、かつ高カバレジで平滑な誘電膜の製造方法を提供する。
【解決手段】キャパシタの下部電極上にナノラミネート構造SrO/TiO膜を表面反応律速状態の分子層堆積法で形成させる。TiO膜及びSrO膜は、各々温度１５０℃以上４００℃以下、圧力１０Torr以上大気圧以下で、各々１分子層以上、２０分子層以下で交互に層状に形成させる。これにより、高誘電率、高カバレジでしかも結晶性異物を発生させないナノラミネート構造SrO膜/TiO膜を得ることができる。
【選択図】図４

Description

本発明はナノラミネート構造誘電膜の形成方法に関し、特にSrO(酸化ストロンチウム)膜とTiO(酸化チタン)膜とを分子層積層したナノラミネート構造誘電膜の形成方法に関するものである。

最近の半導体装置は大容量化が進展し、ＤＲＡＭ（Dynamic Random Access Memory）においては、１Ｇｂｉｔの大容量メモリが実用化されている。ＤＲＡＭメモリセルは、通常１つのトランジスタと１つのキャパシタから構成されている。そのキャパシタに蓄えられた電荷量を記憶情報とし、トランジスタにより電荷のやり取りを行っている。キャパシタはトランジスタの拡散層電極に接続された下部電極と、基準電位に共通接続された上部電極との２つの電極を有し、その電極間にキャパシタ誘電膜を備えている。

大容量メモリにおいては、メモリセルの寸法縮小に伴い、キャパシタ部分の占有面積も縮小される。ところがＤＲＡＭにおいては、キャパシタの電荷量を記憶情報とすることから安定したメモリ動作のために、一定値以上の容量値が必要となる。縮小されたメモリセルの面積内で一定値以上の容量値を確保する方法として、キャパシタ誘電膜の薄膜化やキャパシタ誘電膜として高い誘電率を有する誘電体材料膜の適用が図られている。例えば、現状ではシリコン酸化膜(SiO₂)換算としては１ｎｍ以下の膜厚が要求される。そのために今までのSiO₂（シリコン酸化膜）や、Si₃N₄（シリコン窒化膜）より高い誘電率を有する誘電膜であるAlO（酸化アルミニウム:比誘電率約９）、Ta₂O₅（五酸化タンタル:比誘電率約５０）等が実用化されている。また比誘電率が１００を超えるSrTiO₃（チタン酸ストロンチウム。以下ＳＴＯ膜と記す）の実用化検討も進められている。

ＳＴＯ膜に関する特許文献として、本願発明者が出願した特許文献１（特開２００４−１４６５５９）がある。本願発明者は先願において、ＳＴＯ膜を４２０℃のＣＶＤ法で堆積した後、５００℃以上６５０℃以下で熱処理することで高い比誘電率（約１５０）を有する誘電膜を得ている。

特開２００４−１４６５５９号公報

本願発明者は、ＣＶＤ法で形成したＳＴＯ膜を詳細に分析した結果、ＳＴＯ膜の表面に微小な突起異物が多数存在していることを見出した。この突起異物は、少なくともＳＴＯ膜形成直後に観察されることから、成膜中に発生していることが明らかである。成膜中に何らかの原因で局所的に結晶化した状態の部分が生じると、その周囲に存在するストロンチウムもしくは酸化ストロンチウムが表面を移動し突起状に成長する結果生じるものと推察される。この突起異物は、ＳＴＯ膜の上に積層して形成される膜の成膜を阻害したり、ＳＴＯ膜自身の信頼性を低下させる原因となりうるものであり好ましくない。一方、ＤＲＡＭ大容量化の進展にともない、微細化されたメモリセルのキャパシタ容量値を確保するために、さらなる薄膜化や高カバレジで平滑なＳＴＯ膜の製造方法が求められている。

上記問題に鑑み、本発明の目的は、表面に突起異物が形成されることなく、より高カバレジで平滑な高い誘電率を有する誘電膜の製造方法を提供することにある。

本願は上記した課題を解決するために、基本的には下記に記載される技術を採用するものである。またその技術要旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。本願発明者は、鋭意検討した結果、ＳＴＯ膜を単層膜として形成する従来のＣＶＤ法に代えて、酸化ストロンチウム分子膜と酸化チタン分子膜を数層ずつ交互に積層して形成するようにして、その形成条件として半導体基板の温度１５０℃以上、４００℃以下、反応室内の圧力１０Torr以上、７６０Torr以下の条件、さらに好ましくは、温度３５０℃以上４００℃以下、圧力１０Torr以上、１００Torr以下の条件を選択することが、上記課題解決に有効であることを見出した。

したがって、本発明の誘電膜の形成方法は、反応室内に保持された半導体基板上に誘電膜を形成する方法であって、第１の酸化金属を分子層堆積し、第１の酸化金属膜を形成する第１の分子層堆積工程と、第２の酸化金属を分子層堆積し、第２の酸化金属膜を形成する第２の分子層堆積工程とを備えたことを特徴とする。

本発明の誘電膜の形成方法においては、前記第１及び第２の分子層堆積工程は、表面反応律速状態において分子層堆積することを特徴とする。

本発明の誘電膜の形成方法においては、前記第１及び第２の分子層堆積工程は、膜厚方向に１分子以上、１０分子以下の分子を堆積し、それぞれの分子層を形成することを特徴とする。

本発明の誘電膜の形成方法においては、前記第１及び第２の分子層堆積工程を、１分子層以上、２０分子層以下として交互に繰り返し、それぞれの分子層を形成することを特徴とする。

本発明の誘電膜の形成方法においては、前記第１の酸化金属は酸化ストロンチウムであり、前記第２の酸化金属は酸化チタンであることを特徴とする。

本発明の誘電膜の形成方法においては、酸化ストロンチウム膜は、前記半導体基板の温度１５０℃以上、４２５℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする。

本発明の誘電膜の形成方法においては、酸化チタン膜は、前記半導体基板の温度１５０℃以上、４７５℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする。

本発明の誘電膜の形成方法においては、酸化ストロンチウム膜及び前記酸化チタン膜は、前記半導体基板の温度１５０℃以上、４００℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする。

本発明の誘電膜の形成方法においては、酸化ストロンチウム膜及び前記酸化チタン膜は、前記半導体基板の温度３５０℃以上、４００℃以下、前記反応室内の圧力１０Torr以上、１００Torr以下の条件で形成されることを特徴とする。

本発明の誘電膜の形成方法においては、前記第１の酸化金属膜の下層に、さらに第１の誘電膜が形成されたことを特徴とする。

本発明の誘電膜の形成方法においては、前記第１の誘電膜は酸化アルミニウムであることを特徴とする。

本発明の半導体装置は、上記したいずれかの誘電膜の形成方法により形成された誘電膜をキャパシタの誘電膜として備えたことを特徴とする。

本願発明のナノラミネート構造誘電膜の形成方法は、気相蒸着法により表面反応律速となるウエハ温度領域で酸化ストロンチウム膜（以下、SrO膜と記す）と酸化チタン膜（以下、TiO膜と記す）とを積層する（以下、この積層膜をSrO膜/TiO膜と記す）。表面反応律速となるSrO膜形成温度は４２５℃以下で、TiO膜形成温度は４７５℃以下である。表面反応律速となるウエハ温度領域で形成することにより高カバレジ膜を得ることができる。また、各々１５０℃以上で成膜可能であり、より好ましくは３５０℃以上で実用的な膜の形成速度が得られる。

さらにナノラミネート構造SrO膜/TiO膜を、半導体基板の温度が１５０℃以上、４００℃以下で、かつ反応室内の圧力が１０Torr以上、７６０Torr以下の条件とし、各々１分子層以上、２０分子層以下で交互に層状に形成する。これにより、高誘電率、高カバレジで且つ突起異物を発生させないナノラミネート構造SrO膜/TiO膜を得ることができる。

本発明のナノラミネート構造SrO膜/TiO膜の形成方法について、図を参照して説明する。

本発明の実施例について、図１〜図４を用いて説明する。図１にはＤＲＡＭキャパシタの断面図、図２にはナノラミネート構造SrO膜/TiO膜の形成装置概略図、図３には原料ガスと酸化性ガスの供給のタイムシーケンス図、図４にはSrO膜およびTiO膜の形成速度アレニウスプロット図を示す。

図１に示すＤＲＡＭキャパシタは円筒状の立体構造をしている。最初に、半導体基板１上の層間絶縁膜２をＣＶＤ法により形成する。次に、層間絶縁膜２の所定の位置に、リソグラフィ法とドライエッチング法を用いてポリシリコンプラグ３を形成する。この時、ポリシリコンプラグ３の上面が層間絶縁膜２の表面よりも下に位置するように、オーバーエッチングする。次に、ポリシリコンプラグ３の上にバリヤメタル膜４を形成する。バリヤメタル膜４はチタンシリサイド膜と、その上に形成される窒化チタン膜で構成される。全面にバリヤメタル膜４を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜２の表面に形成されたバリヤメタル膜を除去する。次に、層間絶縁膜２とバリヤメタル膜４の上面に層間絶縁膜５をＣＶＤ法により形成する。次に、リソグラフィ法とドライエッチング法を用いて層間絶縁膜５にキャパシタとなる円筒状ホールを形成する。円筒状ホールはキャパシタ電極の表面積を増大させるために高アスペクト比のホールとする。このホール内に、周知の方法によりＲｕ（ルテニウム）膜からなる下部電極６を形成する。

次に、下部電極６上に、ナノラミネート構造SrO膜/TiO膜からなる誘電膜７を後述する条件で形成する。さらに、この誘電膜７上にＲｕ膜からなる上部電極８を形成することによりキャパシタが形成される。誘電膜７の形成後、もしくは誘電膜７上に上部電極８を形成した後、不活性雰囲気中で５００〜６００℃の熱処理を施すことができる。この熱処理により、ナノラミネート構造SrO膜/TiO膜を完全に結晶化させ、１００以上の比誘電率を実現できる。なお、前記誘電膜７と下部電極６の間に、AlO(酸化アルミニウム)膜等の非晶質誘電膜を形成してもよい。上記の各工程を経て形成されたＤＲＡＭキャパシタの下部電極６は、バリヤメタル膜４、ポリシリコンプラグ３、セルトランジスタの拡散層（不図示）に接続される。なお、半導体基板１には、セルトランジスタの他、ＤＲＡＭの構成に必要な要素が形成されている。

図２は、本発明のナノラミネート構造SrO膜/TiO膜を形成する形成装置の概略図である。反応室１００内にSr（ストロンチウム）原料ガス導入管２００、Ti（チタン）原料ガス導入管２１０、酸化性ガス導入管２２０から各ガスが導入される。Sr原料ガスには、例えばSr(METHD)₂ ：（ Bis- (Methoxy Ethoxy Tetramethyl Heptane Dionate)- Strontium）を用いる。Ti原料ガスには、例えばTi(MPD)(THD)₂：（ Bis (Tetramethyl Heptane Dionate)- (Methyl Pentane Dioxy)- Titanium）を用いる。また、酸化性ガスには、例えばO₂（酸素）を用いる。O₃（オゾン）、N₂O（亜酸化窒素）、NO（一酸化窒素）などを用いてもよい。そして、各ガスはシャワーヘッド３２０を通して、ヒーター３００上に設置された半導体基板３１０に供給される。反応室１００内は排気口２３０を通して、図示していないポンプに接続され、設定圧力に維持される。

本発明のナノラミネート構造SrO膜/TiO膜を形成する場合は、半導体基板の温度が１５０℃以上４００℃以下、反応室１００内の圧力が１０Torr以上、７６０Torr以下となっている。SrO膜形成では、Sr原料ガスと酸化性ガスを同時に供給する。同時に供給する方法に代えて、一方が常時供給され他方が間欠的に供給される方法を用いても良い。TiO膜形成では、Ti原料ガスと酸化性ガスを同時に供給する。同時に供給する方法に代えて、一方が常時供給され他方が間欠的に供給される方法を用いても良い。図３に原料ガスと酸化性ガスが同時に供給される場合のタイムシーケンスの一例を示した。形成する誘電膜が、例えばSrO膜からTiO膜へ、あるいはTiO膜からSrO膜へ変わるときには、置換ガスとしてN₂（窒素）を流す。置換ガスにより反応室１００内のガスを置換する。置換ガスのN₂は酸化性ガス導入管２２０から反応室１００内に導入される。

図４に、SrO膜とTiO膜の形成速度のアレニウスプロット図を示す。SrO膜形成に関して、４２５℃以下では活性化エネルギーが１４２．８kJ/molで表面反応律速となる。４２５℃以上では活性化エネルギーが４４．４kJ/molでガス供給律速となっている。また、TiO膜形成に関して、４７５℃以下では活性化エネルギーが１７７．３kJ/molで表面反応律速、４７５℃以上では活性化エネルギーが４３．０kJ/molでガス供給律速となっている。従って、円筒状の下部電極に形成したナノラミネート構造SrO膜/TiO膜の成膜形態は、SrO膜形成温度が４２５℃以下で、かつTiO膜形成温度が４７５℃以下の温度領域において高カバレジとなる。また各々１５０℃以上で成膜可能であるが、望ましくは実用的な膜の形成速度が得られる３５０℃以上がより好ましい。さらに反応室１００内の圧力は１０Torr以上、１００Torr以下がより好ましい。

誘電膜ナノラミネート構造SrO膜/TiO膜は、各々１分子層以上、２０分子層以下で交互に層状に形成する。さらに各分子層は膜厚方向に、１分子以上、１０分子以下の分子を堆積し、薄く形成することが好ましい。さらに１分子以上、３分子以下と薄く堆積することがより好ましい。１分子層としては堆積する分子を少なくし、SrO膜/TiO膜をできるだけ単分子層に近い状態で交互に配置することで、SrTiO₃（チタン酸ストロンチウム）に近い高誘電率となる。このように分子層堆積することで、より高い誘電率、より高カバレジ、しかも突起異物を発生させないナノラミネート構造SrO膜/TiO膜を得ることができる。

突起異物は、直径が２０〜１００ｎｍであり、走査型電子顕微鏡で容易に観察することができる。前述の特許文献に記載された、４２０℃のＣＶＤ法で圧力を０．５Torrとして、単層膜のＳＴＯ膜を形成し、その表面を走査型電子顕微鏡により観察すると、１×１０^９個/ｃｍ^２程度の突起異物が観察されるが、本実施例の方法によれば全く突起異物のないＳＴＯ膜を得ることが可能となる。

本願発明のナノラミネート構造誘電膜の形成方法においては、表面反応律速となるウエハ温度領域でナノラミネート構造SrO膜/TiO膜を形成する。表面反応律速となるSrO膜形成温度は４２５℃以下で、TiO膜形成温度は４７５℃以下である。表面反応律速となるウエハ温度領域で形成することにより高カバレジ膜を得ることができる。温度下限としては、各々１５０℃以上で成膜可能であり、３５０℃以上で実用的な膜の形成速度が得られる。さらに、この高カバレジとなる温度領域において、各々４００℃以下で反応室内の圧力を１０Torr以上、７６０Torr以下とすることにより突起異物の発生を抑止できる。本発明の形成方法により形成された誘電膜をキャパシタ誘電膜として備えることで大きな容量値を有し、安定動作する半導体装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更して実施することが可能であり、これらの変更例も本願に含まれることはいうまでもない。例えば、本願発明においては、酸化金属膜としてSrO膜とTiO膜をそれぞれ分子層として堆積したが、特にSrO膜とTiO膜に限定されるものではなく、他の酸化金属膜であってもよい。

本発明の実施例を示すＤＲＡＭキャパシタの断面図である。本発明の実施例を示すナノラミネート構造SrO膜/TiO膜形成装置の概略図である。本発明の実施例を示す原料ガスと酸化性ガスの供給のタイムシーケンスである。本発明の実施例を示すSrO膜/TiO膜形成速度のアレニウスプロット図である。

符号の説明

１半導体基板
２、５層間絶縁膜
３ポリシリコンプラグ
４バリヤメタル膜
６下部電極
７誘電膜
８上部電極
１００反応室
２００ Sr原料ガス導入管
２１０ Ti原料ガス導入管
２２０酸化性ガス導入管
２３０排気口
３００ヒーター
３１０半導体基板
３２０シャワーヘッド

Claims

反応室内に保持された半導体基板上に誘電膜を形成する方法において、第１の酸化金属を分子層堆積し、第１の酸化金属膜を形成する第１の分子層堆積工程と、第２の酸化金属を分子層堆積し、第２の酸化金属膜を形成する第２の分子層堆積工程とを備えたことを特徴とする誘電膜の形成方法。
前記第１及び第２の分子層堆積工程は、表面反応律速状態において分子層堆積することを特徴とする請求項１に記載の誘電膜の形成方法。
前記第１及び第２の分子層堆積工程は、膜厚方向に１分子以上、１０分子以下の分子を堆積し、それぞれの１分子層を形成することを特徴とする請求項１に記載の誘電膜の形成方法。
前記第１及び第２の分子層堆積工程を、１分子層以上、２０分子層以下として交互に繰り返し、それぞれの分子層を形成することを特徴とする請求項１に記載の誘電膜の形成方法。
前記第１の酸化金属は酸化ストロンチウムであり、前記第２の酸化金属は酸化チタンであることを特徴とする請求項１に記載の誘電膜の形成方法。
酸化ストロンチウム膜は、前記半導体基板の温度１５０℃以上、４２５℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする請求項５に記載の誘電膜の形成方法。
酸化チタン膜は、前記半導体基板の温度１５０℃以上、４７５℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする請求項５に記載の誘電膜の形成方法。
酸化ストロンチウム膜及び前記酸化チタン膜は、前記半導体基板の温度１５０℃以上、４００℃以下、前記反応室内の圧力１０Torr以上、７６０Torr以下の条件で形成されることを特徴とする請求項５に記載の誘電膜の形成方法。
酸化ストロンチウム膜及び前記酸化チタン膜は、前記半導体基板の温度３５０℃以上、４００℃以下、前記反応室内の圧力１０Torr以上、１００Torr以下の条件で形成されることを特徴とする請求項５に記載の誘電膜の形成方法。
前記第１の酸化金属膜の下層に、さらに第１の誘電膜が形成されたことを特徴とする請求項１に記載の誘電膜の形成方法。
前記第１の誘電膜は酸化アルミニウムであることを特徴とする請求項１０に記載の誘電膜の形成方法。
前記請求項１乃至１１のいずれかの誘電膜の形成方法により形成された誘電膜をキャパシタの誘電膜として備えたことを特徴とする半導体装置。