JP2008015636A - 等価回路モデル作成方法、等価回路モデル作成プログラム及び等価回路モデル作成装置 - Google Patents

Abstract

【課題】解析の精度を維持しつつ、計算量及び解析時間を低減し、記憶容量を低減する。
【解決手段】制御部２を構成するメッシュサイズ算出処理部は、解析条件情報に基づいて、最大のメッシュのサイズを算出し、開口抽出・除去処理部は、最大のメッシュの面積よりも小さな面積の開口を抽出し、開口情報を記憶部３に記憶させ、配線パターンから開口を除去し、最大のメッシュの面積よりも小さな面積の開口がない配線パターンに変更する。メッシュ分割処理部は、配線パターンをメッシュに分割し、補正値算出処理部は、開口情報を読み出し、開口が除去されたメッシュを求め、補正値を算出する。モデルパラメータ算出処理部は、各メッシュについて、回路情報に基づいて、モデルのパラメータを求め、補正値に基づいて補正されたパラメータを求める。
【選択図】図１

Description

この発明は、等価回路モデル作成方法、等価回路モデル作成プログラム及び等価回路モデル作成装置に係り、例えば、電源供給回路のノイズ解析を回路シミュレーションによって行うために用いられる等価回路モデル作成方法、等価回路モデル作成プログラム及び等価回路モデル作成装置に関する。

近年の半導体技術の進歩によって、電子機器の高度化、高速化が進んでいる。このため、電子機器の設計や、検証にかかるコストも増大してきている。そこで、設計の段階で、電子機器のシミュレーションによる検証が盛んに行われてきている。
特に、電源供給回路（電源分配回路）におけるノイズの解析が重要となっている。この解析には、電源供給回路のモデル化が必須である。特に、電源供給回路は、平面的に広がりを持つ配線パターン（ベタパターン）が存在する。このため、ベタパターンのモデル化が必要となる。

このため、ベタパターンのモデルは、配線パターンをメッシュ状に分割して、各メッシュでのモデルを求めることによって作成していた（例えば、特許文献１、特許文献２、特許文献３等参照。）。ここで、メッシュのサイズは、配線パターンの細かさや、解析する周波数や、解析の刻み時間（すなわち、必要とされる精度）等によって決定していた。

例えば、配線パターンの細かさに基づく場合には、ベタパターン面に開いた開口（非導体領域）の大きさに合わせてメッシュサイズを決定していた。
また、解析する周波数に基づく場合には、メッシュサイズは、例えば、トランジスタの立上り時間（立下り時間）より導かれる所定の計算式に従って分割する（例えば、特許文献２等参照。）。

ところで、メッシュに分割したモデルを用いて解析するために必要な時間及び記憶容量は、メッシュ数に依存し、メッシュ数が多いほど、所要時間及び記憶容量は増加する。このため、同程度の精度であれば、メッシュ数は少ないほど望ましい。
実際の多層プリント回路基板のベタパターンにおいては、基板の垂直方向（厚さ方向）に沿って配線するためのスルーホールの周囲に、クリアランスホールと呼ばれる微細な開口が多数形成されている。

このクリアランスホールの大きさは、解析する周波数や、必要な精度で決まるメッシュサイズよりも小さい場合が殆どである。
このため、実際のクリアランスホールを含めたベタパターンのモデルを作成するためには、解析する周波数や、必要な精度で決まるメッシュサイズよりも小さなメッシュを生成する必要があった。
特開２００２−３６８１１６号公報 特開２００３−１４１２０５号公報 特開２００３−１５７２９６号公報

解決しようとする問題点は、例えば、クリアランスホール等の微細な開口を多く含むベタパターンについて、等価回路モデルを作成しようとすると、メッシュ数が膨大な数となり、必要以上に計算量が増大化し、かつ、大きな記憶容量を必要とするという点である。

すなわち、ベタパターン面に開いた開口（非導体領域）の大きさに合わせてメッシュサイズを決定することによって、解析する周波数や、必要な精度で決まるメッシュサイズよりもメッシュサイズが小さくなってしまい、精度が向上することなくメッシュ数が増大化してしまう。

この発明は、上述の事情に鑑みてなされたもので、メッシュ数を適正化し、解析の精度を維持しつつ、計算量及び解析時間を低減し、かつ、記憶容量を低減するために寄与することがきる等価回路モデル作成方法、等価回路モデル作成プログラム及び等価回路モデル作成装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、メッシュ分割法を用いて単数又は複数の開口部を有する対象配線パターンの等価回路モデルを作成するための方法に係り、上記対象配線パターンが有する上記単数又は複数の開口部のうち、上記メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した上記微細開口部を上記対象配線パターンから除去して擬似配線パターンとし、該擬似配線パターンの等価回路モデルを作成し、次に、除去された上記微細開口部についての寸法情報に基づいて、上記擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、上記補正値に基づいて上記パラメータを補正し、補正されたパラメータに基づいて、上記対象配線パターンの最終的な等価回路モデルを作成することを特徴としている。

また、請求項２記載の発明は、請求項１記載の等価回路モデル作成方法に係り、上記擬似配線パターンを、複数のメッシュに分割するメッシュ分割ステップと、上記複数のメッシュのうち、上記微細開口部が除去された擬似メッシュに対応付けて、上記擬似メッシュ毎の等価回路を構成する回路要素を配置する回路要素配置ステップと、上記擬似メッシュに対応する上記回路要素の第１のパラメータを算出する第１のパラメータ算出ステップと、上記微細開口部が残存した場合の上記回路要素の第２のパラメータを求めるための上記第１のパラメータに対する補正値を算出する補正値算出ステップと、上記第１のパラメータと、上記補正値とに基づいて、上記第２のパラメータを算出する第２のパラメータ算出ステップと、上記回路要素に上記第２のパラメータを対応付けて、上記等価回路を求める等価回路作成ステップと、上記各等価回路に基づいて、上記対象配線パターンの等価回路モデルを作成するモデル作成ステップとを備えたことを特徴としている。

また、請求項３記載の発明は、請求項２記載の等価回路モデル作成方法に係り、精度情報又は解析周波数情報に基づいて、上記メッシュの面積を算出するメッシュ面積算出ステップと、上記微細開口部の寸法情報、個数情報、形状情報、又は配置位置情報を含む開口部情報を、開口部情報記憶手段に記憶させる開口部情報記憶ステップとを備え、上記回路要素配置ステップでは、上記対象配線パターンの回路情報に基づいて、上記等価回路を構成する回路要素を配置し、上記メッシュ分割ステップでは、上記擬似配線パターンと、上記メッシュの面積とに基づいて、上記擬似配線パターンを上記メッシュに分割し、上記補正値算出ステップでは、上記開口部情報記憶手段から上記開口部情報を読み出し、除去された上記微細開口部に対応する上記擬似メッシュを求めて、上記補正値を算出し、上記第１のパラメータ算出ステップでは、上記擬似メッシュについて、上記回路情報に基づいて、上記等価回路を構成する回路要素の上記第１のパラメータを求めることを特徴としている。

また、請求項４記載の発明は、請求項１、２又は３記載の等価回路モデル作成方法に係り、上記回路要素の上記第１のパラメータ及び上記第２のパラメータは、抵抗素子の抵抗値と、インダクタンス素子のインダクタンスと、キャパシタンス素子のキャパシタンスとのうち少なくとも１つを含むことを特徴としている。

また、請求項５記載の発明は、請求項４記載の等価回路モデル作成方法に係り、上記補正値算出ステップで、抵抗値の補正値を、メッシュの面積／（メッシュの面積−微細開口部の面積）によって求め、キャパシタンスの補正値を、除去された上記微細開口部によるキャパシタンスの減少量として求めることを特徴としている。

また、請求項６記載の発明は、請求項５記載の等価回路モデル作成方法に係り、上記補正値算出ステップでは、抵抗素子の上記第１のパラメータとしての抵抗値に上記補正値を乗じて補正された抵抗値を求め、キャパシタンス素子の上記第１のパラメータとしてのキャパシタンスから上記補正値を減じて補正されたキャパシタンスを求めることを特徴としている。

また、請求項７記載の発明は、請求項６記載の等価回路モデル作成方法に係り、上記微細開口部は、略円形形状に形成され、上記微細開口部が形成された第１の導電層と、第２の導電層とが絶縁層を介して互いに平行に配置され、上記補正値算出ステップでは、キャパシタンス素子の補正値Ｃdが、上記微細開口部の半径をｒ、上記絶縁層の厚さをＤ、上記絶縁層を構成する誘電体の誘電率をε、ａを所定の定数、πを円周率として、式（３）によって与えられることを特徴としている。

また、請求項８記載の発明は、請求項７記載の等価回路モデル作成方法に係り、上記補正値算出ステップでは、所定の定数ａとして、１．０以上１．４以下の実数値を用いることを特徴としている。

また、請求項９記載の発明に係る等価回路モデル作成プログラムは、コンピュータに請求項１乃至８のうちいずれか１に記載の等価回路モデル作成方法を実行させることを特徴としている。

また、請求項１０記載の発明は、メッシュ分割法を用いて単数又は複数の開口部を有する対象配線パターンの等価回路モデルを作成するための等価回路モデル作成装置に係り、上記対象配線パターンが有する上記単数又は複数の開口部のうち、上記メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した上記微細開口部を上記対象配線パターンから除去して擬似配線パターンとする開口部除去手段と、該擬似配線パターンの等価回路モデルを作成する擬似モデル作成手段と、除去された上記微細開口部についての寸法情報に基づいて、上記擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、上記補正値に基づいて上記パラメータを補正する補正手段と、補正されたパラメータに基づいて、上記対象配線パターンの最終的な等価回路モデルを作成する対象モデル作成手段とを備えたことを特徴としている。

また、請求項１１記載の発明は、請求項１０記載の等価回路モデル作成装置に係り、上記擬似配線パターンを、複数のメッシュに分割するメッシュ分割手段とを備えてなり、上記擬似モデル作成手段は、上記複数のメッシュのうち、上記微細開口部が除去された擬似メッシュに対応付けて、上記擬似メッシュ毎の等価回路を構成する回路要素を配置する回路要素配置手段と、上記擬似メッシュに対応する上記回路要素の第１のパラメータを算出する第１のパラメータ算出手段とを有してなり、上記補正手段は、上記微細開口部が残存した場合の上記回路要素の第２のパラメータを求めるための上記第１のパラメータに対する補正値を算出する補正値算出手段と、上記第１のパラメータと、上記補正値とに基づいて、上記第２のパラメータを算出する第２のパラメータ算出手段と、上記回路要素に上記第２のパラメータを対応付けて、上記等価回路を求める等価回路作成手段とを有してなり、上記対象モデル作成手段は、上記各等価回路に基づいて、上記対象配線パターンの等価回路モデルを作成することを特徴としている。

また、請求項１２記載の発明は、請求項１１記載の等価回路モデル作成装置に係り、精度情報又は解析周波数情報に基づいて、上記メッシュの面積を算出するメッシュ面積算出手段と、上記微細開口部の寸法情報、個数情報、形状情報、又は配置位置情報を含む開口部情報を記憶するための開口部情報記憶手段と、上記開口部情報を上記開口部情報記憶手段に記憶させる開口部情報記憶制御手段とを備え、上記回路要素配置手段は、上記対象配線パターンの回路情報に基づいて、上記等価回路を構成する回路要素を配置し、上記メッシュ分割手段は、上記擬似配線パターンと、上記メッシュの面積とに基づいて、上記擬似配線パターンを上記メッシュに分割し、上記補正値算出手段は、上記開口部情報記憶手段から上記開口部情報を読み出し、除去された上記微細開口部に対応する上記擬似メッシュを求めて、上記補正値を算出し、上記第１のパラメータ算出手段は、上記擬似メッシュについて、上記回路情報に基づいて、上記等価回路を構成する回路要素の上記第１のパラメータを求めることを特徴としている。

また、請求項１３記載の発明は、請求項１０、１１又は１２記載の等価回路モデル作成装置に係り、上記回路要素の上記第１のパラメータ及び上記第２のパラメータは、抵抗素子の抵抗値と、インダクタンス素子のインダクタンスと、キャパシタンス素子のキャパシタンスとのうち少なくとも１つを含むことを特徴としている。

また、請求項１４記載の発明は、請求項１３記載の等価回路モデル作成装置に係り、上記補正値算出手段は、抵抗値の補正値を、メッシュの面積／（メッシュの面積−微細開口部の面積）によって求め、キャパシタンスの補正値を、除去された上記微細開口部によるキャパシタンスの減少量として求めることを特徴としている。

また、請求項１５記載の発明は、請求項１４記載の等価回路モデル作成装置に係り、上記補正値算出手段は、抵抗素子の上記第１のパラメータとしての抵抗値に上記補正値を乗じて補正された抵抗値を求め、キャパシタンス素子の上記第１のパラメータとしてのキャパシタンスから上記補正値を減じて補正されたキャパシタンスを求めることを特徴としている。

また、請求項１６記載の発明は、請求項１５記載の等価回路モデル作成装置に係り、上記微細開口部は、略円形形状に形成され、上記微細開口部が形成された第１の導電層と、第２の導電層とが絶縁層を介して互いに平行に配置され、上記補正値算出手段は、キャパシタンス素子の補正値Ｃdが、上記微細開口部の半径をｒ、上記絶縁層の厚さをＤ、上記絶縁層を構成する誘電体の誘電率をε、ａを所定の定数、πを円周率として、式（４）によって求めることを特徴としている。

また、請求項１７記載の発明は、請求項１６記載の等価回路モデル作成装置に係り、上記補正値算出手段は、所定の定数ａとして、１．０以上１．４以下の実数値を用いることを特徴としている。

この発明の構成によれば、対象配線パターンが有する単数又は複数の開口部のうち、メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した微細開口部を対象配線パターンから除去して擬似配線パターンとし、擬似配線パターンの等価回路モデルを作成し、除去された微細開口部についての寸法情報に基づいて、擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、補正値に基づいてパラメータを補正し、補正されたパラメータに基づいて、対象配線パターンの最終的な等価回路モデルを作成するので、メッシュ数を適正化し、解析の精度を維持しつつ、計算量及び解析時間を低減し、かつ、記憶容量を低減するために寄与することができる。

対象配線パターンが有する単数又は複数の開口部のうち、メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した微細開口部を対象配線パターンから除去して擬似配線パターンとし、擬似配線パターンの等価回路モデルを作成し、除去された微細開口部についての寸法情報に基づいて、擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、補正値に基づいてパラメータを補正し、補正されたパラメータに基づいて、対象配線パターンの最終的な等価回路モデルを作成ことによって、メッシュ数を適正化し、解析の精度を維持しつつ、計算量及び解析時間を低減し、かつ、記憶容量を低減するために寄与するという目的を実現した。

図１は、この発明の第１の実施例である等価回路モデル作成装置の構成を示すブロック図、図２は、同等価回路モデル作成装置の構成及び機能を説明するための説明図、図３は、同等価回路モデル作成装置の記憶部の構成を示すブロック図、また、図４は、同等価回路モデル作成方法を説明するための処理手順図である。
この等価回路モデル作成方法は、等価回路モデル作成プログラムが、例えば、図１及び図２に示すような、等価回路モデル作成装置１に組み込まれて実行される。これにより、等価回路モデル（解析モデル）の作成が行われる。

等価回路モデル作成装置１は、同図に示すように、ＣＰＵ（Central Processing Unit）を有してなり、記憶部３に記憶された所定の制御プログラムに従って構成各部を制御する制御部２と、各種プログラムやデータが記憶される記憶部３と、解析条件情報や回路情報が入力される入力部４と、作成された等価回路モデルを出力する出力部５とを備えたコンピュータ等の情報処理装置によって構成されている。
この等価回路モデル作成装置１には、作成された等価回路モデルを用いて電源供給回路におけるノイズ等の解析を行う解析装置６が、出力部５を介して接続される。

制御部２は、記憶部３に記憶された制御プログラムに従って、例えば、メッシュサイズ算出処理や、開口抽出・除去処理、メッシュ分割処理、補正値算出処理、モデルパラメータ算出処理、モデル出力制御処理等を実行する。
すなわち、制御部２は、図２に示すように、記憶部３に記憶された制御プログラムを実行することによって、メッシュサイズ算出処理部８や、開口抽出・除去処理部９、メッシュ分割処理部１１、補正値算出処理部１２、モデルパラメータ算出処理部１３、モデル出力制御処理部１４等として機能する。

メッシュサイズ算出処理部８は、入力された解析条件情報及び回路情報に基づいて、使用する最大のメッシュサイズを算出する。
すなわち、メッシュサイズ算出処理部８は、解析を行う最大の周波数の情報や、解析の刻み時間、アクティブ素子の動作速度、解析に必要な精度、パターンのサイズ、解析装置６が解析可能なメッシュ数、要求される解析時間等に基づいて、最大のメッシュ（単位メッシュ）のサイズを算出する。

開口抽出・除去処理部９は、最大のメッシュのサイズよりも小さなサイズの開口を抽出し、抽出した開口の形状、サイズ、及び位置等を記憶部３に開口情報として記憶させ、配線パターンから上記小さなサイズの開口を除去し、元の配線パターンを、最大のメッシュのサイズよりも小さなサイズの開口がない配線パターンに変更する。
メッシュ分割処理部１１は、開口抽出・除去処理部９によって変更された上記小さな面積の開口がない配線パターンと、メッシュサイズ算出処理部８によって算出された最大のメッシュサイズとに基づいて、配線パターンをメッシュに分割する。

補正値算出処理部１２は、記憶部３から開口抽出・除去処理部９によって抽出された開口情報を読み出し、開口に対応するメッシュを求め、抽出した開口があるメッシュについて、開口の大きさや形状、個数等に基づいて、補正値を算出する。
モデルパラメータ算出処理部１３は、メッシュ分割処理部１１によって分割されて得られた各メッシュについて、回路情報やメッシュサイズに基づいて、まず、補正無しの等価回路モデルのパラメータを求め、さらに、補正値算出処理部１２によって算出された補正値を用いて補正されたパラメータを求める。
モデル出力制御処理部１４は、メッシュ分割処理部１１によって分割されて得られたメッシュと、モデルパラメータ算出処理部１３によって求められたパラメータとに基づいて、解析装置６で扱われるデータ形式に適合したデータ形式に変換して、等価回路モデルのパラメータを出力する。

記憶部３は、内部記憶装置と、外部記憶装置とからなる。内部記憶装置は、ＲＯＭやＲＡＭ等の半導体メモリからなる。外部記憶装置は、ＦＤ（フレキシブル・ディスク）が装着されるＦＤドライバ、ＨＤ（ハード・ディスク）が装着されるＨＤドライバ、ＭＯ（光磁気）ディスクが装着されるＭＯディスクドライバ、あるいはＣＤ（コンパクト・ディスク）−ＲＯＭ、ＣＤ−Ｒ（Recordable）、ＣＤ−ＲＷ（ReWritable）やＤＶＤ（デジタル・ビデオ・ディスク）−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等が装着されるＣＤ／ＤＶＤドライバ等からなる。

上記等価回路モデル作成方法は、例えば、等価回路モデル作成プログラムとして、ＦＤ、ＨＤ、ＭＯディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷやＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等の記憶媒体に記憶されており、各々が対応する外部記憶装置に装着され、実行時に読み出されてＲＡＭにロードされる。この記憶媒体は、ＲＯＭ等の半導体メモリでも良い。

記憶部３は、図３に示すように、制御プログラム等が記憶されたプログラム記憶部１６と、各種情報が記憶された情報記憶部１７とを有してなっている。
プログラム記憶部１６は、例えば、メッシュサイズ算出処理プログラムが記憶されたメッシュサイズ算出処理プログラム記憶領域１８と、開口抽出・除去処理プログラムが記憶された開口抽出・除去処理プログラム記憶領域１９と、メッシュ分割処理プログラムが記憶されたメッシュ分割処理プログラム記憶領域２１と、補正値算出処理プログラムが記憶された補正値算出処理プログラム記憶領域２２と、モデルパラメータ算出処理プログラムが記憶されたモデルパラメータ算出処理プログラム記憶領域２３と、モデル出力制御処理プログラムが記憶されたモデル出力制御処理プログラム記憶領域２４とを有している。

情報記憶部１７は、図４に示すように、開口情報が記憶される開口情報記憶領域２６と、解析条件情報が記憶される解析条件情報記憶領域２７と、回路情報が記憶される回路情報記憶領域２８とを有している。
開口情報は、除去する開口の寸法・形状情報や、位置情報等を含んでいる。
解析条件情報は、解析する周波数範囲や、解析時間（刻み時間）、必要な解析精度等のメッシュサイズを決定するための情報を含んでいる。
回路情報は、解析対象の配線パターンの形状や、電気的特性等の情報を含んでいる。

入力部４は、メッシュサイズの決定及び等価回路モデル作成のための解析条件情報や回路情報を入力するために用いられ、キーボードやマウス等からなる操作部を有している。
出力部５は、解析装置６に接続されると共に、作成された等価回路モデルを表示するために用いられ、ＣＲＴディスプレイ、液晶ディスプレイ、あるいはプラズマディスプレイなどからなる表示部を有している。
解析装置６は、ＣＰＵを有してなる制御部が、所定の制御プログラムに従って、出力装置から入力された等価回路モデルに基づいて、データを解析して、解析結果を出力する。

次に、図４を参照して、等価回路モデル作成方法について説明する。
まず、メッシュサイズ算出処理部８は、解析条件情報に基づいて、使用する最大のメッシュサイズを算出する（ステップＳＡ１１（図４））。
メッシュサイズ算出処理部８は、アクティブ素子の動作速度に基づいてメッシュサイズを求める方法や、解析を行う最大周波数に対応する電磁波の波長より短い長さ（例えば、上記波長の１／２０）をメッシュサイズとする方法、解析装置６が解析時間や記憶容量等の制限内で解析可能な最大メッシュ数で、配線パターンのサイズを除してメッシュサイズを求める方法、メッシュサイズと解析誤差との間の関係式（例えば、解析誤差＝ｓｉｎ（メッシュの辺の長さ／解析する周波数での電磁波の波長））と、必要とする解析精度とによってメッシュサイズを求める方法、入力により指定されたメッシュサイズを採用する方法等によって、最大のメッシュサイズを算出する。

次に、開口抽出処理部９は、ステップＳＡ１２で、未処理の開口の有無を判断し、未処理の開口が有る場合は、ステップＳＡ１３へ進み、未処理の開口が無い場合には、ステップＳＡ１６へ進む。
ステップＳＡ１３で、開口抽出処理部９は、配線パターンを抽出し、配線パターンを含む面上で、配線パターンに囲まれた配線ではない領域を、開口として抽出する。

次に、開口抽出処理部９は、抽出した開口のサイズ（面積）が、最大のメッシュのサイズ（面積）よりも小さいか否か判断し、抽出した開口のサイズが最大のメッシュのサイズよりも小さい場合には、ステップＳＡ１４へ進み、これ以外の場合には、ステップＳＡ１２へ戻る。こうして、開口抽出処理部９は、最大のメッシュのサイズよりも小さなサイズの開口を抽出する。

次に、開口抽出処理部９は、抽出した開口の形状、サイズ、及び位置等を記憶部３に開口情報として記憶させ（ステップＳＡ１４）、配線パターンから開口を除去し、最大のメッシュの面積よりも小さな面積の開口がない配線パターンに変更する（ステップＳＡ１５）。
開口抽出処理部９によって、全ての開口について抽出処理が行われた場合（全ての開口を抽出した場合）には、ステップＳＡ１６で、メッシュ分割処理部１１は、小さな面積の開口がない配線パターンと、最大のメッシュサイズとに基づいて、配線パターンをメッシュに分割する。メッシュ分割処理部１１は、例えば、均等な矩形状や、三角形状のメッシュに分割する。

補正値算出処理部１２は、ステップＳＡ１７で、開口が除去されたメッシュで、補正値未算出のメッシュ開口の有無を判断し、未処理のメッシュが有る場合は、ステップＳＡ１８へ進み、未処理のメッシュが無い場合には、ステップＳＡ２０へ進む。
ステップＳＡ１８で、補正値算出処理部１２は、要求される精度に応じて、又は入力部４を介した設定操作によって、決定された所定の等価回路を構成する回路素子の各パラメータの補正値算出方法を選択する。すなわち、補正値算出処理部１２は、所定の近似式を用いて補正値を用いる方法や、予め求められた変換テーブルを用いる方法等のなかから選択する。
所定の近似式では、開口の形状及びサイズ、導体間の離隔、開口数等に基づいて、補正値が算出される。

補正値算出処理部１２は、例えば、等価回路を構成する回路素子として、キャパシタンス素子のパラメータ（キャパシタンス）の補正値を求める場合に、所定の近似式を用いる方法、静電磁界シミュレータを用いる方法、有限要素法等による数値解析によって求める方法、及び予め用意した変換テーブルを用いる方法等のなかから選択する。
次に、補正値算出処理部１２は、開口情報を読み出し、開口が除去された対応するメッシュについて、各パラメータの補正値を算出する（ステップＳＡ１９）。

次に、モデルパラメータ算出処理部１３は、各メッシュについて、回路情報に基づいて、等価回路モデルの各回路素子について、未補正のパラメータを求め（ステップＳＡ２０）、さらに、補正値算出処理部１２によって求められた補正値に基づいて、補正されたパラメータを求める（ステップＳＡ２１）。
次に、モデル出力制御処理部１４は、各メッシュと、各パラメータとに基づいて作成された等価回路モデルを、解析装置６で扱うにデータ形式に適合したデータ形式（例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）に変換して、モデルのパラメータを解析装置へ出力する。

このように、この例の構成によれば、最大のメッシュのサイズを、解析の最大周波数、又は要求される精度に基づいて決定し、最大のメッシュのサイズよりも小さなサイズの開口を抽出し、配線パターンから小さなサイズの開口を除去し、最大のメッシュのサイズよりも小さなサイズの開口がない配線パターンに変更し、小さなサイズの開口がない配線パターンと、最大のメッシュサイズとに基づいて、配線パターンをメッシュに分割し、小さなサイズの開口が除去されたメッシュを求め、等価回路を構成する各回路素子のパラメータの補正値を算出するので、メッシュ数を必要十分な数に適正化し、解析の精度を維持しつつ、計算量及び解析時間を低減し、かつ、記憶容量を低減することができる。

図５は、この発明の第２の実施例である等価回路モデル作成装置の構成及び機能を説明するための説明図である。
この例が上述した第１の実施例と大きく異なるところは、第１の実施例では、解析処理を、解析装置で行ったのに対して、制御部が実行するように構成した点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、第１の実施例と同一の構成要素については、図５において、例えば、図２で用いた符号と同一の符号を用いて、その説明を簡略にする。

この例の等価回路モデル作成装置１Ａは、図５に示すように、記憶部３に記憶された所定の制御プログラムに従って構成各部を制御する制御部２Ａと、各種プログラムやデータが記憶される記憶部３と、入力部４と、出力部５とを備えたコンピュータ等の情報処理装置によって構成されている。

制御部２Ａは、図５に示すように、記憶部３に記憶された制御プログラムを実行することによって、メッシュサイズ算出処理部８や、開口抽出・除去処理部９、メッシュ分割処理部１１、補正値算出処理部１２、モデルパラメータ算出処理部１３、モデル出力制御処理部１４、データ解析処理微３１等として機能する。
データ解析処理微３１は、モデル出力制御処理部１４から出力された等価回路モデルに基づいて、データを解析して、解析結果を出力する。

この例の構成によれば、上述した第１の実施例と略同様の効果を得ることができる。
加えて、単一の装置で、等価回路モデル作成処理と共に、解析処理も実行することができる。

図６は、この発明の第３の実施例である等価回路モデル作成方法を説明するための説明図であって、等価回路モデル作成装置に入力される回路情報としての配線パターンが形成された配線板の例を示す斜視図、図７は、同等価回路モデル作成方法を説明するための説明図であって、開口抽出・除去処理がなされた同配線板の例を示す斜視図、図８は、同等価回路モデル作成方法を説明するための説明図であって、メッシュ分割処理がなされた同配線板の例を示す斜視図、図９は、同等価回路モデル作成方法を説明するための説明図であって、メッシュの等価回路を示す回路図、また、図１０は、同等価回路を構成するキャパシタンス素子の補正値の算出方法を説明するための示性図である。

この例が上述した第１の実施例と大きく異なるところは、例えば、第１の実施例では、各パラメータの補正値の算出方法として、複数の方法のなかから適切な方法を選択したのに対して、特に、等価回路を構成する回路素子としてのキャパシタンスのパラメータの所定の近似式を用いて求めるように構成した点である。
なお、第１の実施例と同一の構成要素については、例えば、図２で用いた符号と同一の符号を用いて説明する。

この例では、回路情報として、図６に示すように、例えば、電源層として用いられ、上部配線パターンが形成された上部導電層４１と、グランド層として用いられ、下部配線パターンが形成された下部導電層４２とが、誘電体層４３を介して互いに平行に対向配置されてなる配線板４４が与えられる。
ここで、上部導電層４１及び下部導電層４２は、共に略正方形状（例えば、幅Ｗ＝１８ｍｍ、長さＬ＝１８ｍｍ）の導電層からなり、上部導電層４１には、スルーホールとしての比較的大口径（例えば、直径Ｂ1＝６．８ｍｍ）の開口４５と、複数（この例では７つ）のクリアランスホールとしての比較的小口径（例えば、直径Ｂ2＝１ｍｍ）の開口４６ａ，４６ｂ，…とが形成され、下部導電層４２は、その全面がベタパターンとされ、開口は形成されていない。

また、上部導電層４１及び下部導電層４２は、例えば、銅箔（導電率σが、（σ＝５７６０００００［Ｓ／ｍ］）、厚さｈが、例えば、（ｈ＝３５［μｍ］））からなり、誘電体層４３は、厚さＤが、例えば、（Ｄ＝１［ｍｍ］）、比誘電率εrが、例えば、（εr＝４）の平板状のエポキシ樹脂等からなっている。
この例では、メッシュの等価回路モデルとして、図９に示すように、対をなす上部導体５５と下部導体５９について、抵抗素子５１、インダクタンス素子５２、及びキャパシタンス素子５３によって構成されたモデル（ＳＰＩＣＥの等価回路）を採用する。

すなわち、上部導体５５の等価回路（各メッシュ４７ａ，４７ｂ，…（４８，４８，…）の等価回路）は、抵抗素子５１とインダクタンス素子５２とが直列接続された４本の電源配線５６がノード５７で接続されてなる十字形の電源網５８から構成される。
なお、図９において、図示を省略しているが、下部導体５９の等価回路は、上部導体５５の等価回路と略同一構成である。但し、開口が形成されていないことにより、補正はなされない。
この等価回路モデルにおいて、上部導体５５及び下部導体５９に対応する両電源網のノード同士は、キャパシタンス素子５３を介して接続されている。

ここで、抵抗素子５１のパラメータ（抵抗値）Ｒは、上部導体５５（下部導体５９）のの導体の抵抗値から求まり、キャパシタンス素子５３のパラメータ（キャパシタンス）Ｃは、誘電体層４３を介して配置された上部導体５５及び下部導体５９を、平行平板形コンデンサと見なしたときのキャパシタンスより求まり、インダクタンス素子５２のパラメータ（インダクタンス）Ｌは、上部導体５５と下部導体５９との間を通る電磁波の速度とキャパシタンスより求まる。
また、この例では、解析条件情報として、例えば、解析上限周波数ｆを、（ｆ＝２．５［ＧＨｚ］）、分割サイズを波長の１／２０以下とする等の条件情報が与えられる。

メッシュサイズ算出処理部８は、入力された解析条件情報及び回路情報に基づいて、使用するメッシュサイズを算出する。
メッシュサイズ算出処理部８は、例えば、最大周波数に対応する電磁波の波長λを、真空中の光速をｖ0として、（λ＝（ｖ0／（ｆεr^１／２））＝（３０００００［ｋｍ／ｓ］／（２．５［GHｚ］×２））＝６０［ｍｍ］）と求め、メッシュサイズを、例えば、電磁波の波長λの１／２０に設定して、３［ｍｍ］角とする。

開口抽出・除去処理部９は、配線パターンを抽出し、配線パターンの面上で、配線パターンに囲まれた配線部分を、開口として抽出する。
開口抽出・除去処理部９は、上部導電層４１に、例えば、比較的大口径（例えば、直径Ｂ1＝６．８［ｍｍ］）の開口４５を１箇所に、比較的小口径（例えば、直径Ｂ2＝１［ｍｍ］）の開口４６ａ，４６ｂ，…を７箇所に検出する。

開口抽出・除去処理部９は、メッシュの面積が、９［ｍｍ^２］であり、比較的大口径の開口４５の面積が３６．３［ｍｍ^２］、比較的小口径の開口４６ａ，４６ｂ，…の面積が０．７８５［ｍｍ^２］であることから、メッシュと開口との面積を比較し、比較的大口径の開口４５を残し、比較的小口径の開口４６ａ，４６ｂ，…を除去し、図７に示すような配線パターンとする。図７において、上部導電層４１ａは、開口４６ａ，４６ｂ，…が除去されている。
開口抽出・除去処理部９は、メッシュのサイズよりも小さなサイズの開口を抽出し、抽出した開口の形状、サイズ、及び位置等を記憶部３に開口情報として記憶させ、配線パターンから上記小さなサイズの開口を除去し、元の配線パターンを、最大のメッシュのサイズよりも小さなサイズの開口がない配線パターンに変更する。

メッシュ分割処理部１１は、開口抽出・除去処理部９によって変更された上記小さな面積の開口がない配線パターンと、メッシュサイズ算出処理部８によって算出されたメッシュサイズとに基づいて、上部配線パターンが形成された上部導電層４１を正方形状のメッシュに分割する。なお、メッシュ分割処理部１１は、下部配線パターンが形成された下部導電層４２についても、同様に正方形状のメッシュに分割する。

メッシュ分割処理部１１は、この例では、図８に示すように、上部導電層４１を３ｍｍ角の正方形のメッシュに均等に分割する。この結果、上部導電層４１は、６×６に分割される。ここで、開口が１箇所で除去されたメッシュ４７ａ，４７ｂ，…と、開口が２箇所で除去されたメッシュ４７ｃと、開口が形成されていなかったメッシュ４８，４８，…とが生成される。

補正値算出処理部１２は、記憶部３から開口抽出・除去処理部９によって抽出された開口情報を読み出し、開口に対応するメッシュを求め、抽出した開口があるメッシュについて、開口の大きさや形状、個数等に基づいて、補正値を算出する。
ここで、抵抗素子のパラメータＲは、メッシュの面積／（メッシュの面積−開口数×開口の面積）倍となる。この例では、同一の形状及びサイズ（この例では、直径１ｍｍ）の開口が除去されており、同一の形状及びサイズ（この例では、３ｍｍ角の正方形）のメッシュが形成される。このため、開口の数に対応した補正値を求めれば良い。

開口が１箇所に形成されたメッシュ４７ａ，４７ｂ，…では、（Ｒa＝９／（９−０．７８５）＝１．１０倍）、開口が２箇所に形成されたメッシュ４７ｃでは、（Ｒa＝９／（９−２×０．７８５）＝１．２１倍）となる。
キャパシタンス素子のパラメータ（キャパシタンス）Ｃは、開口の存在により減少する。この例では、近似式である式（５）に従って、平行平板コンデンサの中心部に開口がある場合の減少量Ｃdを、補正値として算出する。

ここで、εは，誘電体の誘電率、ｒは、開口の半径、Ｄは、誘電体の厚さ（高さ）、ａは、所定の定数（この例では、ａ＝１．２）を示す。
式（５）は、半径ｒの円形の平行平板コンデンサにおいて、縁の影響を無視した場合のキャパシタンスを求める式である。

なお、式（５）において、ａ＝１，１．２，１．４とした場合について求めた補正値Ｃd（それぞれ、図１０中、曲線Ｌ1，Ｌ2，Ｌ3で表示）を、公知の静電磁界シミュレータを用いて求めた減少値（０．２≦ｒ≦１０、０．１≦Ｄ≦１．６で、４５点シミュレーションを行った結果（図１０中、「○」で表示））と比較すると、図１０に示すように、減少値は、１≦ａ≦１．４のときの近似式の値の範囲内に収まり、ａ＝１．２の場合に両者が略一致していることがわかる。すなわち、定数ａは、１＜ａ＜１．４の範囲内に設定するのが好ましいことがわかる。

この例では、ａ＝１．２とし、このとき、補正値Ｃdは、（Ｃd＝０．００４８０［ｐＦ］）となる。したがって、開口を１箇所で除去されたメッシュ４７ａ，４７ｂ，…とでは、０．００４８０［ｐＦ］の減少、開口を２箇所で除去されたメッシュ４７ｃでは、０．０９５９［ｐＦ］の減少となる。

モデルパラメータ算出処理部１３は、メッシュ分割処理部１１によって分割されて得られた各メッシュについて、回路情報やメッシュサイズに基づいて、まず、補正無しの等価回路モデルのパラメータＲ0，Ｃ0，Ｌ0を求め、さらに、補正値算出処理部１２によって算出された補正値を用いて補正されたパラメータを求める。

抵抗素子のパラメータＲ0は、（Ｒ0＝２／（σ×ｈ）＝０．９９２［ｍΩ］）となる。また、キャパシタンス素子のパラメータＣ0は、（Ｃ0＝Ｓ×εr×ε0／Ｄ＝０．３１９［ｐＦ］）となる。ここで、Ｓは、メッシュの面積、ε0は、真空の誘電率である。また、インダクタンス素子のパラメータＬ0は、（Ｌ0＝Ｓ／（Ｃ×ｖ）＝１．２６［ｎＨ］）となる。ここで、ｖは、電磁波の速度である。

モデルパラメータ算出処理部１３は、開口が形成されたメッシュについて、補正されたパラメータＲ，Ｃ，Ｌを求める。開口を１箇所で除去されたメッシュ４７ａ，４７ｂ，…では、抵抗素子のパラメータＲは、（Ｒ＝ＲaＲ0＝１．１０Ｒ0＝１．０９［ｍΩ］）となる。また、キャパシタンス素子のパラメータＣは、（Ｃ＝Ｃ0−Ｃd＝０．３１４［ｐＦ］）となる。また、インダクタンス素子のパラメータＬは、（Ｌ＝１．２７［ｎＨ］）となる。

また、開口を２箇所で除去されたメッシュでは、抵抗素子のパラメータＲは、（Ｒ＝ＲaＲ0＝１．２１Ｒ0＝１．２０［ｍΩ］）となる。また、キャパシタンス素子のパラメータＣは、（Ｃ＝Ｃ0−Ｃd＝０．３０９［ｐＦ］）となる。また、インダクタンス素子のパラメータＬは、（Ｌ＝１．２９［ｎＨ］）となる。
モデル出力制御処理部１４は、メッシュ分割処理部１１によって分割されて得られたメッシュと、モデルパラメータ算出処理部１３によって求められたパラメータとに基づいて、解析装置６で扱われるデータ形式に適合したデータ形式（例えば、ＳＰＩＣＥ）に変換して、等価回路モデルのパラメータを出力する。

この例の構成によれば、上述した第１の実施例と略同様の効果を得ることができる。
加えて、所定の近似式を用いてキャパシタンスの補正値を求めることによって、精度を維持しつつ、等価回路モデルを高速に求めることができる。

図１１は、この発明の第４の実施例である等価回路モデル作成方法を説明するための説明図であって、等価回路モデル作成装置に入力される回路情報としての配線パターンの例を示す斜視図、図１２は、同等価回路モデル作成方法を説明するための説明図であって、開口抽出・除去処理がなされた配線パターンの例を示す斜視図、また、図１３は、同等価回路モデル作成方法を説明するための説明図であって、メッシュ分割処理がなされた配線パターンの例を示す斜視図である。
この例が上述した第３の実施例と大きく異なるところは、メッシュサイズよりも小さなサイズのみの開口が形成されている配線パターンについて等価回路を作成する点である。

この例では、除去対象の開口として、第３の実施例で、スルーホールの周りに形成されたクリアランスホールを処理したのに対して、ＬＳＩのパッケージの取付け孔としての多数の微細なビアホールを処理する。
これ以外の構成は、上述した第３の実施例の構成と略同一であるので、第３の実施例と同一の構成要素については、例えば、図１１において、例えば、図６で用いた符号と同一の符号を用いて、その説明を簡略にする。なお、第１の実施例及び第３の実施例と同一の構成要素については、例えば、図２で用いた符号と同一の符号を用いて説明する。

この例では、回路情報として、図１１に示すように、例えば、電源層として用いられ、上部配線パターンが形成された上部導電層６１と、グランド層として用いられ、下部配線パターンが形成された下部導電層４２とが、誘電体層４３を介して互いに平行に対向配置されてなる配線板４４が与えられる。
ここで、上部導電層６１及び下部導電層４２は、共に略正方形状（例えば、幅Ｗ＝６ｍｍ、長さＬ＝６ｍｍ）の導電層からなり、上部導電層６１には、ＬＳＩのパッケージの取付け孔としての多数（この例では、１２８個）の微細な（例えば、直径Ｂ1＝０．２ｍｍ）ビアホール６２，６２，…を処理する。

これらのビアホール６２，６２，…は、ＬＳＩのパッケージの取付け枠６３内にロの字状に（中央部に、ＬＳＩのパッケージを載置するための載置領域６４が形成された状態で）所定の間隔ｐ（この例では、ｐ＝０．２５ｍｍ）で、形成されている。下部導電層４２は、その全面がベタパターンとされ、開口は形成されていない。

また、上部導電層６１及び下部導電層４２は、例えば、銅箔（導電率σが、（σ＝５７６０００００［Ｓ／ｍ］）、厚さｈが、例えば、（ｈ＝３５［μｍ］））からなり、誘電体層４３は、厚さＤが、例えば、（Ｄ＝１［ｍｍ］）、比誘電率εrが、例えば、（εr＝４）の平板状のエポキシ樹脂等からなっている。
この例では、メッシュの等価回路モデルとして、第３の実施例と同様に、対をなす上部導体と下部導体について、抵抗素子５１、インダクタンス素子５２、及びキャパシタンス素子５３によって構成されたモデル（ＳＰＩＣＥの等価回路）を採用する。

すなわち、上部導体の等価回路は、抵抗素子５１とインダクタンス素子５２とが直列接続された４本の電源配線５６がノード５７で接続されてなる十字形の電源網５８から構成される。
なお、下部導体５９の等価回路についても、上部導体５５の等価回路と略同一構成である。但し、開口が形成されていないことにより、補正はなされない。
この等価回路モデルにおいて、上部導体及び下部導体に対応する両電源網のノード同士は、キャパシタンス素子５３を介して接続されている。

ここで、抵抗素子５１のパラメータ（抵抗値）Ｒは、上部導体（下部導体）の導体の抵抗値から求まり、キャパシタンス素子５３のパラメータ（キャパシタンス）Ｃは、誘電体層４３を介して配置された上部導体及び下部導体を、平行平板形コンデンサと見なしたときのキャパシタンスより求まり、インダクタンス素子５２のパラメータ（インダクタンス）Ｌは、上部導体と下部導体との間を通る電磁波の速度とキャパシタンスより求まる。
また、この例では、解析条件情報として、例えば、解析上限周波数ｆを、（ｆ＝７．５［ＧＨｚ］）、分割サイズを波長の１／２０以下とする等の条件情報が与えられる。

メッシュサイズ算出処理部８は、入力された解析条件情報及び回路情報に基づいて、使用するメッシュサイズを算出する。
メッシュサイズ算出処理部８は、例えば、最大周波数に対応する電磁波の波長λを、真空中の光速をｖ0として、（λ＝（ｖ0／（ｆεr^１／２））＝（３０００００［ｋｍ／ｓ］／（７．５［GHｚ］×２））＝２０［ｍｍ］）と求め、メッシュサイズを、例えば、電磁波の波長λの１／２０に設定して、１［ｍｍ］角とする。

開口抽出・除去処理部９は、配線パターンを抽出し、配線パターンの面上で、配線パターンに囲まれた配線部分を、開口として抽出する。
開口抽出・除去処理部９は、上部導電層６１に、例えば、微細な（直径Ｂ3＝０．２［ｍｍ］）の開口６２を多数検出する。

開口抽出・除去処理部９は、メッシュの面積が、１［ｍｍ^２］であり、開口６２の面積が０．０３１４［ｍｍ^２］、比較的小口径の開口４６ａ，４６ｂ，…の面積が０．７８５［ｍｍ^２］であることから、メッシュと開口との面積を比較し、全ての開口６２，６２，…を除去し、図１２に示すような配線パターンとする。図１２において、上部導電層６１ａは、開口６２，６２，…が除去されている。
開口抽出・除去処理部９は、メッシュのサイズよりも小さなサイズの開口を抽出し、抽出した開口の形状、サイズ、及び位置等を記憶部３に開口情報として記憶させ、配線パターンから上記小さなサイズの開口を除去し、元の配線パターンを、最大のメッシュのサイズよりも小さなサイズの開口がない配線パターンに変更する。

メッシュ分割処理部１１は、開口抽出・除去処理部９によって変更された上記開口６２がない配線パターンと、メッシュサイズ算出処理部８によって算出されたメッシュサイズとに基づいて、上部配線パターンが形成された上部導電層６１を正方形状のメッシュに分割する。
なお、メッシュ分割処理部１１は、下部配線パターンが形成された下部導電層４２についても、同様に正方形状のメッシュに分割する。
メッシュ分割処理部１１は、この例では、図１３に示すように、上部導電層６１を１［ｍｍ］角の正方形のメッシュ６６，６７に均等に分割する。この結果、上部導電層６１は、３６（＝６×６）分割される。ここで、開口が１箇所で除去されたメッシュ６６，６６，…と、開口が形成されていなかったメッシュ６７，６７，…とが生成される。

補正値算出処理部１２は、記憶部３から開口抽出・除去処理部９によって抽出された開口情報を読み出し、開口に対応するメッシュを求め、抽出した開口があるメッシュについて、開口の大きさや形状、個数等に基づいて、補正値を算出する。
ここで、抵抗素子のパラメータＲは、メッシュの面積／（メッシュの面積−開口数×開口の面積）倍となる。この例では、同一の形状及びサイズ（この例では、直径０．２［ｍｍ］）の開口が除去されており、同一の形状及びサイズ（この例では、１ｍｍ角の正方形）のメッシュが形成される。このため、開口の数（この例では、１６個）に対応した補正値を求めれば良い。

開口が１６箇所に形成されたメッシュ６６，６６，…では、（Ｒa＝１／（１−０．０３１４）＝２．０１倍）となる。
キャパシタンス素子のパラメータ（キャパシタンス）Ｃは、開口の存在により減少する。この例では、第３の実施例で述べた近似式である式（５）に従って、平行平板コンデンサの中心部に開口がある場合の減少量Ｃdを、補正値として算出する。
この例では、ａ＝１．２とし、このとき、補正値Ｃdは、（Ｃd＝０．００００４４５［ｐＦ］）となる。したがって、開口を１６箇所で除去されたメッシュ６６，６６，…では、０．０００７１２［ｐＦ］の減少となる。

モデルパラメータ算出処理部１３は、メッシュ分割処理部１１によって分割されて得られた各メッシュについて、回路情報やメッシュサイズに基づいて、まず、補正無しの等価回路モデルのパラメータＲ0，Ｃ0，Ｌ0を求め、さらに、補正値算出処理部１２によって算出された補正値を用いて補正されたパラメータを求める。

抵抗素子のパラメータＲ0は、（Ｒ0＝２／（σ×ｈ）＝０．９９２［ｍΩ］）となる。また、キャパシタンス素子のパラメータＣ0は、（Ｃ0＝Ｓ×εr×ε0／Ｄ＝０．０３５４［ｐＦ］）となる。ここで、Ｓは、メッシュの面積、ε0は、真空の誘電率である。また、インダクタンス素子のパラメータＬ0は、（Ｌ0＝Ｓ／（Ｃ×ｖ）＝１．２６［ｎＨ］）となる。ここで、ｖは、電磁波の速度である。

モデルパラメータ算出処理部１３は、開口が形成されたメッシュについて、補正されたパラメータＲ，Ｃ，Ｌを求める。開口を１６箇所で除去されたメッシュ６６，６６，…では、抵抗素子のパラメータＲは、（Ｒ＝ＲaＲ0＝２．０１Ｒ0＝１．９９［ｍΩ］）となる。また、キャパシタンス素子のパラメータＣは、（Ｃ＝Ｃ0−Ｃd＝０．０３４７［ｐＦ］）となる。また、インダクタンス素子のパラメータＬは、（Ｌ＝１．２８［ｎＨ］）となる。

モデル出力制御処理部１４は、メッシュ分割処理部１１によって分割されて得られたメッシュと、モデルパラメータ算出処理部１３によって求められたパラメータとに基づいて、解析装置６で扱われるデータ形式に適合したデータ形式（例えば、ＳＰＩＣＥ）に変換して、等価回路モデルのパラメータを出力する。

この例の構成によれば、上述した第３の実施例と略同様の効果を得ることができる。

以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述した実施例では、等価回路モデル作成装置で、メッシュサイズ算出処理や、開口抽出・除去処理、メッシュ分割処理、補正値算出処理、モデルパラメータ算出処理、モデル出力制御処理等を、制御部が、対応する制御プログラムを実行することによって行う場合について述べたが、メッシュサイズ算出処理や、開口抽出・除去処理、メッシュ分割処理、補正値算出処理、モデルパラメータ算出処理、モデル出力制御処理等の一部又は全部を専用のハードウェアを用いて行い、他の一部を対応するプログラムを実行して処理するようにしても良い。

また、メッシュサイズ算出処理や、開口抽出・除去処理、メッシュ分割処理、補正値算出処理、モデルパラメータ算出処理、モデル出力制御処理等を、それぞれ別々のＣＰＵが実行しても良いし、例えば、単一のＣＰＵが実行しても良い。さらに、各処理を別々の情報処理装置が行うようにしても良いし、これらの情報処理装置は、集中させて配置しても、ネットワーク上に分散させて配置しても良い。また、例えば、等価回路モデル作成装置も、単数とは限らず複数設けても良い。
導電層（配線層）は、２層に限らず、３層以上の場合にも適用できる。導電層は、電源層やグランド層のほか、信号層であっても良い。

また、入力部に、解析条件情報や回路情報を記憶するための記憶部を設けるようにしても良い。出力部に、作成された等価回路モデルを記憶するための記憶部を設けるようにしても良い。また、上記記憶部や表示部は、複数備えられていても良い。
また、開口のサイズ（面積）の比較対象は、最大のメッシュサイズとは限らず、入力部を用いて操作設定された値、最小のメッシュサイズ、平均のメッシュサイズのほか、最大のメッシュサイズ、最小のメッシュサイズ、又は平均のメッシュサイズのなかから、入力された増減量だけ変化させた値、回路情報から求められた値等のなかから、少なくと１つを選択して用いるようにしても良い。
また、除去対象の開口を、メッシュサイズとの大小関係のほかに、形状等に基づいて選択するようにしても良い。
また、除去対象の開口としては、クリアランスホールや、ビアホールのほか、サーマルランドを構成する導体除去領域であっても良い。

また、メッシュ分割処理、補正値算出処理、モデルパラメータ算出処理の未補正パラメータ算出処理は、必ずしもこの順に実行しなくても、例えば、補正値算出処理、メッシュ分割処理、未補正パラメータ算出処理の順に実行しても良いし、メッシュ分割処理、モデルパラメータ算出処理の未補正パラメータ算出処理、補正値算出処理の順に実行しても良い。また、元の配線パターンを分割した後に、小面積の開口を除去するようにしても良い。

また、メッシュとしては、２次元のメッシュの組合せとして扱っても良いし、３次元の例えば、層状のメッシュとして扱っても良い。
また、開口の形状は円形に限らず、楕円形、矩形、溝状開口でも良いし、不定形であっても良い。また、各メッシュは、均等なサイズでなくても良いし、格子状でも三角形状（三角錐状）等他の形状でも良い。
また、モデル出力制御処理部は、入力部を用いて指定されたデータ形式に変換するようにしても良い。

また、第３の実施例で、所定の近似式を用いる方法以外に、静電界のシミュレータを用いる方法や、数値解析によって求める方法、変換テーブルを用いる方法等を採用しても良い。
また、等価回路モデルの例として、上部導体（下部導体）について、抵抗素子とインダクタンス素子とが直列接続された４本の電源配線がノードで接続されてなる十字形の電源網を用い、両電源網のノード同士が、キャパシタンス素子を介して接続される構成を採用する場合について述べたが、これに限らず、例えば、抵抗素子とインダクタンス素子とが直列接続された上記電源配線が、所定の多角形の辺（又は辺の一部）を構成するように、配置し、上記電源配線同士が接続されるノードにキャパシタンス素子が接続されるように配置しても良い。

プリント配線基板として、多層プリント配線板のほか、片面プリント配線板や両面プリント配線板を用いる場合に適用できる。また、配線基板として、プリント配線基板のほか、セラミック基板や、ガラスセラミック基板、金属基板、例えばセラミックと金属との複合材料を用いた複合基板を用いる場合に適用できる。また、配線基板のほか、ＬＳＩ等の半導体装置の電源供給回路のノイズ解析のために適用することができる。

この発明の第１の実施例である等価回路モデル作成装置の構成を示すブロック図である。 同等価回路モデル作成装置の構成及び機能を説明するための説明図である。 同等価回路モデル作成装置の記憶部の構成を示すブロック図である。 同等価回路モデル作成方法を説明するための処理手順図である。 この発明の第２の実施例である等価回路モデル作成装置の構成及び機能を説明するための説明図である。 この発明の第３の実施例である等価回路モデル作成方法を説明するための説明図であって、等価回路モデル作成装置に入力される回路情報としての配線パターンが形成された配線板の例を示す斜視図である。 同等価回路モデル作成方法を説明するための説明図であって、開口抽出・除去処理がなされた同配線板の例を示す斜視図である。 同等価回路モデル作成方法を説明するための説明図であって、メッシュ分割処理がなされた同配線板の例を示す斜視図である。 同等価回路モデル作成方法を説明するための説明図であって、メッシュの等価回路を示す回路図である。 同等価回路を構成するキャパシタンス素子の補正値の算出方法を説明するための示性図である。 この発明の第４の実施例である等価回路モデル作成方法を説明するための説明図であって、等価回路モデル作成装置に入力される回路情報としての配線パターンの例を示す斜視図である。 同等価回路モデル作成方法を説明するための説明図であって、開口抽出・除去処理がなされた配線パターンの例を示す斜視図である。 同等価回路モデル作成方法を説明するための説明図であって、メッシュ分割処理がなされた配線パターンの例を示す斜視図である。

符号の説明

１，１Ａ 等価回路モデル作成装置
２，２Ａ 制御部（開口部除去手段、擬似モデル作成手段、補正手段、メッシュ分割手段、回路要素配置手段、補正値算出手段、第１のパラメータ算出手段、第２のパラメータ算出手段、等価回路作成手段、対象モデル作成手段、メッシュ面積算出手段、開口情報記憶制御手段）
３ 記憶部（開口情報記憶手段）
８ メッシュサイズ算出処理部（メッシュ面積算出手段）
９ 開口抽出・除去処理部（開口部除去手段）
１１ メッシュ分割処理部（メッシュ分割手段）
１２ 補正値算出処理部（補正値算出手段）
１３ モデルパラメータ算出処理部（第１のパラメータ算出手段、第２のパラメータ算出手段）
１４ モデル出力制御処理部
４１ 上部導電層（対象配線パターン、第１の導電層）
４１ａ 上部導電層（擬似配線パターン、第１の導電層）
４２ 下部導電層（第２の導電層）
４３ 誘電体層（絶縁層）
４４，４４Ａ 配線板
４５ 開口（開口部）
４６ａ，４６ｂ，… 開口（開口部、微細開口部）
４７ａ，４７ｂ，… メッシュ（擬似メッシュ）
４８ メッシュ
５１ 抵抗素子（回路要素）
５２ インダクタンス素子（回路要素）
５３ キャパシタンス素子（回路要素）
６１ 上部導電層（対象配線パターン、第１の導電層）
６１ａ 上部導電層（擬似配線パターン、第１の導電層）
６２ 開口（微細開口部）
６６ メッシュ（擬似メッシュ）
６７ メッシュ
Ｄ 誘電体の厚さ
ｒ 開口の半径

Claims (17)

1. メッシュ分割法を用いて単数又は複数の開口部を有する対象配線パターンの等価回路モデルを作成するための方法であって、
   前記対象配線パターンが有する前記単数又は複数の開口部のうち、前記メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した前記微細開口部を前記対象配線パターンから除去して擬似配線パターンとし、該擬似配線パターンの等価回路モデルを作成し、次に、除去された前記微細開口部についての寸法情報に基づいて、前記擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、前記補正値に基づいて前記パラメータを補正し、補正されたパラメータに基づいて、前記対象配線パターンの最終的な等価回路モデルを作成することを特徴とする等価回路モデル作成方法。
2. 前記擬似配線パターンを、複数のメッシュに分割するメッシュ分割ステップと、
   前記複数のメッシュのうち、前記微細開口部が除去された擬似メッシュに対応付けて、前記擬似メッシュ毎の等価回路を構成する回路要素を配置する回路要素配置ステップと、
   前記擬似メッシュに対応する前記回路要素の第１のパラメータを算出する第１のパラメータ算出ステップと、
   前記微細開口部が残存した場合の前記回路要素の第２のパラメータを求めるための前記第１のパラメータに対する補正値を算出する補正値算出ステップと、
   前記第１のパラメータと、前記補正値とに基づいて、前記第２のパラメータを算出する第２のパラメータ算出ステップと、
   前記回路要素に前記第２のパラメータを対応付けて、前記等価回路を求める等価回路作成ステップと、
   前記各等価回路に基づいて、前記対象配線パターンの等価回路モデルを作成するモデル作成ステップと
   を備えたことを特徴とする請求項１記載の等価回路モデル作成方法。
3. 精度情報又は解析周波数情報に基づいて、前記メッシュの面積を算出するメッシュ面積算出ステップと、前記微細開口部の寸法情報、個数情報、形状情報、又は配置位置情報を含む開口部情報を、開口部情報記憶手段に記憶させる開口部情報記憶ステップとを備え、
   前記回路要素配置ステップでは、前記対象配線パターンの回路情報に基づいて、前記等価回路を構成する回路要素を配置し、
   前記メッシュ分割ステップでは、前記擬似配線パターンと、前記メッシュの面積とに基づいて、前記擬似配線パターンを前記メッシュに分割し、
   前記補正値算出ステップでは、前記開口部情報記憶手段から前記開口部情報を読み出し、除去された前記微細開口部に対応する前記擬似メッシュを求めて、前記補正値を算出し、
   前記第１のパラメータ算出ステップでは、前記擬似メッシュについて、前記回路情報に基づいて、前記等価回路を構成する回路要素の前記第１のパラメータを求める
   ことを特徴とする請求項２記載の等価回路モデル作成方法。
4. 前記回路要素の前記第１のパラメータ及び前記第２のパラメータは、抵抗素子の抵抗値と、インダクタンス素子のインダクタンスと、キャパシタンス素子のキャパシタンスとのうち少なくとも１つを含むことを特徴とする請求項１、２又は３記載の等価回路モデル作成方法。
5. 前記補正値算出ステップで、抵抗値の補正値を、メッシュの面積／（メッシュの面積−微細開口部の面積）によって求め、キャパシタンスの補正値を、除去された前記微細開口部によるキャパシタンスの減少量として求めることを特徴とする請求項４記載の等価回路モデル作成方法。
6. 前記補正値算出ステップでは、抵抗素子の前記第１のパラメータとしての抵抗値に前記補正値を乗じて補正された抵抗値を求め、キャパシタンス素子の前記第１のパラメータとしてのキャパシタンスから前記補正値を減じて補正されたキャパシタンスを求めることを特徴とする請求項５記載の等価回路モデル作成方法。
7. 前記微細開口部は、略円形形状に形成され、前記微細開口部が形成された第１の導電層と、第２の導電層とが絶縁層を介して互いに平行に配置され、
   前記補正値算出ステップでは、キャパシタンス素子の補正値Ｃdが、前記微細開口部の半径をｒ、前記絶縁層の厚さをＤ、前記絶縁層を構成する誘電体の誘電率をε、ａを所定の定数、πを円周率として、式（１）によって与えられることを特徴とする請求項６記載の等価回路モデル作成方法。
   

   
8. 前記補正値算出ステップでは、所定の定数ａとして、１．０以上１．４以下の実数値を用いることを特徴とする請求項７記載の等価回路モデル作成方法。
9. コンピュータに請求項１乃至８のうちいずれか１に記載の等価回路モデル作成方法を実行させることを特徴とする等価回路モデル作成プログラム。
10. メッシュ分割法を用いて単数又は複数の開口部を有する対象配線パターンの等価回路モデルを作成するための等価回路モデル作成装置であって、
    前記対象配線パターンが有する前記単数又は複数の開口部のうち、前記メッシュ分割法で用いられるメッシュの面積よりも小さい面積を有する微細開口部を少なくとも１つを抽出し、抽出した前記微細開口部を前記対象配線パターンから除去して擬似配線パターンとする開口部除去手段と、該擬似配線パターンの等価回路モデルを作成する擬似モデル作成手段と、除去された前記微細開口部についての寸法情報に基づいて、前記擬似配線パターンの等価回路モデルのパラメータの補正値を算出し、前記補正値に基づいて前記パラメータを補正する補正手段と、補正されたパラメータに基づいて、前記対象配線パターンの最終的な等価回路モデルを作成する対象モデル作成手段とを備えたことを特徴とする等価回路モデル作成装置。
11. 前記擬似配線パターンを、複数のメッシュに分割するメッシュ分割手段とを備えてなり、
    前記擬似モデル作成手段は、前記複数のメッシュのうち、前記微細開口部が除去された擬似メッシュに対応付けて、前記擬似メッシュ毎の等価回路を構成する回路要素を配置する回路要素配置手段と、
    前記擬似メッシュに対応する前記回路要素の第１のパラメータを算出する第１のパラメータ算出手段とを有してなり、
    前記補正手段は、前記微細開口部が残存した場合の前記回路要素の第２のパラメータを求めるための前記第１のパラメータに対する補正値を算出する補正値算出手段と、
    前記第１のパラメータと、前記補正値とに基づいて、前記第２のパラメータを算出する第２のパラメータ算出手段と、
    前記回路要素に前記第２のパラメータを対応付けて、前記等価回路を求める等価回路作成手段とを有してなり、
    前記対象モデル作成手段は、前記各等価回路に基づいて、前記対象配線パターンの等価回路モデルを作成する
    ことを特徴とする請求項１０記載の等価回路モデル作成装置。
12. 精度情報又は解析周波数情報に基づいて、前記メッシュの面積を算出するメッシュ面積算出手段と、前記微細開口部の寸法情報、個数情報、形状情報、又は配置位置情報を含む開口部情報を記憶するための開口部情報記憶手段と、前記開口部情報を前記開口部情報記憶手段に記憶させる開口部情報記憶制御手段とを備え、
    前記回路要素配置手段は、前記対象配線パターンの回路情報に基づいて、前記等価回路を構成する回路要素を配置し、
    前記メッシュ分割手段は、前記擬似配線パターンと、前記メッシュの面積とに基づいて、前記擬似配線パターンを前記メッシュに分割し、
    前記補正値算出手段は、前記開口部情報記憶手段から前記開口部情報を読み出し、除去された前記微細開口部に対応する前記擬似メッシュを求めて、前記補正値を算出し、
    前記第１のパラメータ算出手段は、前記擬似メッシュについて、前記回路情報に基づいて、前記等価回路を構成する回路要素の前記第１のパラメータを求める
    ことを特徴とする請求項１１記載の等価回路モデル作成装置。
13. 前記回路要素の前記第１のパラメータ及び前記第２のパラメータは、抵抗素子の抵抗値と、インダクタンス素子のインダクタンスと、キャパシタンス素子のキャパシタンスとのうち少なくとも１つを含むことを特徴とする請求項１０、１１又は１２記載の等価回路モデル作成装置。
14. 前記補正値算出手段は、抵抗値の補正値を、メッシュの面積／（メッシュの面積−微細開口部の面積）によって求め、キャパシタンスの補正値を、除去された前記微細開口部によるキャパシタンスの減少量として求めることを特徴とする請求項１３記載の等価回路モデル作成装置。
15. 前記補正値算出手段は、抵抗素子の前記第１のパラメータとしての抵抗値に前記補正値を乗じて補正された抵抗値を求め、キャパシタンス素子の前記第１のパラメータとしてのキャパシタンスから前記補正値を減じて補正されたキャパシタンスを求めることを特徴とする請求項１４記載の等価回路モデル作成装置。
16. 前記微細開口部は、略円形形状に形成され、前記微細開口部が形成された第１の導電層と、第２の導電層とが絶縁層を介して互いに平行に配置され、
    前記補正値算出手段は、キャパシタンス素子の補正値Ｃdが、前記微細開口部の半径をｒ、前記絶縁層の厚さをＤ、前記絶縁層を構成する誘電体の誘電率をε、ａを所定の定数、πを円周率として、式（２）によって求めることを特徴とする請求項１５記載の等価回路モデル作成装置。
    

    
17. 前記補正値算出手段は、所定の定数ａとして、１．０以上１．４以下の実数値を用いることを特徴とする請求項１６記載の等価回路モデル作成装置。
    

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