JP2008010881A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 浅い不純物拡散領域におけるドーパント不純物の拡散を抑制し得る半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０上にゲート絶縁膜１８を介してゲート電極２０を形成する工程と、ゲート電極をマスクとして半導体基板内にドーパント不純物を導入することにより、ゲート電極の両側の半導体基板内に不純物拡散領域２８、３６を形成する工程と、半導体基板上に、ゲート電極を覆うようにシリコン酸化膜３８を形成する工程と、シリコン酸化膜を異方性エッチングすることにより、ゲート電極の側壁部分にシリコン酸化膜を有するサイドウォールスペーサ４２を形成する工程とを有する半導体装置の製造方法であって、シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、シリコン酸化膜を形成する。
【選択図】 図５
【解決手段】 半導体基板１０上にゲート絶縁膜１８を介してゲート電極２０を形成する工程と、ゲート電極をマスクとして半導体基板内にドーパント不純物を導入することにより、ゲート電極の両側の半導体基板内に不純物拡散領域２８、３６を形成する工程と、半導体基板上に、ゲート電極を覆うようにシリコン酸化膜３８を形成する工程と、シリコン酸化膜を異方性エッチングすることにより、ゲート電極の側壁部分にシリコン酸化膜を有するサイドウォールスペーサ４２を形成する工程とを有する半導体装置の製造方法であって、シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、シリコン酸化膜を形成する。
【選択図】 図５
Description
本発明は、半導体装置の製造方法に関する。
半導体装置の微細化に伴ってチャネル長が短くなると、短チャネル効果が顕著となり、ＭＯＳトランジスタの正常な動作が得られなくなる。短チャネル効果を防止する技術として、近時では、エクステンションソース／ドレイン構造を有する半導体装置が注目されている。
エクステンションソース／ドレイン構造を有する半導体装置の製造方法においては、ゲート電極をマスクとして半導体基板にドーパント不純物を浅く導入することにより浅い不純物拡散領域、即ちエクステンション領域を形成し、この後、ゲート電極の側壁部分にサイドウォールスペーサを形成し、更に、ゲート電極とサイドウォールスペーサとをマスクとして半導体基板にドーパント不純物を導入することにより、深い不純物拡散領域を形成する。
浅い不純物拡散領域、即ちエクステンション領域は、電気抵抗が低く、かつ、横方向の不純物プロファイルが急峻であることが重要である。即ち、浅い不純物拡散領域においては、ドーパント不純物ができるだけ拡散しないようにすることが重要である。
従来、サイドウォールスペーサを構成するシリコン酸化膜を形成する場合には、例えばＴＥＯＳとＯ2とを原料として用い、例えば６２０℃の成膜温度で、例えば減圧熱ＣＶＤ法により形成していた。
また、サイドウォールスペーサを構成するシリコン窒化膜を形成する場合には、ジクロロシラン（Di-Chloro-Silane、ＤＣＳ、ＳｉＨ2Ｃｌ2）とＮＨ3とを原料として用い、例えば７００〜８００℃の成膜温度で、例えば減圧熱ＣＶＤ法により形成していた。
シリコン酸化膜やシリコン窒化膜をこのような高温で形成していたのは、このような高温で成膜しないと、良好な膜質のシリコン酸化膜やシリコン窒化膜が得られないと考えられていたためである。例えば、良質なシリコン窒化膜を得ることが可能な成膜温度については、非特許文献１に記載されている。
特開２０００−７７４０３号公報
特開平１１−１７２４３９号公報
特開２００１−１５６０６５号公報
特開２００１−１５６０６３号公報
Brown, W.A et al.:Solid State Technology 22(7), p.51 (1984)
David, E.K. et al.: Journal of Applied Physics 77(3), p.1284 (1995)
しかしながら、サイドウォールスペーサを構成するシリコン酸化膜やシリコン窒化膜を上記のような高温で成膜すると、浅い不純物拡散領域に導入されたドーパント不純物が拡散してしまい、短チャネル効果が生じやすくなってしまう。また、ゲート電極等からボロンが抜ける、いわゆるボロン抜けの問題が生じ、トランジスタのしきい値電圧のばらつき等を招いてしまう。
ところで、プラズマＣＶＤ法を用いれば、ＳｉＨ4（モノシラン）とＮＨ3とを原料とし、２００〜３００℃程度の低い温度でシリコン窒化膜を形成することも可能である（非特許文献２参照）。また、プラズマＣＶＤ法を用いれば、シリコン酸化膜も同様に低い温度で成膜することが可能である。しかしながら、プラズマＣＶＤ法を用いてサイドウォールスペーサを構成するシリコン窒化膜等を形成した場合には、半導体基板にダメージが加わってしまい、また、シリコン窒化膜等に水素が含まれてしまう。サイドウォールスペーサを構成するシリコン窒化膜等に水素が含まれてしまうと、トランジスタのしきい値電圧の変動を招いてしまう。このため、サイドウォールスペーサを構成するシリコン窒化膜等を成膜する際には、プラズマＣＶＤ法を用いることはできなかった。
また、トランジスタを覆う層間絶縁膜を形成した後にＳｉＮより成るキャップ膜やストッパ膜を形成する場合があるが、層間絶縁膜の変形・変質等を避ける必要があるため、キャップ膜やストッパ膜は、比較的低い温度で成膜しなければならなかった。このため、従来は、低い温度での成膜が可能なプラズマＣＶＤ法により、キャップ膜やストッパ膜を形成していた。一方、サイドウォールスペーサを形成する際に用いられるシリコン窒化膜は、上述したように高温の熱ＣＶＤ法により形成されていたため、キャップ膜やストッパ膜を形成する際に用いられる半導体製造装置とサイドウォールスペーサを形成するために用いられる半導体製造装置とを兼ねることはできなかった。このことは、設備投資費用の低減を図るうえでの阻害要因となっていた。
本発明の目的は、浅い不純物拡散領域等におけるドーパント不純物の拡散を抑制し得る半導体装置の製造方法を提供することにある。
また、本発明の他の目的は、設備投資費用の低減に寄与しうる半導体装置の製造方法を提供することにある。
上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法により達成される。
以上の通り、本発明によれば、ＢＴＢＡＳとＯ2とを原料として用い、５００〜５８０℃という比較的低い成膜温度で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。また、本発明によれば、ＴＥＯＳとＯ2とを原料として用い、５６０〜５８０℃の成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成する。シリコン酸化膜を比較的低い温度で成膜するため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域及びポケット領域においてドーパント不純物が拡散してしまうのを抑制することができる。
また、本発明によれば、シランと亜酸化窒素とを原料として用い、６００〜７００℃の成膜温度、１５分以下の成膜時間で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。成膜時間が比較的短いため、浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。
また、本発明によれば、ＴＥＯＳとＯ3とを原料として用い、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、サイドウォールスペーサを構成するシリコン酸化膜を熱ＣＶＤ法により形成する。また、本発明によれば、ジシランとＮ2Ｏとを原料として用い、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成する。成膜温度が比較的低いのみならず、成膜時間も短いため、浅い不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能となる。
また、本発明によれば、ＢＴＢＡＳとＮＨ3とを原料として用い、５５０〜５８０℃という比較的低い成膜温度で、サイドウォールスペーサを構成するシリコン窒化膜を熱ＣＶＤ法により形成する。シリコン窒化膜を比較的低い温度で成膜するため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域及びポケット領域においてドーパント不純物が拡散してしまうのを抑制することができる。
また、本発明によれば、シランとＮＨ3とを原料として用い、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、サイドウォールスペーサを構成するシリコン窒化膜を熱ＣＶＤ法により形成する。成膜時間が比較的短いため、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することができる。
また、本発明によれば、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜を形成するため、シリコン窒化膜を比較的低い成膜温度で形成することができる。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することができる。このため、短チャネル効果及びトランジスタの電流駆動力の低下を防止することができ、またロールオフ耐性を向上することができる。従って、本発明によれば、良好な電気的特性を有する微細な半導体装置を提供することができる。
また、本発明によれば、比較的低い温度でＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を熱ＣＶＤ法やプラズマＣＶＤ法により形成することができるため、キャップ膜やストッパ膜を形成する際に用いる半導体製造装置とサイドウォールスペーサを形成する際に用いられる半導体製造装置とを兼ねることができる。このため、本発明によれば、設備投資費用を低減することができ、また、プロセスの単純化を図ることができる。
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１２を用いて説明する。図１乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１２を用いて説明する。図１乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図１（ａ）に示すように、例えばシリコンより成る半導体基板１０に、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部（図示せず）を形成する。
次に、フォトレジスト膜をマスクとして、ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタが形成される領域１４ｎにおける半導体基板１０内に、ｐ形ウェル１６ｐを形成する。
この後、フォトレジスト膜を剥離する。
次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部（図示せず）を形成する。
次に、フォトレジスト膜をマスクとして、ｎ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタが形成される領域１４ｐにおける半導体基板１０内に、ｎ形ウェル１６ｎを形成する。
次に、全面に、膜厚１．２ｎｍのゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、例えば熱酸化法により形成することできる。
次に、全面に、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極の形状にパターニングする。パターニングの際には、例えば異方性エッチングを用いる。こうして、ポリシリコンより成るゲート電極２０が形成される。
次に、図１（ｂ）に示すように、例えばスピンコート法により、全面に、フォトレジスト膜２２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２２に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部２４を形成する。
次に、例えばイオン注入法により、フォトレジスト膜２４とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＩｎを用いることができる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶとし、ドーズ量を５×１０13ｃｍ-2とする。こうして、ゲート電極２０の両側の半導体基板１０内に、ｐ型のポケット領域２６が形成される（図２（ａ）参照）。
なお、ここでは、ｐ型のドーパント不純物としてＩｎを用いる場合を例に説明したが、ｐ型のドーパント不純物はＩｎに限定されるものではなく、例えばＢを用いてもよい。ｐ型のドーパント不純物としてＢを用いる場合、加速エネルギーは例えば５ｋｅＶとし、ドーズ量は例えば５×１０13ｃｍ-2とする。
次に、例えばイオン注入法により、フォトレジスト膜２２とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内に、ｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓを用いることができる。イオン注入条件は、例えば、加速エネルギーを５ｋｅＶとし、ドーズ量を１×１０15ｃｍ-2とする。
この後、フォトレジスト膜２２を剥離する。
こうして、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、即ちエクステンション領域が形成される（図２（ｂ）参照）。
次に、例えばスピンコート法により、全面に、フォトレジスト膜３０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部３２を形成する。
次に、例えばイオン注入法により、フォトレジスト膜３０とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＳｂを用いることができる。イオン注入条件は、例えば、加速エネルギーを６０ｋｅＶとし、ドーズ量を５×１０13ｃｍ-2とする。こうして、ゲート電極２０の両側の半導体基板１０内に、ｎ型のポケット領域３４が形成される（図３（ａ）参照）。
次に、例えばイオン注入法により、フォトレジスト膜３０とゲート電極２０とをマスクとして、ゲート電極２０の両側の半導体基板１０内に、ｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＢを用いることができる。イオン注入条件は、例えば、加速エネルギーを１ｋｅＶとし、ドーズ量を１×１０15ｃｍ-2とする。
この後、フォトレジスト膜３０を剥離する。
こうして、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域３６、即ちエクステンション領域が形成される（図３（ｂ）参照）。
次に、図４（ａ）に示すように、全面に、例えば減圧熱ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン酸化膜３８を形成する。原料としては、ＢＴＢＡＳ（Bis (Tertiary-butylamino) Silane、ビスターシャルブチルアミノシラン）とＯ2とを用いる。成膜温度は、例えば５００〜５８０℃とする。成膜室内の圧力は、例えば１０〜６０Ｐａとする。ＢＴＢＡＳの流量は、例えば２０〜６０ｓｃｃｍとする。Ｏ2の流量は、例えば８０〜２４０ｓｃｃｍとする。成膜時間は、例えば５〜２０分とする。成膜温度を低めに設定する場合、又は、成膜室内の圧力を低めに設定する場合には、成膜時間を長めに設定する。
なお、ここでは、シリコン酸化膜３８を減圧熱ＣＶＤ法を用いて形成する場合を例に説明したが、シリコン酸化膜３８の形成方法は、減圧熱ＣＶＤ法に限定されるものではない。例えば常圧熱ＣＶＤ法などを用いてもよい。但し、減圧熱ＣＶＤ法を用いた場合の方が、常圧熱ＣＶＤ方を用いた場合と比較して、ステップカバレージの良好なシリコン酸化膜３８が得られる傾向がある。
次に、図４（ｂ）に示すように、全面に、例えば減圧熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜４０を形成する。原料としては、ＢＴＢＡＳとＮＨ3（アンモニア）とを用いる。成膜温度は、例えば５５０〜５８０℃とする。成膜室内の圧力は、例えば５０〜３００Ｐａとする。ＢＴＢＡＳの流量は、３０〜１００ｓｃｃｍとする。ＮＨ3の流量は、例えば１２０〜４００ｓｃｃｍとする。成膜時間は、例えば４０〜２４０分とする。成膜温度を低めに設定する場合、又は、成膜室内の圧力を低めに設定する場合には、成膜時間を長めに設定する。
なお、ここでは、シリコン窒化膜４０を減圧熱ＣＶＤ法を用いて形成する場合を例に説明したが、シリコン窒化膜４０の形成方法は、減圧熱ＣＶＤ法に限定されるものではない。例えば常圧熱ＣＶＤ法などを用いてもよい。但し、減圧熱ＣＶＤ法を用いた場合の方が、常圧熱ＣＶＤ法を用いた場合と比較して、ステップカバレージの良好なシリコン窒化膜４０が得られる傾向がある。
次に、図５（ａ）に示すように、シリコン窒化膜４０及びシリコン酸化膜３８を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図５（ｂ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜３８とシリコン窒化膜４０とから成る積層構造のサイドウォールスペーサ４２が形成される。
次に、例えばスピンコート法により、全面に、フォトレジスト膜４４を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４に、ＮＭＯＳトランジスタが形成される領域１４ｎを開口する開口部４６を形成する。
次に、図６（ｂ）に示すように、例えばイオン注入法により、フォトレジスト膜４４、ゲート電極２０及びサイドウォールスペーサ４２をマスクとして、半導体基板１０内にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓ又はＰを用いることができる。イオン注入条件は、例えば、加速エネルギーを６ｋｅＶとし、ドーズ量を１×１０16ｃｍ-2とする。
こうして、側壁部分にサイドウォールスペーサ４２が形成されたゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成するｎ型の不純物拡散領域４８が形成される（図６（ｂ）参照）。深い不純物拡散領域４８は、浅い不純物拡散領域２８よりキャリア濃度が高くなるように形成される。浅い不純物拡散領域２８と深い不純物拡散領域４８とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５０が構成される。
この後、フォトレジスト膜４４を剥離する。
次に、例えばスピンコート法により、全面に、フォトレジスト膜５２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に、ＰＭＯＳトランジスタが形成される領域１４ｐを開口する開口部５４を形成する。
次に、例えばイオン注入法により、フォトレジスト膜５２、ゲート電極２０及びサイドウォールスペーサ４２をマスクとして、半導体基板２０内にｐ型のドーパント不純物を導入する。ｐ型のドーパント不純物としては、例えばＢを用いることができる。イオン注入条件は、例えば、加速エネルギーを８ｋｅＶとし、ドーズ量を５×１０15ｃｍ-2とする。
こうして、側壁部分にサイドウォールスペーサ４２が形成されたゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の深い領域を構成するｐ型の不純物拡散領域５６が形成される（図７（ａ）参照）。深い不純物拡散領域５６は、浅い不純物拡散領域３６よりキャリア濃度が高くなるように形成される。浅い不純物拡散領域３６と深い不純物拡散領域５６とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層５８が構成される。
この後、フォトレジスト膜５２を剥離する。
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、ソース／ドレイン拡散層５０、５８に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。
次に、図７（ｂ）に示すように、全面に、例えばスパッタ法により、例えばＣｏより成る金属膜６０を形成する、金属膜６０の膜厚は、例えば５ｎｍ以上とする。
次に、熱処理を行うことにより、金属膜６０のＣｏと半導体基板１０のＳｉとを反応させる。こうして、例えばコバルトシリサイド膜が形成される。この後、Ｓｉと反応しなかった金属膜６０を除去する。こうして、コバルトシリサイドよりなるソース／ドレイン電極６２が形成される（図８参照）。
こうしてＮＭＯＳトランジスタ６４ｎとＰＭＯＳトランジスタ６４ｐとを有する本実施形態による半導体装置が製造される。
本実施形態による半導体装置の製造方法は、ＢＴＢＡＳとＯ2とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、シリコン酸化膜３８を形成すること、また、ＢＴＢＡＳとＮＨ3とを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、シリコン窒化膜４０を形成することに主な特徴がある。
従来は、サイドウォールスペーサ４２を形成するためのシリコン酸化膜やシリコン窒化膜は高い温度で成膜されていたため、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６においてドーパント不純物が拡散してしまい、必ずしも良好な電気的特性を有するトランジスタを形成することができなかった。また、同様に、ポケット領域２６、３４においてもドーパント不純物が拡散してしまい、トランジスタの電流駆動力が低くなってしまう傾向があった。一方、プラズマＣＶＤ法を用いれば、シリコン酸化膜やシリコン窒化膜を比較的低温で成膜し得るが、プラズマＣＶＤ法を用いた場合には、半導体基板１０にダメージが加わり、また、シリコン酸化膜やシリコン窒化膜に水素が含まれてしまう。このため、プラズマＣＶＤ法を用いた場合には、トランジスタのしきい値電圧の変動を招いてしまう。従って、プラズマＣＶＤ法を用いてシリコン酸化膜やシリコン窒化膜を成膜した場合には、良好な電気的特性を有するエクステンションソース／ドレイン構造のトランジスタを形成することは困難であった。
これに対し、本実施形態では、ＢＴＢＡＳとＯ2とを原料として用い、５００〜５８０℃という比較的低い成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成し、また、ＢＴＢＡＳとＮＨ3とを原料として用い、５５０〜５８０℃という比較的低い成膜温度で、シリコン窒化膜を熱ＣＶＤ法により形成する。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６やポケット領域２６、３４においてドーパント不純物が拡散してしまうのを抑制することができる。特に、ＮＭＯＳトランジスタ６４ｎのポケット領域２６に導入するドーパント不純物としてＢを用いた場合や、ＰＭＯＳトランジスタ６４ｐの浅い不純物拡散領域３６に導入するドーパント不純物としてＢを用いた場合には、ドーパント不純物の拡散を抑制する顕著な効果が得られる。従って、本実施形態によれば、エクステンションソース／ドレイン構造及びポケット構造を有する良好な電気的特性を有するトランジスタを形成することができ、ひいては電気的特性の極めて良好な微細な半導体装置を提供することができる。
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について、図９乃至図１２を用いて説明する。
次に、本実施形態による半導体装置の製造方法の評価結果について、図９乃至図１２を用いて説明する。
まず、ＰＭＯＳトランジスタ６４ｐにおけるＢの濃度分布について図９を用いて説明する。図９は、ＰＭＯＳトランジスタにおけるＢの濃度分布を示すグラフである。なお、Ｂの濃度分布は、ＳＩＭＳ（Secondary Ion Mass Spectrometry、二次イオン質量分析装置）を用いて測定した。
図９における太い実線は、本実施形態の場合、即ちＢＴＢＡＳとＯ2とを原料として用い、５３０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜３８を形成し、ＢＴＢＡＳとＮＨ3とを原料として用い、５８０℃の成膜温度で熱ＣＶＤ法によりシリコン窒化膜４０を形成した後におけるＢの濃度分布を示している。
図９における点線は、従来の半導体装置の製造方法の場合、即ち、ＴＥＯＳとＯ2とを原料として用い、６２０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜を形成し、ジクロロシランとＮＨ3とを原料として用い、７００℃の成膜温度で、熱ＣＶＤ法によりシリコン窒化膜を形成した後におけるＢの濃度分布を示している。
図９における細い実線は、ゲート電極２０をマスクとして半導体基板１０にＢを注入した直後におけるＢの濃度分布を示している。
図９から分かるように、従来の半導体装置では、Ｂを注入した直後におけるＢの濃度分布と成膜後におけるＢの濃度分布とを比較すると、Ｂの濃度分布は若干変化している。
これに対し、本実施形態による半導体装置では、Ｂを注入した直後におけるＢの濃度分布と成膜後におけるＢの濃度分布とを比較すると、Ｂの濃度分布は殆ど変化していない。
このことから、本実施形態によれば、シリコン酸化膜３８とシリコン窒化膜４０とを形成する際におけるＢの拡散を抑制し得ることが分かる。
次に、ＮＭＯＳトランジスタ６４ｎにおけるＡｓの濃度分布について図１０を用いて説明する。図１０は、ＮＭＯＳトランジスタにおけるＡｓの濃度分布を示すグラフである。Ａｓの濃度分布は、ＳＩＭＳを用いて測定した。
図１０における太い実線は、本実施形態の場合、即ち、即ちＢＴＢＡＳとＯ2とを原料として用い、５３０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜３８を形成し、ＢＴＢＡＳとＮＨ3とを原料として用い、５８０℃の成膜温度で熱ＣＶＤ法によりシリコン窒化膜４０を形成した後におけるＡｓの濃度分布を示している。
図１０における点線は、従来の半導体装置の製造方法の場合、即ち、ＴＥＯＳとＯ2とを原料として用い、６２０℃の成膜温度で、熱ＣＶＤ法によりシリコン酸化膜を形成し、ジクロロシランとＮＨ3とを原料として用い、７００℃の成膜温度で、熱ＣＶＤ法によりシリコン窒化膜を形成した後におけるＡｓの濃度分布を示している。
図１０における細い実線は、ゲート電極２０をマスクとして半導体基板１０にＡｓを注入した直後におけるＡｓの濃度分布を示している。
図１０から分かるように、従来の半導体装置では、Ａｓを注入した直後におけるＡｓの濃度分布と成膜後におけるＡｓの濃度分布とを比較すると、Ａｓの濃度分布が大きく変化している。
これに対し、本実施形態による半導体装置では、Ａｓを注入した直後におけるＡｓの濃度分布と成膜後におけるＡｓの濃度分布とを比較すると、Ａｓの濃度分布が殆ど変化していない。
このことから、本実施形態によれば、シリコン酸化膜３８とシリコン窒化膜４０とを形成する際におけるＡｓの拡散を抑制し得ることが分かる。
次に、ＮＭＯＳトランジスタ６４ｎにおけるロールオフ（Roll-Off）特性について図１１を用いて説明する。図１１は、ＮＭＯＳトランジスタにおけるゲート長としきい値電圧との関係を示すグラフである。図１１の横軸はゲート長を示している。紙面左側ほどゲート長は短く、紙面右側ほどゲート長が長い。図１１の縦軸は、しきい値電圧Ｖthを示している。
図１１における■印は、本実施形態による半導体装置の場合を示している。
図１１における◆印は、従来の半導体装置の場合を示している。
図１１から分かるように、従来の半導体装置の場合には、ゲート長が短くなるに伴って、しきい値電圧Ｖthが大きく変化してしまっている。
これに対し、本実施形態による半導体装置の場合には、ゲート長を短くすることに伴うしきい値電圧Ｖthの変化が抑制されている。
このことから、本実施形態によれば、ＮＭＯＳトランジスタ６４ｎにおいてロールオフ耐性を向上し得ることが分かる。
次に、ＰＭＯＳトランジスタ６４ｐにおけるＩon−Ｉoff特性について図１２を用いて説明する。図１２は、ＰＭＯＳトランジスタにおけるＩon−Ｉoff特性を示すグラフである。図１２の横軸は飽和電流Ｉonを示している。紙面左側ほど飽和電流Ｉonが小さく、紙面右側ほど飽和電流Ｉonが大きい。図１２の縦軸は、リーク電流Ｉoffを示している。紙面上側ほどリーク電流が大きく、紙面下側ほどリーク電流が小さい。
図１２における■印は、本実施形態による半導体装置の場合を示している。
図１２における◆印は、従来の半導体装置の場合を示している。
図１２から分かるように、本実施形態による半導体装置では、従来の半導体装置と比較して、リーク電流Ｉoffの値に対する飽和電流Ｉonの値大きくなっている。
このことから、本実施形態によれば、ＰＭＯＳトランジスタ６４ｐにおけるＩon−Ｉoff特性を向上し得ることが分かる。
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図１３を用いて説明する。図１３は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例について図１３を用いて説明する。図１３は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、サイドウォールスペーサ４２ａをシリコン酸化膜３８のみを用いて形成することに主な特徴がある。
まず、ゲート電極２０の両側の半導体基板１０内に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域３６を形成する工程までは、図１（ａ）乃至図３（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
次に、図１３（ａ）に示すように、全面に、例えば熱ＣＶＤ法により、シリコン酸化膜３８を形成する。本変形例では、シリコン酸化膜３８のみによりサイドウォールスペーサ４２を形成するため、シリコン酸化膜３８を厚めに形成する。シリコン酸化膜３８の膜厚は、例えば１００ｎｍ程度とする。原料としては、上記と同様に、ＢＴＢＡＳとＯ2とを用いる。成膜温度は、上記と同様に、例えば５００〜５８０℃とする。成膜室内の圧力は、上記と同様に、例えば１０〜６０Ｐａとする。ＢＴＢＡＳの流量は、上記と同様に、例えば２０〜６０ｓｃｃｍとする。Ｏ2の流量は、上記と同様に、例えば８０〜２４０ｓｃｃｍとする。
次に、シリコン酸化膜３８を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図３（ｂ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜３８のみから成るサイドウォールスペーサ４２ａが形成される。即ち、単層構造のサイドウォールスペーサ４２ａが形成される。
この後の半導体装置の製造方法は、図６（ａ）乃至図８を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
こうして、本変形例による半導体装置が製造される。
このように、シリコン酸化膜３８のみによりサイドウォールスペーサ４２ａを形成しても良い。
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図１４乃至図２１を用いて説明する。図１４乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１３に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第２実施形態による半導体装置の製造方法を図１４乃至図２１を用いて説明する。図１４乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１３に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成することに主な特徴がある。
まず、ゲート電極２０を形成する工程までは、図１（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１４（ａ）参照）。
次に、図１４（ｂ）に示すように、全面に、例えば熱ＣＶＤ法により、膜厚１０〜３０ｎｍのシリコン酸化膜を形成する。原料としては、例えばＴＥＯＳとＯ2とを用いる。成膜温度は、例えば６２０〜７００℃とする。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６が未だ形成されていないため、このような比較的高い成膜温度でシリコン酸化膜６６を形成しても特段の問題はない。
次に、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜６８を形成する。原料としては、例えばジクロロシランとＮＨ3とを用いる。成膜温度は、例えば７００〜８００℃とする。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６が未だ形成されていないため、このような比較的高い成膜温度でシリコン酸化膜６６を形成しても特段の問題はない。
次に、シリコン窒化膜６８及びシリコン酸化膜６６を異方性エッチングする。エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。こうして、図１５（ａ）に示すように、ゲート電極２０の側壁部分に、シリコン酸化膜６６とシリコン窒化膜６８とから成る積層構造のサイドウォールスペーサ７０が形成される。
この後の図１５（ｂ）及び図１６（ａ）に示す半導体装置の製造方法は、図６（ａ）及び図６（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
次に、例えばＲＴＡ法により、不純物拡散領域４８、５６に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。
次に、例えばウエットエッチングにより、シリコン酸化膜６６とシリコン窒化膜６８とから成るサイドウォールスペーサ７０をエッチング除去する（図１６（ｂ）参照）。シリコン窒化膜６８をエッチング除去する際には、例えばリン酸を用いる。また、シリコン酸化膜６６をエッチング除去する際には、例えばフッ酸を用いる。
この後の図１７（ａ）乃至図１８（ｂ）に示す半導体装置の製造方法は、図１（ｂ）乃至図３（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
次に、例えばＲＴＡ法により、ポケット領域２６、３４及び不純物拡散領域２８、３６に導入されたドーパント不純物を活性化するための熱処理を行う（図１９（ａ）参照）。熱処理は、例えば１０００℃以上の短時間アニールとする。
この後の図１９（ｂ）乃至図２０（ｂ）に示す半導体装置の製造方法は、図４（ａ）乃至図５（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
また、この後の図２１（ａ）乃至図２１（ｂ）に示す半導体装置の製造方法は、図７（ｂ）及び図８を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
こうして本実施形態による半導体装置が製造される。
本実施形態による半導体装置の製造方法は、上述したように、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成することに主な特徴がある。
本実施形態によれば、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成するため、深い不純物拡散領域４８、５６に導入されたドーパント不純物を活性化するための熱処理を、浅い不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に行うことができる。このため、本実施形態によれば、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を、より抑制することができ、より短チャネル効果及びトランジスタの電流駆動力の低下を防止することが可能となる。
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図２２を用いて説明する。図２２は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例について図２２を用いて説明する。図２２は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、サイドウォールスペーサ４２ａをシリコン酸化膜３８のみにより形成することに主な特徴がある。
まず、ポケット領域２６、３４及び不純物拡散領域２８、３６に導入されたドーパント不純物を活性化するための熱処理を行う工程までは、図１４（ａ）乃至図１９（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
次に、図１３（ａ）を用いて上述した半導体装置の製造方法と同様にして、全面に、膜厚１００ｎｍ程度のシリコン酸化膜３８を形成する（図２２（ａ）参照）。
次に、図１３（ｂ）を用いて上述した半導体装置の製造方法と同様にして、シリコン酸化膜３８を異方性エッチングする。こうして、ゲート電極２０の側壁部分に、シリコン酸化膜３８のみから成る単層構造のサイドウォールスペーサ４２ａが形成される（図２２（ｂ）参照）。
この後の半導体装置の製造方法は、図２１（ａ）及び図２１（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
このように、シリコン酸化膜３８のみによりサイドウォールスペーサ３８ａを形成してもよい。
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を説明するに先立って、本発明の第３実施形態による半導体装置の製造方法の原理について説明する。
本発明の第３実施形態による半導体装置の製造方法を説明するに先立って、本発明の第３実施形態による半導体装置の製造方法の原理について説明する。
ＢＴＢＡＳとＮＨ3とを原料ガスとしてＣＶＤ法によりシリコン窒化膜を成膜する際の成膜反応は、Ｎ源となるＮ−Ｈが供給される２つの過程に律速されると考えられる。
図２３は、ＢＴＢＡＳとＮＨ3とを原料ガスとして用いてシリコン窒化膜を成膜する際の成膜メカニズムを示す概念図である。
Ｎ源が供給される第１の過程は、以下の通りである。
即ち、まず、図２３の（１）のように、ＢＴＢＡＳの分子が半導体基板に吸着する。半導体基板に吸着したＢＴＢＡＳは、図２３の（２）のように分解される。具体的には、ＢＴＢＡＳの分子構造のうちで最も結合エネルギーが低い結合である、Ｓｉ−ＮＨＣ（ＣＨ3）3の結合が切断され、ターシャルブチルアミン（t-butylamine）が生成される。生成されたターシャルブチルアミンは、図２３の（４）のように分解され、Ｎ−ＨがＮ源となる。なお、生成されたターシャルブチルアミンの一部は、図２３の（３）のように、半導体基板から脱着する。
Ｎ源が供給される第２の過程は、図２３の（５）のように、ＮＨ3が分解し、Ｎ−ＨがＮ源となる過程である。
なお、図２３の（６）のように、副産物も生ずる。
これらのことから、Ｎ源をより提供しやすい原料を用いれば、反応速度が速くなり、比較的低い成膜温度であってもシリコン窒化膜を形成し得ると考えられる。
本願発明者らは鋭意検討した結果、ＮＨ3を原料として用いる代わりに、分子中に窒素原子を複数含む原料を用いることに想到した。分子中に窒素原子を複数含む原料を用いれば、Ｎ源をより提供しやすくなり、反応速度が速くなり、比較的低い成膜温度であってもシリコン窒化膜を形成し得ると考えられる。分子中に窒素原子を複数含む原料としては、例えばヒドラジン化合物等が考えられる。
次に、本発明の第３実施形態による半導体装置の製造方法を図２４乃至図２８を用いて説明する。図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２３に示す第１及び第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、シリコン酸化膜３８を形成する工程までは、図１（ａ）乃至図４（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
次に、図２４に示すように、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜を形成する。原料としては、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いる。シリコンと窒素とを含む原料としては、例えばＢＴＢＡＳを用いることができる。分子中に窒素原子を複数含む化合物より成る原料としては、例えばヒドラジン化合物を用いることができる。ヒドラジン化合物としては、例えばジメチルヒドラジン（ＤＭＨｙ、Dimethylhydrazine、（ＣＨ3）2ＨＮＮＨ2）を用いることができる。成膜温度は、例えば５００〜６５０℃とする。成膜室内の圧力は、例えば１００Ｔｏｒｒとする。ＢＴＢＡＳの流量は、例えば１０〜１００ｓｃｃｍとする。ジメチルヒドラジンの流量は、例えば３０〜３００ｓｃｃｍとする。成膜時間は、例えば１０〜２０分とする。
なお、ここでは、シリコン窒化膜４０ａを形成する際の成膜温度を５００〜６５０℃としたが、シリコン窒化膜４０ａを形成する際の成膜温度は、５００〜６５０℃に限定されるものではない。例えば、５００℃以下でシリコン窒化膜４０ａを形成することも可能である。エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を確実に抑制するためには、例えば５５０℃以下でシリコン窒化膜４０ａを成膜することが望ましい。
この後の半導体装置の製造方法は、図５（ａ）乃至図８を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
こうして本実施形態による半導体装置の製造方法が製造される。
本実施形態による半導体装置の製造方法は、上述したように、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素を複数含む化合物より成る原料とを用いて、シリコン窒化膜４０ａを形成することに主な特徴がある。
本実施形態によれば、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜４０ａを形成するため、シリコン窒化膜を比較的低い成膜温度で熱ＣＶＤ法により形成することができる。このため、本実施形態によれば、エクステンションソース／ドレイン構造の浅い不純物拡散領域２８、３６及びポケット領域２６、３４におけるドーパント不純物の拡散を抑制することができる。このため、短チャネル効果及びトランジスタの電流駆動力の低下を防止することができ、またロールオフ耐性を向上することができる。従って、本実施形態によれば、良好な電気的特性を有する微細な半導体装置を提供することができる。
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について図２５乃至図２８を用いて説明する。
次に、本実施形態による半導体装置の製造方法の評価結果について図２５乃至図２８を用いて説明する。
図２５は、シリコン窒化膜の成膜速度を示すグラフである。図２５は、アレニウスプロットである。横軸は温度の逆数を示しており、縦軸は成膜速度を示している。
図２５中に□印を用いて示した比較例１は、ＢＴＢＡＳとＮＨ3とを原料ガスとしてシリコン窒化膜を形成した場合の成膜速度を示している。ＢＴＢＡＳとＮＨ3とを原料ガスとしてシリコン窒化膜を形成した場合には、比較的高い成膜温度では反応律速となり、比較的低い成膜温度では輸送律速となる。見かけ上の活性化エネルギーは、反応律速においては３．３ｅＶであり、輸送律速においては０．６５ｅＶであった。
図２５中に●印を用いて示した実施例１は、本実施形態による半導体装置の製造方法の場合、即ち、ＢＴＢＡＳとジメチルヒドラジン（ＤＭＨｙ）とを原料ガスとしてシリコン窒化膜を形成した場合の成膜速度を示している。見かけ上の活性化エネルギーは、２．３ｅＶであった。
図２５から分かるように、実施例１では、比較例１に比べて、成膜速度が一桁以上速くなっている。５ｎｍ／ｍｉｎの成膜速度が得られる成膜温度について比較すると、実施例１では、比較例１に対して、成膜温度を１００℃以上低くし得ることが分かる。
これらのことから、本実施形態によれば、極めて低い成膜温度でシリコン窒化膜を成膜し得ることが分かる。
図２６は、シリコン窒化膜の成膜温度と屈折率との関係を示すグラフである。横軸はシリコン窒化膜を形成する際の成膜温度を示しており、縦軸はシリコン窒化膜の屈折率を示している。
図２６中に■印を用いて示した実施例２は、本実施形態による半導体装置の製造方法の場合、即ち、ＢＴＢＡＳとジメチルヒドラジン（ＤＭＨｙ）とを原料ガスとしてシリコン窒化膜を形成した場合におけるシリコン窒化膜の屈折率を示している。
図中に●を用いて示した比較例２は、ＢＴＢＡＳとＮＨ3とを原料ガスとしてシリコン窒化膜を形成した場合におけるシリコン窒化膜の屈折率を示している。
実施例２と比較例２のいずれにおいても、高い成膜温度でシリコン窒化膜を形成するほど、シリコン窒化膜の屈折率は低くなる傾向がある。高い成膜温度でシリコン窒化膜を形成するほどシリコン窒化膜の屈折率が低くなるのは、成膜温度が高いほど、シリコン窒化膜中のＳｉ濃度が化学量論的組成（Ｓｉ3Ｎ4）より低くなり、シリコン窒化膜中のＮ濃度が化学量論的組成より高くなる傾向があるためと考えられる。このことは、ＦＴＩＲによる分析結果と一致している。
なお、化学量論的組成のバルクのＳｉ3Ｎ4の場合、Ｓｉ濃度は約４３％である。また、化学量論的組成のバルクのＳｉ3Ｎ4の場合、屈折率は２．０〜２．１程度である。
図２７は、原料ガスの流量比とシリコン窒化膜の屈折率との関係を示すグラフである。横軸は、ＢＴＢＡＳの流量に対するジメチルヒドラジンの流量を示しており、縦軸はシリコン窒化膜の屈折率を示している。
図２７から分かるように、ジメチルヒドラジンの流量比が大きくなるほど、シリコン窒化膜の屈折率は低くなる傾向がある。ジメチルヒドラジンの流量比を大きくするほどシリコン窒化膜の屈折率が低くなるのは、ジメチルヒドラジンの流量を増加すると、成膜速度が速くなる一方、成膜されるシリコン窒化膜の膜密度が低くなるためと考えられる。
シリコン窒化膜の膜密度が低いと、半導体基板１０中やゲート電極２０中にドープされているドーパント不純物がシリコン窒化膜中に拡散してしまう場合があるため、シリコン窒化膜の膜密度は高い方が望ましい。従って、ＢＴＢＡＳの流量に対するジメチルヒドラジンの流量は、例えば３倍以下とすることが望ましい。
図２８は、シリコン酸化膜の比誘電率を示すグラフである。
比較例３は、ジクロロシランとＮＨ3とを原料ガスとして用い、７００℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、縦型ＣＶＤ装置を用いた。
比較例４は、ＢＴＢＡＳとＮＨ3とを原料ガスとして用い、５８０℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、縦型ＣＶＤ装置を用いた。
実施例３は、ＢＴＢＡＳとジメチルヒドラジンとＮＨ3とを原料ガスとして用い、５００℃の成膜温度でシリコン窒化膜を形成した場合である。なお、成膜装置としては、枚葉式のＣＶＤ装置を用いた。
なお、バルクのＳｉ3Ｎ4における比誘電率は６．９である。
実施例４は、ＢＴＢＡＳとジメチルヒドラジンとを原料ガスとして用い、５００℃の成膜温度でシリコン窒化膜を形成した場合におけるシリコン窒化膜の比誘電率を示している。なお、成膜装置としては、枚葉式のＣＶＤ装置を用いた。
図２８から分かるように、実施例３、４では、比較例３、４に対して、比誘電率の低いシリコン窒化膜が得られることが分かる。
また、実施例３と実施例４とを比較すると、実施例４では、実施例３よりも比誘電率の低いシリコン窒化膜が得られることが分かる。
これらのことから、本実施形態によれば、シリコン窒化膜の比誘電率を低くすることができ、ゲート電極とシリコン窒化膜との間の静電容量を低減し得ることが分かる。従って、本実施形態によれば、半導体装置の動作速度をより向上することが可能となる。
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例について図２９及び図３０を用いて説明する。図２９は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例について図２９及び図３０を用いて説明する。図２９は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料の他に、更に、ＮＨ3より成る原料を用いて、シリコン窒化膜を形成することに主な特徴がある。
まず、シリコン酸化膜３８を形成する工程までは、図１（ａ）乃至図４（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
次に、図２９に示すように、全面に、例えば熱ＣＶＤ法により、膜厚４０〜８０ｎｍのシリコン窒化膜４０ｂを形成する。原料としては、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料の他に、更に、ＮＨ3より成る原料を用いる。シリコンと窒素とを含む化合物より成る原料としては、上記と同様に、例えばＢＴＢＡＳを用いることができる。分子中に窒素原子を複数含む化合物より成る原料としては、上記と同様に、例えばヒドラジン化合物を用いることができる。ヒドラジン化合物としては、上記と同様に、例えばジメチルヒドラジンを用いることができる。成膜温度は、例えば５００〜６５０℃とする。成膜室内の圧力は、例えば１００Ｔｏｒｒとする。ＢＴＢＡＳの流量は、例えば１０〜１００ｓｃｃｍとする。ジメチルヒドラジンの流量は、例えば３０〜３００ｓｃｃｍとする。ＮＨ3の流量は、例えば３０〜３００ｓｃｃｍとする。成膜時間は、例えば１０〜２０分とする。
この後の半導体装置の製造方法は、図５（ａ）乃至図８を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
こうして本実施形態による半導体装置の製造方法が製造される。
このように、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料との他に、更に、ＮＨ3より成る原料を用いて、シリコン窒化膜４０ｂを形成してもよい。
（評価結果）
次に、本変形例による半導体装置の製造方法の評価結果を図３０を用いて説明する。図３０は、シリコン窒化膜におけるリーク電流特性を示すグラフである。横軸は電界強度を示しており、縦軸はリーク電流密度を示している。
次に、本変形例による半導体装置の製造方法の評価結果を図３０を用いて説明する。図３０は、シリコン窒化膜におけるリーク電流特性を示すグラフである。横軸は電界強度を示しており、縦軸はリーク電流密度を示している。
実施例５は、本変形例の場合、即ち、ＢＴＢＡＳとジメチルヒドラジンとＮＨ3とを原料として用い、シリコン窒化膜を形成した場合におけるシリコン窒化膜のリーク電流密度を示している。
比較例５は、ＢＴＢＡＳとジメチルヒドラジンとを原料としてシリコン窒化膜を形成した場合におけるシリコン窒化膜のリーク電流密度を示している。
図３０から分かるように、実施例５では、比較例５と比較して、シリコン窒化膜におけるリーク電流が低くなっている。
このように、本変形例によれば、シリコン窒化膜におけるリーク電流を低減することができる。
［第４実施形態］
次に、本発明の第４実施形態による半導体装置の製造方法を図３１乃至図３３を用いて説明する。図３１乃至図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図３０に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
次に、本発明の第４実施形態による半導体装置の製造方法を図３１乃至図３３を用いて説明する。図３１乃至図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図３０に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を成膜する際に、上記と同様にして、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、成膜することに主な特徴がある。
まず、図３１（ａ）に示すように、トランジスタ（図示せず）等が形成された半導体基板１０上の全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧ（Fluorine doped Silicate Glass）より成る層間絶縁膜７２を形成する。
次に、全面に、膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜７４を形成する。キャップ膜７４は、例えばパッシベーション膜として機能するものである。キャップ膜７４としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてキャップ膜７４を形成すればよい。キャップ膜７４としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。キャップ膜７４としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。
次に、図３１（ｂ）に示すように、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るストッパ膜７６を形成する。ストッパ膜７６は、層間絶縁膜７８に配線を埋め込むための溝、即ちトレンチを形成する際に、エッチングストッパとして機能するものである。ストッパ膜７６としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてストッパ膜７６を形成すればよい。ストッパ膜７６としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。ストッパ膜７６としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧより成る層間絶縁膜７８を形成する。
次に、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るストッパ膜８０を形成する。ストッパ膜８０は、後述する工程でＣＭＰ法により導電膜を研磨する際に、ストッパとして機能するものである。ストッパ膜８０としてＳｉＮ膜を形成する場合には、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様にしてストッパ膜８０を形成すればよい。ストッパ膜８０としてＳｉＣＮ膜を形成する場合には、原料ガスとしてＣを含む原料ガスを用いればよい。ストッパ膜８０としてＳｉＯＣＮ膜を形成する場合には、成膜室内に酸素ガスを適宜導入すればよい。
次に、フォトリソグラフィ技術を用い、ストッパ膜８０をパターニングする。この後、ストッパ膜８０をマスクとし、ストッパ膜７６をエッチングストッパとして、層間絶縁膜７８をエッチングする。この後、溝８２内のストッパ膜７６をエッチング除去する。こうして、配線８４（図３２（ｂ）参照）を埋め込むための溝８２が形成される。
次に、全面に、例えばめっき法により、膜厚４００〜８００ｎｍのＣｕ膜を形成する。この後、ＣＭＰ法により、Ｃｕ膜をストッパ膜８０の表面が露出するまで研磨する。こうして、溝８２内にＣｕより成る配線８４が埋め込まれる。
次に、全面に、例えば膜厚３０〜１００ｎｍのＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜８６を形成する。キャップ膜８６の形成方法は、例えば、図２４を用いて上述したシリコン窒化膜４０ａの形成方法と同様とすればよい。
次に、全面に、例えばプラズマＣＶＤ法により、膜厚４００〜８００ｎｍのＦＳＧより成る層間絶縁膜８８を形成する。
こうして本実施形態による半導体装置が製造される。
本実施形態による半導体装置の製造方法は、上述したように、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を成膜する際に、シリコンと窒素とを含む化合物より成る原料と、分子中に窒素原子を複数含む化合物より成る原料とを用いて、成膜することに主な特徴がある。
層間絶縁膜７２等を形成した後に形成されるＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜７４、８６やストッパ膜７６、８０は、層間絶縁膜７２等の変形や変質等を避ける必要があるため、比較的低い温度で成膜しなければならない。このため、従来は、比較的低い温度での成膜が可能なプラズマＣＶＤ法を用いて、ＳｉＮ等より成るキャップ膜やストッパ膜を形成していた。一方、サイドウォールスペーサを形成する際に用いられるシリコン窒化膜は、高温の熱ＣＶＤ法により形成されていたため、キャップ膜やストッパ膜を形成する際に用いられる半導体製造装置とサイドウォールスペーサを形成するために用いられる半導体製造装置とを兼ねることはできなかった。このことは、設備投資費用の低減や製造プロセスの単純化における阻害要因となっていた。
これに対し、本実施形態では、比較的低い温度でＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成るキャップ膜やストッパ膜を熱ＣＶＤ法やプラズマＣＶＤ法により形成することができるため、キャップ膜やストッパ膜を形成する際に用いる半導体製造装置とサイドウォールスペーサを形成する際に用いられる半導体製造装置とを兼ねることができる。このため、本実施形態によれば、設備投資費用を低減することができ、また、プロセスの単純化を図ることができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第１及び第２実施形態では、シリコン酸化膜３８を熱ＣＶＤ法により形成する際に、原料としてＢＴＢＡＳとＯ2とを用い、成膜温度を５００〜５８０℃としたが、シリコン酸化膜３８の成膜方法は、これに限定されるものではない。
例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate、テトラエトキシシラン）とＯ2とを原料として用い、５６０〜５８０℃の成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば３０〜１００Ｐａとすればよい。また、ＴＥＯＳの流量は、例えば３０〜１３０ｓｃｃｍとすればよい。また、Ｏ2流量は、例えば０〜１０ｓｃｃｍとすればよい。この場合にも、比較的低い成膜温度で、シリコン酸化膜を熱ＣＶＤ法により形成することが可能である。
また、シランとＮ2Ｏ（亜酸化窒素）とを原料として用い、６００〜７００℃の成膜温度、１５分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、２００Ｔｏｒｒとすればよい。また、シランの流量は、例えば６０ｓｃｃｍとすればよい。また、Ｎ2Ｏの流量は、例えば３０００ｓｃｃｍとすればよい。この場合には、第１及び第２実施形態の場合より成膜温度は高くなるが、成膜時間が短時間であるため、浅い不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。なお、成膜時間を短くするためには、例えば枚葉式のＣＶＤ装置を用いればよい。また、枚葉式のＣＶＤ装置を用いない場合であっても、成膜室内に導入する半導体基板の枚数を少なくすれば、短い成膜時間でシリコン窒化膜を形成することが可能である。
なお、本明細書中で成膜時間とは、所定の成膜温度にて実際に成膜が行われる時間のことである。
また、ＴＥＯＳとＯ3とを原料として用い、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば２００Ｔｏｒｒとすればよい。また、ＴＥＯＳの流量は、例えば６００ｍｇとすればよい。また、Ｏ3の流量は、例えば４０００ｓｃｃｍとすればよい。この場合には、成膜温度が比較的低いのみならず、成膜時間も短いため、不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能となる。
また、ジシランとＮ2Ｏとを原料として用い、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、シリコン酸化膜を熱ＣＶＤ法により形成してもよい。この場合、成膜室内の圧力は、例えば２００Ｔｏｒｒとすればよい。また、ジシランの流量は、例えば２０ｓｃｃｍとすればよい。また、Ｎ2Ｏの流量は、例えば４５００ｓｃｃｍとすればよい。この場合も、成膜温度が比較的低いのみならず、成膜時間も短いため、浅い不純物拡散領域及びポケット領域における不純物の拡散をより抑制することが可能である。
また、第１及び第２実施形態では、熱ＣＶＤ法によりシリコン窒化膜４０を形成する際に、原料としてＢＴＢＡＳとＮＨ3とを用い、成膜温度を５５０〜５８０℃としたが、シリコン窒化膜の成膜方法は、これに限定されるものではない。
例えば、シランとＮＨ3とを原料として用い、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、シリコン窒化膜を熱ＣＶＤ法により形成してもよい。この場合には、成膜温度は若干高くなるが、成膜時間が比較的短いため、エクステンションソース／ドレインの浅い領域を構成する不純物拡散領域及びポケット領域におけるドーパント不純物の拡散を抑制することが可能である。なお、成膜時間を短くするためには、例えば枚葉式のＣＶＤ装置を用いればよい。また、枚葉式のＣＶＤ装置を用いない場合であっても、成膜室内に導入する半導体基板の枚数を少なくすれば、短い成膜時間でシリコン窒化膜を形成することが可能である。
なお、第３及び第４実施形態では、シリコンと窒素とを含む化合物より成る原料ガスとしてＢＴＢＡＳを用いたが、かかる原料ガスはＢＴＢＡＳに限定されるものではなく、シリコンと窒素とを含む化合物より成る原料を広く用いることが可能である。
また、第３及び第４実施形態では、分子中に窒素原子を複数含む化合物より成る原料としてヒドラジン化合物を用いたが、かかる原料ガスはヒドラジン化合物に限定されるものではなく、分子中に窒素原子を複数含む化合物より成る原料を広く用いることができる。例えば、分子中に窒素原子を複数含む原料として、アジド化合物を挙げることができる。アジド化合物としては、例えば、ジエチルアジド、ジメチルアジド、アジ化メチル（ＣＨ3Ｎ3）、アジ化エチル（Ｃ2Ｈ5Ｎ3）、ターシャルブチルアジド（Ｃ4Ｈ9Ｎ3）等を挙げることができる。
また、第３及び第４実施形態では、ヒドラジン化合物より成る原料ガスとして、ジメチルヒドラジンを用いたが、ヒドラジン化合物はジメチルヒドラジンに限定されるものではなく、他のあらゆるヒドラジン化合物を用いることが可能である。例えば、ジメチルヒドラジン以外のヒドラジン化合物としては、例えば、ヒドラジン（Ｎ2Ｈ4）、モノメチルヒドラジン（（ＣＨ3）2Ｎ2Ｈ2）、ｕｎｓ−ジメチルヒドラジン（（ＣＨ3）2Ｎ2Ｈ2）、ｓｙｍ−ジメチルヒドラジン（（ＣＨ3）ＨＮ2（ＣＨ3）Ｈ）、トリメチルヒドラジン（（ＣＨ3）2Ｎ2（ＣＨ3）Ｈ）、テトラメチルヒドラジン（（ＣＨ3）2Ｎ2（ＣＨ3）2）、エチルヒドラジン（（Ｃ2Ｈ5）ＨＮ2Ｈ2）等を挙げることができる。
また、第３実施形態では、シリコンと窒素とを含む化合物より成る原料ガスと分子中に窒素原子を複数含む化合物より成る原料とを用いて、シリコン窒化膜を形成する場合を例に説明したが、かかる原料を用いて形成する絶縁膜は、シリコン窒化膜に限定されるものではない。例えば、ＳｉＣＮ膜やＳｉＯＣＮ膜等を形成することも可能である。原料ガスとしてＣを含む原料ガスを用いれば、成膜条件を適宜設定することにより、ＳｉＣＮ膜を形成することが可能である。また、成膜室内に酸素ガスを適宜導入すれば、ＳｉＯＣＮ膜を形成することが可能である。
また、第３及び第４実施形態では、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成した後に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成する場合を例に説明したが、第２実施形態による半導体装置の製造方法のように、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６及びポケット領域２６、３４を形成する前に、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域４８、５６を形成してもよい。
また、第３実施形態では、シリコン酸化膜３８とシリコン窒化膜４０ａとから成るサイドウォールスペーサを形成する場合を例に説明したが、シリコン窒化膜４０ａのみから成るサイドウォールスペーサを形成してもよい。
また、第４実施形態では、配線８４の材料としてＣｕを用いたが、配線の材料はＣｕに限定されるものではなく、他のあらゆる配線材料を適宜用いることができる。例えば、配線の材料としてＡｌを用いてもよい。
また、第４実施形態では、熱ＣＶＤ法によりキャップ膜７４、８６やストッパ膜７６、８０を形成したが、キャップ膜７４、８６やストッパ膜７６、８０の成膜方法は熱ＣＶＤ法に限定されるものではなく、他の成膜方法を適宜用いることができる。例えば、プラズマＣＶＤ法を用いてキャップ膜７４、８６やストッパ膜７６、８０を形成してもよい。キャップ膜７４、８６やストッパ膜７６、８０を形成する際には、トランジスタ（図示せず）が層間絶縁膜７２により覆われているため、プラズマＣＶＤ法を用いて成膜しても、トランジスタの電気的特性に悪影響を与えることはないためである。
また、上記実施形態では、ポケット領域２６、３４を形成した後に、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２８、３６を形成したが、浅い不純物拡散領域２８、３６を形成した後に、ポケット領域２６、３４を形成してもよい。
（付記１） 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記２） 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記３） 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記４） 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記５） 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記６） 付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、ビスターシャルブチルアミノシランとアンモニアとを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、ビスターシャルブチルアミノシランとアンモニアとを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
（付記７） 付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、シランとアンモニアとを原料として用い、熱ＣＶＤ法により、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、シランとアンモニアとを原料として用い、熱ＣＶＤ法により、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
（付記８） 少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
ことを特徴とする半導体装置の製造方法。
（付記９） 付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記半導体基板上に、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記絶縁膜を有するサイドウォールスペーサを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程の前に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記半導体基板上に、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記絶縁膜を有するサイドウォールスペーサを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記９記載の半導体装置の製造方法において、
前記ゲート電極の両側の前記半導体基板内に前記不純物拡散領域を形成する工程の後、前記絶縁膜を形成する工程の前に、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程を更に有し、
前記サイドウォールスペーサを形成する工程では、前記絶縁膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記絶縁膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極の両側の前記半導体基板内に前記不純物拡散領域を形成する工程の後、前記絶縁膜を形成する工程の前に、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程を更に有し、
前記サイドウォールスペーサを形成する工程では、前記絶縁膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記絶縁膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記他の絶縁膜を覆うように前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記他の絶縁膜を覆うように前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１１記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の後に、前記絶縁膜とエッチング特性が異なる更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に、前記絶縁膜に達する溝を形成する工程と、前記溝内に配線を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程の後に、前記絶縁膜とエッチング特性が異なる更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に、前記絶縁膜に達する溝を形成する工程と、前記溝内に配線を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜及び前記更に他の絶縁膜に溝を形成する工程と、前記溝内及び前記絶縁膜上に導電膜を形成する工程と、前記導電膜を前記絶縁膜が露出するまで研磨し、前記溝内に前記導電膜より成る配線を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜及び前記更に他の絶縁膜に溝を形成する工程と、前記溝内及び前記絶縁膜上に導電膜を形成する工程と、前記導電膜を前記絶縁膜が露出するまで研磨し、前記溝内に前記導電膜より成る配線を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に配線を埋め込む工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜上及び前記配線上に前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程の前に、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを覆うように他の絶縁膜を形成する工程と、前記他の絶縁膜の上方に、更に他の絶縁膜を形成する工程と、前記更に他の絶縁膜に配線を埋め込む工程とを更に有し、
前記絶縁膜を形成する工程では、前記更に他の絶縁膜上及び前記配線上に前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１５） 付記９乃至１４のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、熱ＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程では、熱ＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１６） 付記１１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、プラズマＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程では、プラズマＣＶＤ法により前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１７） 付記８乃至１６のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、ＮＨ3より成る第３の原料を更に用いて、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程では、ＮＨ3より成る第３の原料を更に用いて、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記１８） 付記８乃至１７のいずれかに記載の半導体装置の製造方法において、
前記第１の原料は、ビスターシャルブチルアミノシランである
ことを特徴とする半導体装置の製造方法。
前記第１の原料は、ビスターシャルブチルアミノシランである
ことを特徴とする半導体装置の製造方法。
（付記１９） 付記８乃至１８のいずれかに記載の半導体装置の製造方法において、
前記第２の原料は、ヒドラジン化合物又はアジド化合物である
ことを特徴とする半導体装置の製造方法。
前記第２の原料は、ヒドラジン化合物又はアジド化合物である
ことを特徴とする半導体装置の製造方法。
（付記２０） 付記８乃至１９のいずれかに記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、５５０℃以下の成膜温度で前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記絶縁膜を形成する工程では、５５０℃以下の成膜温度で前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
（付記２１） 付記１乃至７、９及び１０のいずれかに記載の半導体装置の製造方法において、
前記サイドウォールスペーサを形成する工程の後に、前記ゲート電極と前記サイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記サイドウォールスペーサを形成する工程の後に、前記ゲート電極と前記サイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記２２） 付記１乃至７、９及び１０のいずれかに記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記不純物拡散領域を形成する工程の前に、前記ゲート電極の側壁部分に他のサイドウォールスペーサを形成する工程と、前記ゲート電極と前記他のサイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程と、前記他のサイドウォールスペーサをエッチング除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極を形成する工程の後、前記不純物拡散領域を形成する工程の前に、前記ゲート電極の側壁部分に他のサイドウォールスペーサを形成する工程と、前記ゲート電極と前記他のサイドウォールスペーサとをマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記不純物拡散領域よりキャリア濃度が高く深い他の不純物拡散領域を形成する工程と、前記他のサイドウォールスペーサをエッチング除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
（付記２３） 付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後でシリコン酸化膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後でシリコン酸化膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記２４） 付記９又は１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後で前記絶縁膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極を形成する工程の後で前記不純物拡散領域を形成する工程の前に、又は、前記不純物拡散領域を形成する工程の後で前記絶縁膜を形成する工程の前に、前記不純物拡散領域に隣接するように、前記不純物拡散領域と反対の導電型のポケット領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
１０…半導体基板
１２…素子分離領域
１４ｎ…ＮＭＯＳトランジスタが形成される領域
１４ｐ…ＰＭＯＳトランジスタが形成される領域
１６ｎ…ｎ形ウェル
１６ｐ…ｐ形ウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２…フォトレジスト膜
２４…開口部
２６…ポケット領域
２８…不純物拡散領域
３０…フォトレジスト膜
３２…開口部
３４…ポケット領域
３６…不純物拡散領域
３８…シリコン酸化膜
４０、４０ａ、４０ｂ…シリコン窒化膜
４２、４２ａ…サイドウォールスペーサ
４４…フォトレジスト膜
４６…開口部
４８…不純物拡散領域
５０…ソース／ドレイン拡散層
５２…フォトレジスト膜
５４…開口部
５６…不純物拡散領域
５８…ソース／ドレイン拡散層
６０…金属膜
６２…ソース／ドレイン電極
６４ｎ…ＮＭＯＳトランジスタ
６４ｐ…ＰＭＯＳトランジスタ
６６…シリコン酸化膜
６８…シリコン窒化膜
７０…サイドウォールスペーサ
７２…層間絶縁膜
７４…キャップ膜
７６…ストッパ膜
７８…層間絶縁膜
８０…ストッパ膜
８２…溝
８４…配線
８６…キャップ膜
８８…層間絶縁膜
１２…素子分離領域
１４ｎ…ＮＭＯＳトランジスタが形成される領域
１４ｐ…ＰＭＯＳトランジスタが形成される領域
１６ｎ…ｎ形ウェル
１６ｐ…ｐ形ウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２…フォトレジスト膜
２４…開口部
２６…ポケット領域
２８…不純物拡散領域
３０…フォトレジスト膜
３２…開口部
３４…ポケット領域
３６…不純物拡散領域
３８…シリコン酸化膜
４０、４０ａ、４０ｂ…シリコン窒化膜
４２、４２ａ…サイドウォールスペーサ
４４…フォトレジスト膜
４６…開口部
４８…不純物拡散領域
５０…ソース／ドレイン拡散層
５２…フォトレジスト膜
５４…開口部
５６…不純物拡散領域
５８…ソース／ドレイン拡散層
６０…金属膜
６２…ソース／ドレイン電極
６４ｎ…ＮＭＯＳトランジスタ
６４ｐ…ＰＭＯＳトランジスタ
６６…シリコン酸化膜
６８…シリコン窒化膜
７０…サイドウォールスペーサ
７２…層間絶縁膜
７４…キャップ膜
７６…ストッパ膜
７８…層間絶縁膜
８０…ストッパ膜
８２…溝
８４…配線
８６…キャップ膜
８８…層間絶縁膜
Claims (10)
- 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ビスターシャルブチルアミノシランと酸素とを原料として用い、熱ＣＶＤ法により、５００〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳと酸素とを原料として用い、熱ＣＶＤ法により、５６０〜５８０℃の成膜温度で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、シランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、６００〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ＴＥＯＳとオゾンとを原料として用い、熱ＣＶＤ法により、４８０〜５００℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程と、前記半導体基板上に、前記ゲート電極を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜を有するサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法であって、
前記シリコン酸化膜を形成する工程では、ジシランと亜酸化窒素とを原料として用い、熱ＣＶＤ法により、５００〜５３０℃の成膜温度、３０分以下の成膜時間で、ＣＶＤ法により、前記シリコン酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、ビスターシャルブチルアミノシランとアンモニアとを原料として用い、熱ＣＶＤ法により、５５０〜５８０℃の成膜温度で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記サイドウォールスペーサを形成する工程の前に、前記シリコン酸化膜を覆うようにシリコン窒化膜を形成する工程を更に有し、
前記シリコン窒化膜を形成する工程では、シランとアンモニアとを原料として用い、熱ＣＶＤ法により、６５０〜７００℃の成膜温度、１５分以下の成膜時間で、前記シリコン窒化膜を形成し、
前記サイドウォールスペーサを形成する工程では、前記シリコン窒化膜及び前記シリコン酸化膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記シリコン酸化膜と前記シリコン窒化膜とを有するサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。 - 少なくともシリコンと窒素とを含む化合物より成る第１の原料と、分子中に窒素原子を複数含む化合物より成る第２の原料とを用いて、ＳｉＮ、ＳｉＣＮ又はＳｉＯＣＮより成る絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前に、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に不純物拡散領域を形成する工程とを更に有し、
前記絶縁膜を形成する工程では、前記半導体基板上に、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記絶縁膜を形成する工程の後に、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記絶縁膜を有するサイドウォールスペーサを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項８又は９記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程では、ＮＨ３より成る第３の原料を更に用いて、前記絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
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| JP (1) | JP2008010881A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295621A (ja) * | 2008-06-02 | 2009-12-17 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012528345A (ja) * | 2009-05-29 | 2012-11-12 | テクノロジアン タトキマスケスクス ヴィーティーティー | 調節可能な微小機械ファブリ・ペロー干渉計、中間産物、およびその製造方法 |
| WO2019087445A1 (ja) * | 2017-10-31 | 2019-05-09 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置、およびプログラム |
| JP2019161096A (ja) * | 2018-03-15 | 2019-09-19 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP2023550013A (ja) * | 2020-10-23 | 2023-11-30 | アプライド マテリアルズ インコーポレイテッド | 共形性酸化ケイ素膜の堆積 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235535A (ja) * | 1993-12-27 | 1995-09-05 | Sony Corp | 絶縁膜の形成方法 |
| JP2000100966A (ja) * | 1998-09-25 | 2000-04-07 | Nec Corp | 複数のゲート絶縁膜を有する半導体装置及びその製造方法 |
| JP2002060944A (ja) * | 2000-04-20 | 2002-02-28 | Internatl Business Mach Corp <Ibm> | 前駆原料混合物、膜付着方法、及び構造の形成 |
-
2007
- 2007-07-13 JP JP2007184567A patent/JP2008010881A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235535A (ja) * | 1993-12-27 | 1995-09-05 | Sony Corp | 絶縁膜の形成方法 |
| JP2000100966A (ja) * | 1998-09-25 | 2000-04-07 | Nec Corp | 複数のゲート絶縁膜を有する半導体装置及びその製造方法 |
| JP2002060944A (ja) * | 2000-04-20 | 2002-02-28 | Internatl Business Mach Corp <Ibm> | 前駆原料混合物、膜付着方法、及び構造の形成 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295621A (ja) * | 2008-06-02 | 2009-12-17 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012528345A (ja) * | 2009-05-29 | 2012-11-12 | テクノロジアン タトキマスケスクス ヴィーティーティー | 調節可能な微小機械ファブリ・ペロー干渉計、中間産物、およびその製造方法 |
| WO2019087445A1 (ja) * | 2017-10-31 | 2019-05-09 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置、およびプログラム |
| JP2019161096A (ja) * | 2018-03-15 | 2019-09-19 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP2023550013A (ja) * | 2020-10-23 | 2023-11-30 | アプライド マテリアルズ インコーポレイテッド | 共形性酸化ケイ素膜の堆積 |
| JP7791187B2 (ja) | 2020-10-23 | 2025-12-23 | アプライド マテリアルズ インコーポレイテッド | 共形性酸化ケイ素膜の堆積 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
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| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111011 |