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JP2008009368A - 液晶表示装置及びその駆動方法 - Google Patents

液晶表示装置及びその駆動方法 Download PDF

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JP2008009368A JP2006343919A JP2006343919A JP2008009368A JP 2008009368 A JP2008009368 A JP 2008009368A JP 2006343919 A JP2006343919 A JP 2006343919A JP 2006343919 A JP2006343919 A JP 2006343919A JP 2008009368 A JP2008009368 A JP 2008009368A
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Abstract


【課題】ＲＣ遅延によるゲートパルスの立ち下がり時間の遅延の問題を解決して、より信頼性のある液晶表示装置を実現する。
【解決手段】本発明は、第１基板の上部に相互に交差して形成されたゲート配線及びデータ配線と；第１基板と所定間隔離隔された第２基板と；第１及び第２基板間に配置された液晶層と；ゲート配線に連結されたフィード薄膜トランジスタと；フィード薄膜トランジスタに連結され、これをターンオンさせるフィード制御配線と；フィード薄膜トランジスタに連結されゲート配線にフィード信号を供給するフィード信号配線とを含むことを特徴とする液晶表示装置を提供する。これにより、ゲート配線自体のＲＣ成分によるゲートパルス遅延によって発生するちらつき(flicker)、輝度不均衡、垂直クロストーク等を改善して高品質の表示画質を実現する。
【選択図】図５

Description

本発明は、液晶表示装置に係り、特に、ゲート配線のＲＣ遅延によって非正常的に出力される画像の表示品質を改善するために、複数の薄膜トランジスタを形成した液晶パネル、液晶表示装置及びその駆動方法に関する。
近来、社会が本格的な情報化時代に入ることによって、各種の電気的信号情報を視覚的に表現するディスプレー分野が急速度に発展している。
最近、薄形化、軽量化、低消費電力化等の優れた性能を保有している液晶表示装置ＬＣＤが開発され、既存のブラウン管ＣＲＴ(Cathode Ray Tube)に代替している。
液晶表示装置は、液晶の光学的異方性と分極性質を利用して
表示する。液晶は、分子構造が細くて長く、配列に方向性を有する光学的異方性と、電場を印加する場合に、分子の配列方向が変化する分極性質を有する。従って、液晶表示装置は、液晶に電圧を印加して、分子配列を任意に調節し、変化する偏光特性を利用して多様な画像を表示する。
特に、前述した駆動原理によって使用者に対して画像を表示する液晶パネルは、相互に対向する両基板間に液晶が注入された構成であって、図１は、一般的な液晶表示装置用液晶パネルの断面を示した図である。
また、図２は、この液晶パネルを構成する下部のアレイ基板の概略的な平面等価回路図であって、解像度及び動画像の具現能力に優れた、現在、最も幅広く使用される能動行列ＡＭ−ＬＣ方式を採用している。
液晶パネル１０は、一面に共通電極２４が形成された上部のカラーフィルター基板２０と、一面に画素電極３２が形成された下部のアレイ基板３０とが、両電極が向かい合うように配置されて、その間に液晶５０が介在された構成である。
この時、上部のカラーフィルター基板２０は、ガラス等の透明材質で構成された透明基板の下部に形成されるカラーフィルター層２２及びブラックマトリックス２６と、液晶５０に電圧を印加する一電極の役割をする共通電極２４を含む。特に、カラーフィルター層２２は、各々赤色を反射する赤色のカラーフィルターと、緑色を反射する緑色のカラーフィルターと、青色を反射する青色のカラーフィルターに区分されて、ブラックマトリックス２６は、各カラー別のカラーフィルター間をカバー(cover)して、後述する下部のアレイ基板３０に浸透される光を一部遮断する。
また、下部のアレイ基板３０は、ガラス等の透明材質で構成された透明基板の上部に縦横に配置された複数の平行なゲート配線(Ｇ１〜Ｇｎ)とデータ配線(Ｄ１〜Ｄｍ)、複数の薄膜トランジスタＴ及びこれに連結される画素電極３２を含む。
この時、複数のゲート配線(Ｇ１〜Ｇｎ)と複数のデータ配線(Ｄ１〜Ｄｍ)は、相互に縦横にマトリックス状の画素Ｐを定義して、これら画素Ｐには、各々薄膜トランジスタＴ及びこれと一対一対応に連結される画素電極３２が実装され、液晶を間に相互に対向する共通電極２４と画素電極３２とともに、液晶キャパシターＣＬＣを定義する。また、各画素Ｐは、寄生容量を解決するためのストレージキャパシターＣＳＴを備えており、これは液晶キャパシターＣＬＣと並列に連結される。
さらに、上部のカラーフィルター基板２０と下部のアレイ基板３０の外側には、各々第１偏光板２８と第２偏光板３４が位置する。
下部のアレイ基板３０の一端には、複数のゲート配線(Ｇ１〜Ｇｎ)の一端を連結するゲートドライバー３８が位置して、各ゲート配線(Ｇ１〜Ｇｎ)にゲートパルスを順に一方向スキャン伝達して、これと隣接した他の一端には、複数のデータ配線４０の一端を連結するデータドライバー４２が位置し、データパルスを伝達する。
この時、ゲート配線(Ｇ１〜Ｇｎ)を伝達するゲートパルスは、薄膜トランジスタＴのオン(on)電圧であって、データ配線４０に伝達するデータパルスは、液晶の分子配列を変化させる液晶駆動電圧である。
また、図３は、図２のＩＩＩ部分を拡大した部分拡大図であって、前述した図１及び図２と共に説明される。
各画素Ｐに実装される薄膜トランジスタＴは、各々ゲート配線(Ｇ１〜Ｇｎ)に連結されるゲート電極、データ配線４０に連結されるソース電極、液晶キャパシターＣＬＣに連結されるドレイン電極を含む。ここで、薄膜トランジスタＴは、ゲートパルスによってオン/オフ制御されながらデータパルスを液晶キャパシターＣＬＣに接続するスイッチの役割をする。
下部のアレイ基板３０を含む液晶パネル１０は、フレーム(frame)別に画像を表示するが、この動作は、以下の通りである。
ゲートドライバー３８は、ゲートパルスを毎フレームごとにＧ１番目のゲート配線からＧｎ番目のゲート配線まで一方向に順にスキャン伝達する。また、データドライバー４２は、各ゲートパルスに対応するデータパルスをＤ１データ配線ないしＤｍデータ配線全体に各々伝達する。
一例として、図３のように、Ｇｎ-１番目のゲート配線にゲートパルスが伝達されると同時に、Ｄ１ないしＤｍデータ配線を通じてデータパルスが伝達される。従って、Ｇｎ-１ゲート配線に連結されたＴ１ないしＴｍ画素薄膜トランジスタがオンされＤ１ないしＤｍデータ配線に伝達されたデータパルスを各々該当画素Ｐの液晶キャパシターＣＬＣに接続させる。
これによって、各画素Ｐの液晶キャパシターＣＬＣに電圧が充電され液晶の分子配列が変化して、第１偏光板２８及び第２偏光板３４間で、液晶分子の配列方向による透過率の変化と、カラーフィルター層２２の赤色Ｒ、緑色Ｇ、青色Ｂのカラーフィルターの色の組合によってカラー映像を表示する。
説明されていない符号６０は、液晶パネル１０の背面で前面に向けて光を供給するバックライトを示しており、液晶パネル１０自体には発光要素がないので、このバックライト６０の光によって十分な輝度の画像を表示することができる。
また、図面には示していないが、液晶５０の漏洩を防ぐために、両基板の端は、シーリング剤等によって封止される。また、上部のカラーフィルター基板２０及び下部のアレイ基板３０、液晶５０の境界には、各々液晶分子配列に信頼性を付与する上部及び下部の配向膜が介される。
一方、前述した構成の下部のアレイ基板３０を含む液晶パネル１０及びこの駆動方法を使用する場合、ゲートパルスは、各ゲート配線(Ｇ１〜Ｇｎ)の一端から他端に進行する。従って、導体としてゲート配線(Ｇ１〜Ｇｎ)が有する抵抗とキャパシター成分によって、ゲート配線(Ｇ１〜Ｇｎ)の他端に進むほど、最初に伝達されたゲートパルスと異なる波形に歪曲される現象が発生する。
図４Ａないし図４Ｂは、各々図３に示したＧｎ-１番目のゲート配線において、ＰＸＬ１及びＰＸＬｍ画素での薄膜トランジスタ(すなわち、Ｔ１及びＴｍ)に印加されるゲートパルス及びデータパルスを比べて示したグラフである。
ここでは、説明の便宜上、任意にＧｎ-１ゲート配線を指定しているが、以下の説明は、それ以外のゲート配線でも同一に現われる現象である。また、Ｇｎ-１ゲート配線に連結された複数の薄膜トランジスタＴを区分するために、端からＴ１ないしＴｍという符号を各々付与しており、このうち、図４Ａは、ゲートパルス(Ｇ(Ｎ-１))が最初に到達する一番目のＴ１画素薄膜トランジスタに該当し、図４Ｂは、このゲートパルス(Ｇ(Ｎ-１))がＧｎ-１ゲート配線を経由して最終的に伝達する最後のＴｍ画素薄膜トランジスタに該当する。
さらに、Ｄ(Ｎ)は、Ｔ１画素薄膜トランジスタとＴｍ画素薄膜トランジスタに各々伝達するデータパルスを、Ｄ(Ｎ-２)は、Ｇｎ-１ゲート配線より前のＧｎ-２ゲート配線を伝達したデータパルスを、Ｄ(Ｎ)は、Ｇｎ-１ゲート配線より後のＧｎゲート配線を伝達するデータパルスである。
図４Ａ及び図４Ｂに示したように、ゲートパルス(Ｇ(Ｎ-１))とデータパルス(Ｄ(Ｎ-１))は、各々方形波であって、正常状態の初期電圧から立ち上がり、しばらく一定の大きさの電圧を維持した後、立ち下がる。
これによって、Ｇｎ-１ゲート配線に伝達したゲートパルス(Ｇ(Ｎ))が立ち上がって閾値電圧Ｖｔｈ以上に大きくなるとと、Ｔ１ないしＴｍ画素薄膜トランジスタがオンされ、データパルス(Ｄ(Ｎ-１))を液晶キャパシターＣＬＣに伝達して、このデータパルス(Ｄ(Ｎ-１))電圧が液晶キャパシターＣＬＣに充電される。以後、ゲートパルス(Ｇ(Ｎ-１))が閾値電圧Ｖｔｈ以下に立ち下がると、Ｔ１ないしＴｍ画素薄膜トランジスタがオフされ液晶キャパシターＣＬＣからデータパルス(Ｄ(Ｎ-１))を遮断する。
従って、図４Ａと図４Ｂにおいて、Ｔａ(１)及びＴａ(ｍ)で表示された区間は、各々ＰＸＬ１及び ＰＸＬｍ画素でのデータパルス(Ｄ(Ｎ-１))電圧が液晶キャパシターＣＬＣに充電される充電時間(charging time)を、Ｔｂ(１)及びＴｂ(ｍ)は、ゲートパルス(Ｇ(Ｎ-１))の立ち下がりが始まった後、閾値電圧Ｖｔｈ以下に減圧されＴ１ないしＴｍ画素薄膜トランジスタがオフされるオフタイム(off time)を意味する。
この時、ゲートパルス(Ｇ(Ｎ-１))の立ち下がりが始まっても、データパルス(Ｄ(Ｎ-１))は、一定な電位を維持する。ゲートパルス(Ｇ(Ｎ-１))がＴ１ないしＴｍ画素薄膜トランジスタの閾値電圧Ｖｔｈ以下に減圧された後、データパルス(Ｄ(Ｎ-１))の立ち下がりが始まるが、これは、薄膜トランジスタ素子のオフ動作に信頼性を付与して次のデータパルス(Ｄ(Ｎ))による信号雑音を防ぐためである。
すなわち、ゲートパルス(Ｇ(Ｎ-１))の立ち下がりが始まっても、閾値電圧Ｖｔｈ以下に減圧される前まで、Ｔ１ないしＴｍ画素薄膜トランジスタは、オン状態を維持する。特に、素子の特性によって閾値電圧Ｖｔｈ以下に減圧されても、わずかにターンオン(slightly turn on)状態になる。
従って、ゲートパルス(Ｇ(Ｎ-１))とデータパルス(Ｄ(Ｎ-１))の立ち下がりが同時に行われるとしても、Ｇｎ-１ゲート配線のＴ１ないしＴｍ画素薄膜トランジスタがオフになる前、次のＧｎゲート配線に対応するデータパルス(Ｄ(Ｎ))が発生して、一つの液晶キャパシターＣＬＣに相互に異なる二つのデータパルス(Ｄ(Ｎ-１))、Ｄ(Ｎ))が混じる雑音現象が発生する。
これを防ぐために、ゲートパルス(Ｇ(Ｎ-１))の立ち下がりが始まった後、しばらくは、データパルス(Ｄ(Ｎ-１))は、一定電位を維持して、ゲートパルス(Ｇ(Ｎ-１))が閾値電圧Ｖｔｈ以下に減圧され、これに対応したＴ１ないしＴｍ画素薄膜トランジスタが全てオフされた後、該当のデータパルス(Ｄ(Ｎ-１))の立ち下がりが始まる。
一方、図４Ａと図４Ｂを比べる場合、同一のＧｎ-１ゲート配線に連結されているとしても、Ｔ１画素薄膜トランジスタとＴｍ画素薄膜トランジスタに伝達するゲートパルス(Ｇ(Ｎ-１))の波形が相互に異なるが、これは、導体としてゲート配線(Ｇ１〜Ｇｎ)が有する抵抗及びキャパシター成分に基づく。
すなわち、最初のＴ１画素薄膜トランジスタに伝達するゲートパルス(Ｇ(Ｎ-１))は、Ｇｎ-１ゲート配線上を、移動通路を利用して最後のＴｍ画素薄膜トランジスタまで到達するが、この間、導体としてＧｎ-１ゲート配線が有する抵抗成分及びキャパシター成分によってゲートパルス(Ｇ(Ｎ-１))が歪曲される。これは、ゲートパルスの立ち上がり時間と立ち下がり時間とが延長されるＲＣ遅延(ＲＣ delay)現象として現われる。
このような現象は、ゲート配線の抵抗が大きくなるほど、または長さが長くなるほど、さらに深刻になるが、特に、立ち下がり時間が延長される場合、液晶表示装置が表示する画像に大きな影響を与える。
すなわち、Ｇｎ-１ゲート配線を基準に、次のＧｎゲート配線に伝達するデータパルス(Ｄ(Ｎ))が混じる雑音問題を解決するために、該当ゲートパルス(Ｇ(Ｎ-１))の立ち下がりが始まる時点から、データパルス(Ｄ(Ｎ-１))は、しばらく同一の電位を維持して、該当ゲートパルス(Ｇ(Ｎ-１))が薄膜トランジスタの閾値電圧Ｖｔｈ以下に減圧された後、データパルス(Ｄ(Ｎ-１))が立ち下がりされることは、前述のとおりである。
ところが、図４Ｂを参照すると、ＲＣ遅延によってゲートパルス(Ｇ(Ｎ-１))の立ち下がり時間が長くなる場合、これは、立ち下がりが始まる時点から閾値電圧Ｖｔｈ以下に減圧されるまでのオフタイムＴｂ(ｍ)の延長を意味する。この場合には、次のＧｎゲート配線を伝達するデータパルス(Ｄ(Ｎ))による信号雑音を防ぐために、充電時間であるＴａ(ｍ)が短縮されるしかない。
また、充電時間Ｔａ(ｍ)が短縮されると、液晶キャパシターＣＬＣにデータパルス(Ｄ(Ｎ-１))が充電される時間が短縮されるので、液晶分子配列を十分に変化させることができなくなって、目的とする透過率を実現することができない。
従って、表示される画像の左右の輝度差と対照比の不均一を深刻化させることは勿論、残像とちらつき(flicker)等の多様な問題があって、これは、液晶表示装置の表示の信頼性に対する大きな脅威となる。
これを解決するために、従来から、ゲート配線(Ｇ１〜Ｇｎ)を具現する金属材料として、より低抵抗の新しい金属材料の開発努力が続いており、ゲートモジュレーション(gate modulation)機能のある追加的な回路を具備する方法、またはゲート配線(Ｇ１〜Ｇｎ)の両端に各々ゲートドライバーを設置する方法が開発されてきている。
ところが、これらの方法は、液晶表示装置のコストを上昇させる不利益を伴い、特に、ＲＣ遅延に起因する多様な問題を充分に解決できないという実情がある。
本発明は、前述した問題を解決するためのものであり、ＲＣ遅延によるゲートパルスの立ち下がり時間の遅延の問題を解決して、より信頼性のある液晶表示装置を実現することをその目的とする。
本発明は、前述したような目的を達成するために、ゲート配線と；前記ゲート配線と交差するデータ配線と；前記ゲート配線に連結されるフィード薄膜トランジスタと；前記フィード薄膜トランジスタに連結され前記フィード薄膜トランジスタをターンオンさせるフィード制御配線と；前記フィード薄膜トランジスタに連結され前記ゲート配線にフィード信号を供給するフィード信号配線とを含むことを特徴とする液晶表示装置用駆動回路を提供する。
前記液晶表示装置用駆動回路は、前記ゲート配線に連結された画素薄膜トランジスタをターンオフさせるローレベル電圧と前記画素薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有するゲートパルスを供給するゲートドライバーをさらに含み、前記フィード信号を前記フィード信号配線に供給するフィード信号生成部とフィード制御信号を前記フィード制御配線に供給して前記フィード薄膜トランジスタをターンオンさせるフィード制御信号生成部を備えるフィード制御回路部をさらに含み、前記フィード信号は、前記ローレベル電圧である。
前記フィード信号は、-１０Ｖから-５Ｖの電圧であって、前記フィード制御信号は、前記ハイレベル電圧であって、２０Ｖから３０Ｖの電圧である。また、前記フィード制御信号は、前記ゲートパルスの立ち下がり時に同期したパルスである。
前記液晶表示装置用駆動回路は、前記ゲートドライバーに連結されたタイミングコントローラーをさらに含み、前記フィード制御信号は、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期する。
前記フィード薄膜トランジスタは、前記フィード制御配線に連結されたゲート電極、前記フィード信号配線に連結されたソース電極、前記ゲート配線に連結されたドレイン電極を備える。
前記液晶表示装置用駆動回路は、前記データ配線に連結され前記データ配線にデータパルスを供給するデータドライバーと；前記ゲートドライバーと前記データドライバーと前記フィード制御回路部とに連結されたタイミングコントローラーをさらに含む。
前記フィード制御回路部は、前記タイミングコントローラーに集積され一体化されて、前記フィード薄膜トランジスタと前記ゲートドライバーは、各々前記ゲート配線の反対の一端に連結される。
一方、本発明は、液晶表示装置のゲート配線にゲートパルスを印加する段階と；前記ゲート配線に前記ゲートパルスに同期されたフィード信号パルスを供給する段階とを含むことを特徴とする液晶表示装置の駆動方法を提供する。
前記フィード信号パルスは、前記ゲートパルスの立ち下がり時に同期して、前記フィード信号パルスを前記ゲート配線に供給する段階は、前記ゲート配線に連結されたスイッチング素子に前記ゲートパルスに同期されたフィード制御パルスを供給する段階と；前記スイッチング素子にフィード信号電圧を供給する段階とを含む。
前記フィード信号電圧を前記スイッチング素子に供給する段階は、前記フィード制御パルスに同期して前記スイッチング素子を制御するようにフィード信号を供給する段階を含み、前記スイッチング素子は、薄膜トランジスタである。
前記ゲートパルスは、前記薄膜トランジスタをターンオフさせるローレベル電圧と前記薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有して、前記フィード信号電圧は、前記ローレベル電圧値を有し、前記フィード制御パルスは、前記ハイレベル電圧値を有する。
前記フィード信号電圧は、-１０Ｖから-５Ｖの電圧であって、前記フィード制御パルスは、２０Ｖから３０Ｖの電圧であり、前記ゲートパルスと前記フィード信号パルスは、各々前記ゲート配線の反対の一端に供給される。
前記液晶表示装置の駆動方法は、前記ゲートドライバーを制御するタイミングコントローラーを提供する段階をさらに含み、前記フィード信号パルスは、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期する。
また、前記フィード信号パルスは、１μsecから３μsecの間前記ゲート配線に供給される。
また、本発明は、第１基板の上部に相互に交差して形成されたゲート配線及びデータ配線と；前記第１基板と所定間隔離隔された第２基板と；前記第１及び第２基板間に配置された液晶層と；前記ゲート配線に連結されたフィード薄膜トランジスタと；前記フィード薄膜トランジスタに連結され前記フィード薄膜トランジスタをターンオンさせるフィード制御配線と；前記フィード薄膜トランジスタに連結され前記ゲート配線にフィード信号を供給するフィード信号配線とを含むことを特徴とする液晶表示装置を提供する。
前記液晶表示装置は、前記ゲート配線に連結された画素薄膜トランジスタをターンオフさせるローレベル電圧と前記画素薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有するゲートパルスを供給するゲートドライバーと；前記ゲートドライバーを制御するタイミングコントローラーと；前記フィード信号を前記フィード信号配線に供給するフィード信号生成部と、フィード制御信号を前記フィード制御配線に供給して前記フィード薄膜トランジスタをターンオンさせるフィード制御信号生成部を備えるフィード制御回路部をさらに含み、前記フィード信号は、前記ローレベル電圧である。
前記フィード制御信号は、前記ゲートパルスの立ち下がり時に同期したパルスであって、前記フィード制御信号は、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期したパルスである。
前記フィード薄膜トランジスタと前記ゲートドライバーは、各々前記ゲート配線の反対の一端に連結されて、前記フィード薄膜トランジスタは、前記フィード制御配線に連結されたゲート電極、前記フィード信号配線に連結されたソース電極、前記ゲート配線に連結されたドレイン電極を備える。
以下、添付された図を参照して、本発明を詳しく説明する。
本発明による液晶パネルとこれを備える液晶表示装置及びその液晶表示装置の駆動方法は、ゲート配線自体のＲＣ成分によるゲートパルス遅延によって発生するちらつき(flicker)、輝度の不均衡、垂直クロストーク等を改善して、高品質の表示画質を提供する。
図５は、本発明による液晶表示装置の液晶パネルを示した平面等価回路図であって、画像が表示される表示領域Ａ/Ａと、ブラックマトリックス等によって遮断され画像が表示されない非表示領域Ｎ/Ａとに区分される。
表示領域Ａ/Ａには、順にゲートパルス(ローレベル電圧約-５Ｖ、ハイレベル電圧約２５Ｖ)が印加される複数のゲート配線(Ｇ１〜Ｇｎ)と、各ゲートパルスに同期されデータパルスが印加される複数のデータ配線(Ｄ１〜Ｄｍ)が交差して構成されている。交差領域には、画素薄膜トランジスタＴと液晶キャパシターＣＬＣ及びストレージキャパシターＣＳＴを含む画素Ｐが各々形成されると同時に、非表示領域Ｎ/Ａには、複数のゲート配線(Ｇ１〜Ｇｎ)に各々連結された多数のフィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)が構成され、また、各フィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)のスイッチング制御電極(またはゲート電極)にスイッチング駆動を制御するための信号であるフィード制御信号Ｖｆ-ｃｏｎを印加するためのフィード制御配線ＦＣＬと、複数のフィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)にフィード信号Ｖｆを供給するためのフィード信号配線ＦＳＬが構成される。
フィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)は、各画素Ｐに形成された画素薄膜トランジスタＴと同様のチャンネルタイプのトランジスタであって、望ましくは、ＮＭＯＳタイプのトランジスタで構成される。
また、フィード制御配線ＦＣＬに印加されるフィード制御信号Ｖｆ-ｃｏｎは、フィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)をオンさせることができる電圧信号であって、２０〜３０Ｖ間の電圧信号である。フィード信号配線ＦＳＬに印加されるフィード信号Ｖｆは、-５〜-１０Ｖの電圧信号であって、フィード制御信号Ｖｆ-ｃｏｎによってオンされたフィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)を通じて各ゲート配線(Ｇ１〜Ｇｎ)に１〜３μｓの時間の間印加される。
すなわち、フィード制御信号Ｖｆ-ｃｏｎは、望ましくは、各ゲート配線(Ｇ１〜Ｇｎ)に印加されるゲートパルスのハイレベル電圧Ｖｇｈであって、フィード信号Ｖｆは、ゲートパルスのローレベル電圧Ｖｇｌである。
前述したように、フィード信号Ｖｆとフィード制御信号Ｖｆ-ｃｏｎは、ゲートパルスの電圧レベルを利用するために、ゲートドライバー構成回路を利用したり、または別途の回路部で構成されたフィード制御回路部(図示せず)を利用したりして生成する。例えば、フィード制御信号Ｖｆ-ｃｏｎは、タイミングコントローラーＴ-ｃｏｎからゲートドライバーに印加されるゲート出力イネーブル（ＧＯＥ）信号を、ゲートドライバー内のレベルシフト回路を利用して電圧レベルを増幅した後、ゲート出力イネーブル（ＧＯＥ）信号の印加タイミングと同時にフィード制御配線ＦＣＬに出力する。
図６は、本発明による液晶表示装置に使用される各種の信号のタイミング図であって、前記形態のフィード信号Ｖｆは、図６に示したように、各ゲート配線(Ｇ１〜Ｇｎ)に印加されたゲートパルス(Ｖｇ１〜Ｖｇｎ)が立ち下がる時点に同期して各ゲート配線(Ｇ１〜Ｇｎ)に印加される。フィード信号Ｖｆは負の電圧であるため、ゲートパルス(Ｖｇ１〜Ｖｇｎ)が画素薄膜トランジスタ(Ｔ１〜Ｔｍ)の閾値電圧Ｖｔｈに下がる時間をさらに短縮させる役割をする。
以下、図７は、図５のＶＩＩ部分を拡大した部分拡大図であって、図８Ａ及び図８Ｂは、図７に示したＧｎ番目のゲート配線において、各々ＰＸＬ１及びＰＸＬｍ画素での薄膜トランジスタ(すなわち、Ｔ１及びＴｍ)に印加されるゲートパルス、データパルス、フィード信号及びフィード制御信号を比較して示したグラフであり、これらを参照して、本発明による液晶表示装置用液晶パネルの駆動方法を詳しく説明する。
この時、説明の便宜上、任意にＧｎゲート配線を利用する水平画素列を指定したものであって、以下の説明は、それ以外のゲート配線を利用する水平画素列でも同一に現われる現象である。
図７のゲート配線Ｇｎとデータ配線(Ｄ１〜Ｄｍ)に印加されるゲートパルス(Ｇ(Ｎ))とデータパルス(Ｄ(Ｎ))は、各々方形波で入力されて、初期電圧から立ち上がって一定の時間の間、一定の電圧レベルを維持した後、立ち下がる。
これによって、ゲート配線Ｇｎに印加されたゲートパルス(Ｇ(Ｎ))がゲート配線Ｇｎに充電されながら閾値電圧Ｖｔｈ以上に上昇すると、Ｔ１ないしＴｍ画素薄膜トランジスタがターンオンされデータパルス(Ｄ(Ｎ))が液晶キャパシターＣＬＣに印加されると同時に液晶キャパシターＣＳＴに充電される。
以後、ゲートパルス(Ｇ(Ｎ))が閾値電圧Ｖｔｈ以下に下がると、Ｔ１ないしＴｍ画素薄膜トランジスタがターンオフされる。
この時、ゲートパルス(Ｇ(Ｎ))の立ち下がりの時点と対応するフィード制御信号Ｖｆ-ｃｏｎに同期してフィード薄膜トランジスタＴｆｎをターンオンさせてフィード信号Ｖｆをゲート配線Ｇｎに印加する。ゲート配線Ｇｎに印加されるフィード信号Ｖｆは、ゲートパルス(Ｇ(Ｎ))のローレベル電圧Ｖｇｌである約-５〜-１０Ｖ程度の負の電圧として印加されるため、ゲート配線Ｇｎを速くフィード信号Ｖｆの電圧レベルに充電させる。
これによって、ＰＸＬｍ画素では、ゲートパルス(Ｇ(Ｎ))の立ち下がり時間(Ｔｂ(ｍ))が短くなることによってデータパルス(Ｄ(Ｎ))の充電時間Ｔａ(ｍ)が増加され液晶キャパシターＣＬＣにデータパルス(Ｄ(Ｎ))が充電される時間を増加させる。これにより、液晶分子配列を十分に変化させて目的とする透過率を実現することができる。
すなわち、ＰＸＬ１画素のＴ１画素薄膜トランジスタとＰＸＬｍ画素のＴｍ画素薄膜トランジスタにおいて、データパルス充電時間(Ｔａ(１)、Ｔａ(ｍ))が実質的に近似しており、また、ゲートパルスのオフタイム(Ｔｂ(１)、Ｔｂ(ｍ))が実質的に近似している。
結局、ゲート配線ＧｎのＰＸＬ１及びＰＸＬｍ画素は、ＲＣ成分の偏差に左右されず、ほとんど近似した充電時間が保証されることによって残像とちらつき等の問題を改善することができる。
図９は、本発明による液晶表示装置を示したブロック図である。
図９に示したように、液晶表示装置は、液晶パネル１１０、タイミングコントローラー１２０、ゲートドライバー１３０、データドライバー１４０、電源電圧供給部１５０、フィード制御回路部１６０を含む。
複数のゲート配線(Ｇ１〜Ｇｎ)と複数のデータ配線(Ｄ１〜Ｄｍ)が液晶パネル１１０に形成されて、各々は、ゲートドライバー１３０とデータドライバー１４０によって駆動される。複数のゲート配線(Ｇ１〜Ｇｎ)は、複数のデータ配線(Ｄ１〜Ｄｍ)と交差して複数の画素領域を定義し、各画素領域には、該当ゲート配線及びデータ配線に連結される薄膜トランジスタＴが形成される。また、薄膜トランジスタＴに連結される液晶キャパシター(図示せず)が画素領域に形成される。液晶キャパシターは、薄膜トランジスタＴによってオン/オフされ入射光の透過率を調節して映像を表示する。複数のフィードトランジスタ(Ｔｆ１〜Ｔｆｎ)は、複数のゲート配線(Ｇ１〜Ｇｎ)各々の一端に連結される。
パーソナルコンピューターのような外部駆動システムから、ＲＧＢデータとクロック信号、水平同期信号、垂直同期信号、データイネーブル信号のようなタイミング同期信号がインタフェース(図示せず)を通じてタイミングコントローラー１２０に入力される。タイミングコントローラー１２０は、複数のゲート集積回路ＩＣを含むゲートドライバー１３０に使用されるゲート制御信号と、複数のデータ集積回路ＩＣを含むデータドライバー１４０に使用されるデータ制御信号を生成する。また、タイミングコントローラー１２０は、データドライバー１４０にデータ信号を出力する。タイミングコントローラー１２０は、ゲートドライバー１３０がゲート信号を出力するようにゲート出力イネーブル（ＧＯＥ）信号を生成する。
ゲートドライバー１３０は、タイミングコントローラー１２０のゲート制御信号によって液晶パネル１１０の薄膜トランジスタＴのオン/オフ動作を制御するが、複数のゲート配線(Ｇ１〜Ｇｎ)が順にイネーブルされるように制御する。従って、データドライバー１４０のデータ信号が薄膜トランジスタＴを通じて液晶パネル１１０の画素領域の画素電極に供給される。電源電圧供給部１５０は、液晶表示装置に各種の電源電圧を供給して、液晶パネル１１０に共通電圧を供給する。また、電源電圧供給部１５０は、フィード信号(図７のＶｆ)として使用されるローレベル電圧Ｖｇｌを生成することもできる。
データドライバー１４０は、データ制御信号によってデータ信号のための基準電圧を決めて、決まった基準電圧を液晶パネル１１０に出力して液晶分子の回転角を制御する。
フィード制御回路部１６０は、フィード信号(図７のＶｆ)とフィード制御信号(図７のＶｆ-ｃｏｎ)を各々生成するフィード信号生成部とフィード制御信号生成部を含む。フィード信号(図７のＶｆ)は、フィード信号配線ＦＳＬを通じて複数のフィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)に供給されて、フィード制御信号(図７のＶｆ-ｃｏｎ)は、フィード制御配線ＦＣＬを通じて複数のフィード薄膜トランジスタ(Ｔｆ１〜Ｔｆｎ)に供給される。例えば、フィード制御回路部１６０は、レベルシフトを含む。この時、タイミングコントローラー１２０のゲート出力イネーブル（ＧＯＥ）信号がフィード制御回路部１６０のレベルシフトに供給され増幅されることによってフィード制御信号(図７のＶｆ-ｃｏｎ)として使用される。
一般の液晶表示装置用液晶パネルの断面図である。 一般の液晶表示装置用アレイ基板の平面等価回路図である。 図２のＩＩＩ部分を拡大した部分拡大図である。 図３のＧｎ-１番目のゲート配線において、ＰＸＬ１画素の画素薄膜トランジスタに印加されるゲートパルス及びデータパルスを比べて示したグラフである。 図３のＧｎ-１番目のゲート配線において、ＰＸＬｍ画素の画素薄膜トランジスタに印加されるゲートパルス及びデータパルスを比べて示したグラフである。 本発明による液晶表示装置の液晶パネルを示した平面等価回路図である。 本発明による液晶表示装置に使用される信号のタイミング図である。 図５のＶＩＩ部分を拡大した部分拡大図である。 図７に示したＧｎ番目のゲート配線において、ＰＸＬ１画素での画素薄膜トランジスタに印加されるゲートパルス、データパルス、フィード信号及びフィード制御信号を比べて示したグラフである。 図７に示したＧｎ番目のゲート配線において、ＰＸＬｍ画素での画素薄膜トランジスタに印加されるゲートパルス、データパルス、フィード信号及びフィード制御信号を比べて示したグラフである。 本発明による液晶表示装置を示したブロック図である。
符号の説明
Ｄ１〜Ｄｎ：データ配線
Ｇ１〜Ｇｎ：ゲート配線
Ｔｆ１〜Ｔｆｎ：フィード薄膜トランジスタ
Ｐ：画素領域
Ｔ１〜Ｔｍ：画素薄膜トランジスタ
Ｖｆ：フィード信号
Ｖｆ-ｃｏｎ：フィード制御信号
ＦＳＬ：フィード信号配線
ＦＣＬ：フィード制御配線

Claims (30)

  1. ゲート配線と；
    前記ゲート配線と交差するデータ配線と；
    前記ゲート配線に連結されるフィード薄膜トランジスタと；
    前記フィード薄膜トランジスタに連結され前記フィード薄膜トランジスタをターンオンさせるフィード制御配線と；
    前記フィード薄膜トランジスタに連結され前記ゲート配線にフィード信号を供給するフィード信号配線とを含むことを特徴とする液晶表示装置用駆動回路。
  2. 前記ゲート配線に連結された画素薄膜トランジスタをターンオフさせるローレベル電圧と前記画素薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有するゲートパルスを供給するゲートドライバーをさらに含むことを特徴とする請求項１に記載の液晶表示装置用駆動回路。
  3. 前記フィード信号を前記フィード信号配線に供給するフィード信号生成部とフィード制御信号を前記フィード制御配線に供給して前記フィード薄膜トランジスタをターンオンさせるフィード制御信号生成部を備えるフィード制御回路部をさらに含み、前記フィード信号は、前記ローレベル電圧であることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  4. 前記フィード信号は、-１０Ｖから-５Ｖの電圧であることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  5. 前記フィード制御信号は、前記ハイレベル電圧であることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  6. 前記フィード制御信号は、２０Ｖから３０Ｖの電圧であることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  7. 前記フィード制御信号は、前記ゲートパルスの立ち下がり時に同期したパルスであることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  8. 前記ゲートドライバーに連結されたタイミングコントローラーをさらに含み、前記フィード制御信号は、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期することを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  9. 前記フィード薄膜トランジスタは、前記フィード制御配線に連結されたゲート電極、前記フィード信号配線に連結されたソース電極、前記ゲート配線に連結されたドレイン電極を備えることを特徴とする請求項１に記載の液晶表示装置用駆動回路。
  10. 前記データ配線に連結され前記データ配線にデータパルスを供給するデータドライバーと；
    前記ゲートドライバーと前記データドライバーと前記フィード制御回路部とに連結されたタイミングコントローラーをさらに含むことを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  11. 前記フィード制御回路部は、前記タイミングコントローラーに集積され一体化されることを特徴とする請求項１０に記載の液晶表示装置用駆動回路。
  12. 前記フィード薄膜トランジスタと前記ゲートドライバーは、各々前記ゲート配線の反対の一端に連結されることを特徴とする請求項２に記載の液晶表示装置用駆動回路。
  13. 液晶表示装置のゲート配線にゲートパルスを印加する段階と；
    前記ゲート配線に前記ゲートパルスに同期したフィード信号パルスを供給する段階とを含むことを特徴とする液晶表示装置の駆動方法。
  14. 前記フィード信号パルスは、前記ゲートパルスの立ち下がり時に同期することを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
  15. 前記フィード信号パルスを前記ゲート配線に供給する段階は、前記ゲート配線に連結されたスイッチング素子に前記ゲートパルスに同期したフィード制御パルスを供給する段階と；
    前記スイッチング素子にフィード信号電圧を供給する段階とを含むことを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
  16. 前記フィード信号電圧を前記スイッチング素子に供給する段階は、前記フィード制御パルスに同期して前記スイッチング素子を制御するようにフィード信号を供給する段階を含むことを特徴とする請求項１５に記載の液晶表示装置の駆動方法。
  17. 前記スイッチング素子は、薄膜トランジスタであることを特徴とする請求項１５に記載の液晶表示装置の駆動方法。
  18. 前記ゲートパルスは、前記薄膜トランジスタをターンオフさせるローレベル電圧と前記薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有することを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
  19. 前記フィード信号電圧は、前記ローレベル電圧値を有し、前記フィード制御パルスは、前記ハイレベル電圧値を有することを特徴とする請求項１８に記載の液晶表示装置の駆動方法。
  20. 前記フィード信号電圧は、-１０Ｖから-５Ｖの電圧であることを特徴とする請求項１９に記載の液晶表示装置の駆動方法。
  21. 前記フィード制御パルスは、２０Ｖから３０Ｖの電圧であることを特徴とする請求項１９に記載の液晶表示装置の駆動方法。
  22. 前記ゲートパルスと前記フィード信号パルスは、各々前記ゲート配線の反対の一端に供給されることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
  23. 前記ゲートドライバーを制御するタイミングコントローラーを提供する段階をさらに含み、前記フィード信号パルスは、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期することを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
  24. 前記フィード信号パルスは、１μsecから３μsecの間前記ゲート配線に供給されることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
  25. 第１基板の上部に相互に交差して形成されたゲート配線及びデータ配線と；
    前記第１基板と所定間隔離隔された第２基板と；
    前記第１及び第２基板間に配置された液晶層と；
    前記ゲート配線に連結されたフィード薄膜トランジスタと；
    前記フィード薄膜トランジスタに連結され前記フィード薄膜トランジスタをターンオンさせるフィード制御配線と；
    前記フィード薄膜トランジスタに連結され前記ゲート配線にフィード信号を供給するフィード信号配線とを含むことを特徴とする液晶表示装置。
  26. 前記ゲート配線に連結された画素薄膜トランジスタをターンオフさせるローレベル電圧と前記画素薄膜トランジスタをターンオンさせるハイレベル電圧のうち、一つの値を有するゲートパルスを供給するゲートドライバーと；
    前記ゲートドライバーを制御するタイミングコントローラーと；
    前記フィード信号を前記フィード信号配線に供給するフィード信号生成部と、フィード制御信号を前記フィード制御配線に供給して前記フィード薄膜トランジスタをターンオンさせるフィード制御信号生成部を備えるフィード制御回路部をさらに含み、前記フィード信号は、前記ローレベル電圧であることを特徴とする請求項２５に記載の液晶表示装置。
  27. 前記フィード制御信号は、前記ゲートパルスの立ち下がり時に同期したパルスであることを特徴とする請求項２６に記載の液晶表示装置。
  28. 前記フィード制御信号は、前記タイミングコントローラーによって生成されたゲート出力イネーブル（ＧＯＥ）信号の立ち上がり時に同期したパルスであることを特徴とする請求項２６に記載の液晶表示装置。
  29. 前記フィード薄膜トランジスタと前記ゲートドライバーは、各々前記ゲート配線の反対の一端に連結されることを特徴とする請求項２６に記載の液晶表示装置。
  30. 前記フィード薄膜トランジスタは、前記フィード制御配線に連結されたゲート電極、前記フィード信号配線に連結されたソース電極、前記ゲート配線に連結されたドレイン電極を備えることを特徴とする請求項２５に記載の液晶表示装置。
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