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JP2008008963A - Display panel - Google Patents

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JP2008008963A
JP2008008963A JP2006176733A JP2006176733A JP2008008963A JP 2008008963 A JP2008008963 A JP 2008008963A JP 2006176733 A JP2006176733 A JP 2006176733A JP 2006176733 A JP2006176733 A JP 2006176733A JP 2008008963 A JP2008008963 A JP 2008008963A
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JP
Japan
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display panel
thin film
film transistor
electrode
display
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Pending
Application number
JP2006176733A
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Japanese (ja)
Inventor
Mamoru Ishizaki
守 石▲崎▼
Katsuhiro Suzuki
克宏 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2006176733A priority Critical patent/JP2008008963A/en
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Abstract

【課題】大きな画面を有する大型表示パネルや、複数の表示パネルをタイル状に並べた超大型表示を可能とする表示パネルを提供する。
【解決手段】薄膜トランジスタアレイのピッチが画素電極のピッチよりも小さいことにより、プリント基板よりも小さな薄膜トランジスタ基板を用いて表示パネルを駆動できるようにした。そのため、複数の表示パネルを近接させても、配線接続を行う寸法余裕を充分に得られ、隣接する表示画面の間に無駄な領域を生じることがないため、大型表示画面を容易に実現できる。また、薄膜トランジスタの均一性を上げることができ、品質のよい表示パネルが得られる。さらに、ガラス基板でなく、プリント基板を用いる構造によって、破損し難い表示パネルを提供できる。
【選択図】図1
The present invention provides a large display panel having a large screen and a display panel capable of super large display in which a plurality of display panels are arranged in a tile shape.
The display panel can be driven by using a thin film transistor substrate smaller than a printed circuit board because the pitch of the thin film transistor array is smaller than the pitch of the pixel electrodes. Therefore, even when a plurality of display panels are brought close to each other, a sufficient dimension margin for wiring connection can be obtained, and a useless area is not generated between adjacent display screens, so that a large display screen can be easily realized. Further, the uniformity of the thin film transistor can be increased, and a display panel with high quality can be obtained. Furthermore, a display panel that is not easily damaged can be provided by a structure using a printed board instead of a glass substrate.
[Selection] Figure 1

Description

本発明は、液晶表示装置等の表示パネルに関し、特に複数の表示パネルを連結して大型表示を可能にした大型表示可能な表示パネルに関する。   The present invention relates to a display panel such as a liquid crystal display device, and more particularly to a display panel capable of large display, which enables a large display by connecting a plurality of display panels.

従来より、液晶ディスプレイ(LCD)やプラズマディスプレイ(PDP)を用いた表示パネルが提供されている。
図7は従来の薄膜トランジスタを用いた表示パネルの一例を示す図であり、図7(a)は斜視図、図7(b)は断面図である(非特許文献1参照)。
図示のように、薄膜トランジスタアレイ110による駆動回路を搭載したガラス基板100上に、液晶等の表示媒体120が配置されている。なお、表示媒体120上には、対向電極121が配置されている。
また、ガラス基板100は表示媒体120より大きいサイズを有し、表示媒体120の二辺の端部から駆動配線122、123が引き出され、薄膜トランジスタアレイ110に接続されている。
松本正一 編著「液晶ディスプレイ技術 −アクティブマトリクスLCD−」p.70 図2.14
Conventionally, a display panel using a liquid crystal display (LCD) or a plasma display (PDP) has been provided.
7A and 7B are diagrams illustrating an example of a display panel using a conventional thin film transistor. FIG. 7A is a perspective view and FIG. 7B is a cross-sectional view (see Non-Patent Document 1).
As shown in the figure, a display medium 120 such as a liquid crystal is disposed on a glass substrate 100 on which a driving circuit by a thin film transistor array 110 is mounted. Note that a counter electrode 121 is disposed on the display medium 120.
Further, the glass substrate 100 has a size larger than that of the display medium 120, and drive wirings 122 and 123 are drawn out from end portions on two sides of the display medium 120 and connected to the thin film transistor array 110.
Edited by Shoichi Matsumoto “Liquid Crystal Display Technology-Active Matrix LCD” p.70 Figure 2.14

ところで、上述のような表示パネルを複数並べて大型表示を行う場合がある。この場合、複数の表示パネルそれぞれに駆動配線を接続する必要があるため、表示パネルの端部に必ず接続領域が必要になる。そのために少なくとも表示パネルの二辺は表示領域として使用することはできなかった。   By the way, a large display may be performed by arranging a plurality of display panels as described above. In this case, since it is necessary to connect drive wiring to each of the plurality of display panels, a connection region is always required at the end of the display panel. For this reason, at least two sides of the display panel cannot be used as display areas.

このように各々の表示パネルに設けた接続領域の存在によって表示領域が狭められてしまうのは、表示パネル材としてガラス基板を採用しているため、表示パネルの電極端子を表示パネルの表示面と同じ面に設けなければならないからである。   The reason why the display area is narrowed by the presence of the connection area provided in each display panel is that a glass substrate is used as the display panel material, so the electrode terminals of the display panel are connected to the display surface of the display panel. This is because they must be provided on the same surface.

本発明の目的は、大きな画面を有する大型表示パネルや、複数の表示パネルをタイル状に並べた超大型表示を可能とする表示パネルを提供することにあり、また、壊れにくく単純な構造で、特性のよい表示パネルを提供することにある。   An object of the present invention is to provide a large display panel having a large screen and a display panel that enables a super large display in which a plurality of display panels are arranged in a tile shape. The object is to provide a display panel with good characteristics.

上述の目的を達成するため、本発明の表示パネルは、表面側にマトリクス状の画素電極が配置されるとともに、裏面側に前記画素電極に接続された裏面電極を配置したプリント基板と、前記プリント基板の表面側に配置されて画素電極に接続される表示媒体と、前記プリント基板の裏面側に配置されて裏面電極に接続された薄膜トランジスタアレイとを有し、前記薄膜トランジスタアレイをマトリクス駆動することによって表面側の前記表示媒体の表示を行う表示パネルであって、前記薄膜トランジスタアレイのピッチが画素電極のピッチよりも小さいことを特徴とする。
また本発明の表示パネルにおいて、前記プリント基板は、画素電極と共通電極との間に配置されたキャパシタを有することを特徴とする。また本発明の表示パネルにおいて、前記薄膜トランジスタアレイの半導体層が酸化物半導体または有機半導体であることを特徴とする。
In order to achieve the above-described object, the display panel of the present invention includes a printed circuit board in which matrix-like pixel electrodes are arranged on the front surface side and a back electrode connected to the pixel electrode is arranged on the back surface side, and the print A display medium disposed on the front surface side of the substrate and connected to the pixel electrode; and a thin film transistor array disposed on the back surface side of the printed circuit board and connected to the back surface electrode, and driving the thin film transistor array in a matrix A display panel for performing display on the display medium on the front surface side, wherein a pitch of the thin film transistor array is smaller than a pitch of pixel electrodes.
In the display panel of the present invention, the printed board includes a capacitor disposed between the pixel electrode and the common electrode. In the display panel of the present invention, the semiconductor layer of the thin film transistor array is an oxide semiconductor or an organic semiconductor.

また本発明の表示パネルにおいて、前記薄膜トランジスタアレイが、絶縁基板上に形成されたリング状のゲート電極と、その上に形成された絶縁層と、その上に形成された島状のドレイン電極と、その周囲を囲むソース電極と、少なくとも前記ドレイン・ソース間に形成された半導体層とを有し、基板面に対して垂直方向に見て、ゲート電極がドレイン・ソースの間隙を包含する形状を有する薄膜トランジスタを、複数のゲート配線と複数のソース配線とに接続してマトリクス状に並べた薄膜トランジスタアレイであることを特徴とする。また本発明の表示パネルにおいて、前記表示媒体が、液晶ディスプレイ、プラズマディスプレイ、有機EL、または電子ペーパーであることを特徴とする。   In the display panel of the present invention, the thin film transistor array includes a ring-shaped gate electrode formed on an insulating substrate, an insulating layer formed thereon, an island-shaped drain electrode formed thereon, It has a source electrode surrounding the periphery and at least a semiconductor layer formed between the drain and source, and the gate electrode has a shape including a gap between the drain and source when viewed in a direction perpendicular to the substrate surface. A thin film transistor array in which thin film transistors are connected to a plurality of gate wirings and a plurality of source wirings and arranged in a matrix. In the display panel of the present invention, the display medium is a liquid crystal display, a plasma display, an organic EL, or electronic paper.

本発明の表示パネルによれば、薄膜トランジスタアレイのピッチが画素電極のピッチよりも小さいことにより、プリント基板よりも小さな薄膜トランジスタ基板を用いて表示パネルを駆動できる。そのため、複数の表示パネルを近接させても、配線接続を行う寸法余裕を充分に得られ、隣接する表示画面の間に無駄な領域を生じることがないため、大型表示画面を容易に実現できる。また、薄膜トランジスタの均一性を上げることができ、品質のよい表示パネルが得られる。さらに、ガラス基板でなく、プリント基板を用いる構造によって、破損し難い表示パネルを提供できる利点もある。   According to the display panel of the present invention, since the pitch of the thin film transistor array is smaller than the pitch of the pixel electrodes, the display panel can be driven using a thin film transistor substrate smaller than the printed substrate. Therefore, even when a plurality of display panels are brought close to each other, a sufficient dimension margin for wiring connection can be obtained, and a useless area is not generated between adjacent display screens, so that a large display screen can be easily realized. Further, the uniformity of the thin film transistor can be increased, and a display panel with high quality can be obtained. Further, there is an advantage that a display panel which is not easily damaged can be provided by a structure using a printed board instead of a glass substrate.

本発明の実施の形態は、表示パネル材にガラス基板に替えてプリント基板を用いることにより、電極端子を表示パネル面の裏面に設けることができるようにしたものである。特に最近は有機ELや電子ペーパーのような新しい表示技術が現れ、表示パネルの構成から、より大型表示が可能になってきており、本発明はこのような状況に有効に対応できるものである。   In the embodiment of the present invention, an electrode terminal can be provided on the back surface of the display panel surface by using a printed board instead of a glass substrate for the display panel material. In particular, recently, new display technologies such as organic EL and electronic paper have appeared, and the display panel configuration has made it possible to provide a larger display, and the present invention can effectively cope with such a situation.

図1は本発明の実施の形態による表示パネルの構成を示す図であり、図1(a)は斜視図、図1(b)は断面図である。
本例の表示パネル1は、図1(a)に示すように、表示パネル本体2と、この表示パネル本体2を表示動作させる薄膜トランジスタアレイ3とを組み合わせたものである。表示パネル本体2は、図1(b)に示すように、プリント基板21と、表示媒体22と、対向電極23からなる。表示媒体22としては、液晶、電子ペーパー等を用いることができる。
1A and 1B are diagrams showing a configuration of a display panel according to an embodiment of the present invention. FIG. 1A is a perspective view and FIG. 1B is a cross-sectional view.
As shown in FIG. 1A, the display panel 1 of this example is a combination of a display panel body 2 and a thin film transistor array 3 that causes the display panel body 2 to perform display operation. As shown in FIG. 1B, the display panel main body 2 includes a printed board 21, a display medium 22, and a counter electrode 23. As the display medium 22, liquid crystal, electronic paper, or the like can be used.

ここで、薄膜トランジスタアレイ3のピッチがプリント基板21の画素電極24のピッチよりも小さいことにより、プリント基板21よりも小さな薄膜トランジスタアレイ3を用いて表示パネル1を構成できる。そのため、複数の表示パネル1を近接させても、薄膜トランジスタアレイ3の周囲には空間があるため、配線接続を行う寸法余裕を充分に得られる。また、薄膜トランジスタ素子特性の均一性を上げることができ、品質のよい表示パネル1が得られる。   Here, since the pitch of the thin film transistor array 3 is smaller than the pitch of the pixel electrodes 24 of the printed circuit board 21, the display panel 1 can be configured using the thin film transistor array 3 smaller than the printed circuit board 21. Therefore, even when a plurality of display panels 1 are brought close to each other, there is a space around the thin film transistor array 3, so that a sufficient dimension margin for wiring connection can be obtained. Further, the uniformity of the thin film transistor element characteristics can be improved, and the display panel 1 with good quality can be obtained.

プリント基板21は、表面側にマトリクス状の画素電極24を有して、表示媒体22と接触され、画素電極24と共通電極25との間にキャパシタ26が形成もしくは接続されているとともに、各画素電極24からの配線が裏面電極27に接続されており、該裏面電極27に、薄膜トランジスタアレイ3のドレイン電極34が接続されており、薄膜トランジスタアレイ3をマトリクス駆動することによって表面側の表示媒体22の表示を行う表示パネル1であって、薄膜トランジスタアレイ3のドレイン電極34のピッチが画素電極24のピッチよりも小さい。   The printed circuit board 21 has a matrix-like pixel electrode 24 on the surface side, is in contact with the display medium 22, and a capacitor 26 is formed or connected between the pixel electrode 24 and the common electrode 25. The wiring from the electrode 24 is connected to the back electrode 27, and the drain electrode 34 of the thin film transistor array 3 is connected to the back electrode 27. By driving the thin film transistor array 3 in a matrix, the display medium 22 on the front surface side is connected. In the display panel 1 that performs display, the pitch of the drain electrodes 34 of the thin film transistor array 3 is smaller than the pitch of the pixel electrodes 24.

プリント基板21は、図2に示すように、キャパシタ26を内蔵する構造が望ましいが、キャパシタを外付けしてもよい。キャパシタ内蔵基板としては、電体シートを用いるもの、誘電体ペーストを用いるもの、キャパシタを埋め込むものなど、各種が使用できる。   As shown in FIG. 2, the printed circuit board 21 preferably has a structure in which a capacitor 26 is incorporated, but a capacitor may be externally attached. As the substrate with a built-in capacitor, various types such as those using an electric sheet, those using a dielectric paste, and those embedding a capacitor can be used.

薄膜トランジスタアレイ3の基板31には、プラスチックを主成分としたものが使用できる。例えばポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)等のプラスチックフィルムや、ガラスエポキシ基板のようなプラスチック・ガラス複合体を使用することができる。これらはガラス基板のような壊れやすい基板ではないので、誤って落下しても壊れにくい表示パネル1とすることができる。   As the substrate 31 of the thin film transistor array 3, a substrate mainly composed of plastic can be used. For example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide (PI), polyetherimide (PEI), polystyrene (PS), polyvinyl chloride (PVC), polyethylene (PE), Plastic films such as polypropylene (PP) and nylon (Ny), and plastic-glass composites such as glass epoxy substrates can be used. Since these are not fragile substrates such as glass substrates, the display panel 1 can be made difficult to break even if it is accidentally dropped.

薄膜トランジスタアレイ3の半導体36としては、酸化物半導体または有機半導体を用いることができる。これらを用いた薄膜トランジスタは、シリコンと異なり、200℃以下の低温で作製することができるため、前述のようなプラスチックを主成分とする基板31上に容易に形成できる。酸化物半導体として具体的には、InGaZnO系、InZnO系、ZnGaO系、InGaO系、In、Ga、ZnO、SnO、あるいはこれらの混合物等が使用できる。
これらは、スパッタやレーザアブレーションによって成膜できる。有機半導体としては、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等が使用できる。これらは、原料の塗布もしくは印刷・焼成によって得られる。
As the semiconductor 36 of the thin film transistor array 3, an oxide semiconductor or an organic semiconductor can be used. A thin film transistor using these can be formed at a low temperature of 200 ° C. or lower unlike silicon, and thus can be easily formed on the substrate 31 containing plastic as a main component as described above. Specifically, an InGaZnO-based, InZnO-based, ZnGaO-based, InGaO-based, In 2 O 3 , Ga 2 O 3 , ZnO, SnO 2 , or a mixture thereof can be used as the oxide semiconductor.
These can be formed by sputtering or laser ablation. As the organic semiconductor, polythiophene derivatives, polyphenylene vinylene derivatives, polythienylene vinylene derivatives, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, oligothiophene derivatives, and the like can be used. These are obtained by application of raw materials or printing / firing.

薄膜トランジスタアレイ3の構造としては、図3または図4に示すように、絶縁基板31上に形成されたリング状(閉じた線状)のゲート電極32と、その上に形成された絶縁層33と、その上に形成された島状(孤立した)のドレイン電極34と、その周囲を囲むリング状(閉じた線状)のソース電極35と、少なくとも該ドレイン・ソース間に形成された半導体層36からなり、平面的に見てゲート電極32がドレイン・ソース間隙を包含する薄膜トランジスタを、複数のゲート配線32´と複数のソース配線35´とに接続してマトリクス状に並べた薄膜トランジスタアレイ3とする。
この構造では、半導体層36をパターニングしなくてもオフ電流を抑えることができるので、プロセスが簡単になる。
また、ここで半導体層36は、図3に示すようにドレイン電極34・ソース電極35の下にあってもよいし、図4に示すようにドレイン電極34・ソース電極35の上にあってもよい。
As shown in FIG. 3 or FIG. 4, the structure of the thin film transistor array 3 includes a ring-shaped (closed line) gate electrode 32 formed on an insulating substrate 31, and an insulating layer 33 formed thereon. An island-shaped (isolated) drain electrode 34 formed thereon, a ring-shaped (closed line-shaped) source electrode 35 surrounding the periphery, and a semiconductor layer 36 formed at least between the drain and source The thin film transistor array 3 is formed by connecting thin film transistors in which the gate electrode 32 includes a drain-source gap when viewed in a plan view and connected to a plurality of gate wirings 32 ′ and a plurality of source wirings 35 ′. .
This structure simplifies the process because off-state current can be suppressed without patterning the semiconductor layer 36.
Here, the semiconductor layer 36 may be under the drain electrode 34 and the source electrode 35 as shown in FIG. 3, or may be over the drain electrode 34 and the source electrode 35 as shown in FIG. Good.

ただし、リング状のゲート電極やソース電極を有しない構造であっても、半導体層36をパターニングすればオフ電流を抑えることは可能である。また、半導体層36のチャネル部上に封止層を設けてもよい。もちろんその場合でも、接続のため、ドレイン電極34上の大部分には封止層は設けない。   However, even when the structure does not include a ring-shaped gate electrode or source electrode, the off-state current can be suppressed by patterning the semiconductor layer 36. Further, a sealing layer may be provided on the channel portion of the semiconductor layer 36. Of course, even in that case, a sealing layer is not provided on most of the drain electrode 34 for connection.

このように、液晶や電子ペーパーに用いられる1トランジスタ駆動の場合、表示パネル本体2がキャパシタ25を有することにより薄膜トランジスタアレイ3内にキャパシタを形成する必要がなく、薄膜トランジスタアレイ3は上述のような非常に単純な構造になる。さらに、各々の画素電極24に接続されたキャパシタ26の容量を大きくできるとともに、薄膜トランジスタをピッチ内いっぱいに形成できて、チャネル幅を大きくでき、駆動電流を大きくすることができる。   As described above, in the case of one-transistor driving used for liquid crystal and electronic paper, the display panel body 2 has the capacitor 25, so that it is not necessary to form a capacitor in the thin-film transistor array 3. It becomes a simple structure. Furthermore, the capacitance of the capacitor 26 connected to each pixel electrode 24 can be increased, the thin film transistor can be formed within the pitch, the channel width can be increased, and the drive current can be increased.

表示パネル1は、図5に示すような回路になっている。すなわち、薄膜トランジスタのドレイン電極34にはキャパシタ26、表示媒体22が接続され、ソース電極35に接続されたソース配線35´に信号電圧を印加した状態で、ゲート電極32に接続されたゲート配線32´の選択電圧によって薄膜トランジスタをonにすると、信号電圧がキャパシタ26によって保持される。従って、薄膜トランジスタがoffになってからも表示媒体22には電圧が印加され続ける。なお、共通電極25は一定電圧に接続されている。   The display panel 1 has a circuit as shown in FIG. That is, the capacitor 26 and the display medium 22 are connected to the drain electrode 34 of the thin film transistor, and the signal voltage is applied to the source wiring 35 ′ connected to the source electrode 35, and the gate wiring 32 ′ connected to the gate electrode 32. When the thin film transistor is turned on by the selected voltage, the signal voltage is held by the capacitor 26. Therefore, the voltage continues to be applied to the display medium 22 even after the thin film transistor is turned off. The common electrode 25 is connected to a constant voltage.

複数の表示パネル1を並べる場合、図6に示すように隙間なく並べることができる。すなわち、複数のマトリクスに共通の信号配線xまたは選択配線yを接続して、全体を1つのマトリクスとして共通の駆動回路4により駆動することも可能である。もちろん、各表示パネルごとに駆動してもよい。   When a plurality of display panels 1 are arranged, they can be arranged without a gap as shown in FIG. That is, it is possible to connect the common signal wiring x or the selection wiring y to a plurality of matrices and drive the whole as one matrix by the common driving circuit 4. Of course, each display panel may be driven.

薄膜トランジスタアレイ3のゲート電極32、ドレイン電極34、ソース電極35、ゲート配線32´、ソース配線35´としては、Al、Cr、Au、Ag、Cu、Ti、Ni等の金属や、ITO等の導電膜が使用できる。これらは、蒸着、スパッタ等によって成膜できる。あるいは、Agインク、Niインク等を印刷・焼成してもよい。   As the gate electrode 32, the drain electrode 34, the source electrode 35, the gate wiring 32 ', and the source wiring 35' of the thin film transistor array 3, a metal such as Al, Cr, Au, Ag, Cu, Ti, Ni, or a conductive material such as ITO is used. A membrane can be used. These can be formed by vapor deposition, sputtering, or the like. Alternatively, Ag ink, Ni ink, or the like may be printed and fired.

薄膜トランジスタアレイ3のゲート絶縁膜33としては、SiO、Al、SiN、SiON等の無機絶縁膜や、ポリビニルフェノール、エポキシ、ポリイミド等の有機絶縁膜が使用できる。無機絶縁膜は、スパッタ、蒸着等によって成膜できる。有機絶縁膜は、スピンコート法や印刷法を用いることができる。 As the gate insulating film 33 of the thin film transistor array 3, an inorganic insulating film such as SiO 2 , Al 2 O 3 , SiN, or SiON, or an organic insulating film such as polyvinyl phenol, epoxy, or polyimide can be used. The inorganic insulating film can be formed by sputtering, vapor deposition, or the like. For the organic insulating film, a spin coating method or a printing method can be used.

次に、具体的な実施例について説明する。
絶縁基板31としてガラスエポキシを用い、Alをスパッタ成膜後、フォトリソ・エッチングによってリング状のゲート電極32およびゲート配線32´を作製した。次に、反応性スパッタによってゲート絶縁膜33のSiONと半導体層36のInGaZnO4を成膜した。さらにレジストパターンを形成後、Alスパッタおよびリフトオフによって島状のドレイン電極34、リング状のソース電極35、およびソース配線35´を形成した。こうして、80x60ドット、ピッチ0.5mmの薄膜トランジスタアレイ3を作製した。さらにチャネル上にフッ素化樹脂をスクリーン印刷し、封止層とした。
Next, specific examples will be described.
Glass epoxy was used as the insulating substrate 31, and after Al was sputtered, a ring-shaped gate electrode 32 and a gate wiring 32 'were produced by photolithography and etching. Next, SiON of the gate insulating film 33 and InGaZnO 4 of the semiconductor layer 36 were formed by reactive sputtering. Further, after forming a resist pattern, an island-shaped drain electrode 34, a ring-shaped source electrode 35, and a source wiring 35 'were formed by Al sputtering and lift-off. Thus, a thin film transistor array 3 having 80 × 60 dots and a pitch of 0.5 mm was produced. Further, a fluorinated resin was screen-printed on the channel to form a sealing layer.

ここで、別途用意したキャパシタ内蔵プリント基板2の表面(画素電極24側)にポリイミドを塗布し、表面研磨して画素電極24を平坦化した。次に、薄くポリイミドを塗布し、ラビングを行った。さらに、周囲にシール部を印刷し、液晶を滴下後、減圧下で対向電極23付きフィルムを重ね、シール部をUV硬化した。さらに、薄膜トランジスタアレイ3のドレイン電極34を、プリント基板2の裏面電極27に位置合わせして保持し、アンダーフィルによって固定した。なお、画素電極24のピッチは5mmであった。
こうして作製した表示パネル1の駆動を行い、所望の表示ができることを確認した。
Here, polyimide was applied to the surface (on the pixel electrode 24 side) of the separately prepared capacitor-embedded printed circuit board 2 and the surface was polished to flatten the pixel electrode 24. Next, polyimide was thinly applied and rubbed. Further, a seal part was printed around the liquid crystal, and after dropping the liquid crystal, a film with the counter electrode 23 was stacked under reduced pressure, and the seal part was UV cured. Further, the drain electrode 34 of the thin film transistor array 3 was held in alignment with the back electrode 27 of the printed circuit board 2 and fixed by underfill. Note that the pitch of the pixel electrodes 24 was 5 mm.
The display panel 1 thus manufactured was driven to confirm that a desired display was possible.

次に、他の実施例について説明する。
絶縁基板31としてガラスエポキシを用い、Alをスパッタ成膜後、フォトリソ・エッチングによってリング状のゲート電極32およびゲート配線32´を作製した。次に、エポキシをスピンコートし、焼成してゲート絶縁膜33とした。さらにAgインクをスクリーン印刷することにより、島状のドレイン電極34、リング状のソース電極35、およびソース配線35´を形成した。次にポリチオフェン誘導体をスピンコートし、さらにチャネル上にフッ素化樹脂をスクリーン印刷し、封止層とした。こうして、80x60ドット、ピッチ2mmの薄膜トランジスタアレイ3を作製した。
Next, another embodiment will be described.
Glass epoxy was used as the insulating substrate 31, and after Al was sputtered, a ring-shaped gate electrode 32 and a gate wiring 32 'were produced by photolithography and etching. Next, epoxy was spin-coated and baked to form the gate insulating film 33. Further, the island-shaped drain electrode 34, the ring-shaped source electrode 35, and the source wiring 35 'were formed by screen printing with Ag ink. Next, a polythiophene derivative was spin-coated, and a fluorinated resin was screen printed on the channel to form a sealing layer. Thus, a thin film transistor array 3 having 80 × 60 dots and a pitch of 2 mm was produced.

ここで、別途用意したキャパシタ内蔵プリント基板2の表面(画素電極24側)にポリイミドを塗布し、表面研磨して画素電極24を平坦化した。次に、薄くポリイミドを塗布し、ラビングを行った。さらに、周囲にシール部を印刷し、液晶を滴下後、減圧下で対向電極23付きフィルムを重ね、シール部をUV硬化した。さらに、薄膜トランジスタアレイ3のドレイン電極34を、プリント基板2の裏面電極27に位置合わせして保持し、アンダーフィルによって固定した。なお、画素電極24のピッチは5mmであった。
こうして作製した表示パネル1の駆動を行い、所望の表示ができることを確認した。
Here, polyimide was applied to the surface (on the pixel electrode 24 side) of the separately prepared capacitor-embedded printed circuit board 2 and the surface was polished to flatten the pixel electrode 24. Next, polyimide was thinly applied and rubbed. Further, a seal part was printed around the liquid crystal, and after dropping the liquid crystal, a film with the counter electrode 23 was stacked under reduced pressure, and the seal part was UV cured. Further, the drain electrode 34 of the thin film transistor array 3 was held in alignment with the back electrode 27 of the printed circuit board 2 and fixed by underfill. Note that the pitch of the pixel electrodes 24 was 5 mm.
The display panel 1 thus manufactured was driven to confirm that a desired display was possible.

以上のような本実施の形態の表示パネルでは、複数の表示パネルを連結することにより大型表示可能な表示パネルであって、表示駆動用のドライバは、各々の表示パネル自体に搭載しなくてもよく、表示パネルの外部に設けることができる。また、各々の表示パネルの互いの接続部は、各表示パネルの裏面に設けてあるため、各表示パネルの非表示部の面積を最小限に抑えることができる。   The display panel of the present embodiment as described above is a display panel that can display a large size by connecting a plurality of display panels, and a driver for driving the display does not have to be mounted on each display panel itself. It can often be provided outside the display panel. Moreover, since the connection part of each display panel is provided in the back surface of each display panel, the area of the non-display part of each display panel can be minimized.

ここで、薄膜トランジスタアレイのピッチが画素電極のピッチよりも小さいことにより、プリント基板よりも小さな薄膜トランジスタ基板を用いて表示パネルを駆動できる。そのため、複数の表示パネルを近接させても、配線接続を行う寸法余裕を充分に得られる。また、薄膜トランジスタの均一性を上げることができ、品質のよい表示パネルが得られる。   Here, since the pitch of the thin film transistor array is smaller than the pitch of the pixel electrodes, the display panel can be driven using a thin film transistor substrate smaller than the printed circuit board. Therefore, even when a plurality of display panels are brought close to each other, a sufficient dimension margin for wiring connection can be obtained. Further, the uniformity of the thin film transistor can be increased, and a display panel with high quality can be obtained.

そして、薄膜トランジスタアレイの基板がプラスチックを主成分とすることにより、落下しても破損しにくい表示パネルとなる。薄膜トランジスタアレイの半導体層として、酸化物半導体または有機半導体を用いることにより、熱に弱いプラスチック基板を用いることが可能になる。また、薄膜トランジスタアレイの構造として、絶縁基板上に形成されたリング状のゲート電極と、その上に形成された絶縁層と、その上に形成された島状のドレイン電極と、その周囲を囲むソース電極と、少なくとも該ドレイン・ソース間に形成された半導体層からなり、平面的に見てゲート電極がドレイン・ソース間隙を包含する薄膜トランジスタを、複数のゲート配線と複数のソース配線とに接続してマトリクス状に並べた薄膜トランジスタアレイとすることにより、半導体のパターニングを省略することが可能になる。   Further, since the thin film transistor array substrate has plastic as a main component, it becomes a display panel that is not easily damaged even when dropped. By using an oxide semiconductor or an organic semiconductor as the semiconductor layer of the thin film transistor array, it becomes possible to use a plastic substrate that is vulnerable to heat. In addition, as a structure of the thin film transistor array, a ring-shaped gate electrode formed on an insulating substrate, an insulating layer formed thereon, an island-shaped drain electrode formed thereon, and a source surrounding the periphery thereof A thin film transistor comprising an electrode and a semiconductor layer formed at least between the drain and source, the gate electrode including a drain-source gap in plan view, and connected to a plurality of gate wirings and a plurality of source wirings By using a thin film transistor array arranged in a matrix, semiconductor patterning can be omitted.

本発明の実施の形態による表示パネルを示す斜視図(a)および断面図(b)である。1A and 1B are a perspective view and a cross-sectional view showing a display panel according to an embodiment of the present invention. 図1に示す表示パネルで使用するキャパシタ内蔵基板の一例を示す断面図である。It is sectional drawing which shows an example of the board | substrate with a built-in capacitor used for the display panel shown in FIG. 図1に示す表示パネルで使用する薄膜トランジスタの一例を示す平面図(a)およびA−A´線断面図(b)である。2A is a plan view showing an example of a thin film transistor used in the display panel shown in FIG. 1, and FIG. 図1に示す表示パネルで使用する薄膜トランジスタの他の例を示す平面図(a)およびB−B´線および断面図(b)である。It is the top view (a), BB 'line, and sectional drawing (b) which show the other example of the thin-film transistor used with the display panel shown in FIG. 図1に示す表示パネルの1画素分の電気回路を示す回路図である。It is a circuit diagram which shows the electric circuit for 1 pixel of the display panel shown in FIG. 図1に示す表示パネルを複数枚近接、駆動させる例を示す斜視図である。FIG. 2 is a perspective view showing an example in which a plurality of display panels shown in FIG. 従来の表示パネルの一例を示す斜視図(a)および断面図(b)である。It is the perspective view (a) and sectional drawing (b) which show an example of the conventional display panel.

符号の説明Explanation of symbols

1……表示パネル、2……表示パネル本体、3……薄膜トランジスタアレイ、4……駆動回路、21……プリント基板、22……表示媒体、23……対向電極、24……画素電極、25……共通電極、26……キャパシタ、27……裏面電極、31……絶縁基板、32……ゲート電極、32´……ゲート配線、33……ゲート絶縁膜、34……ドレイン電極、35……ソース電極、35´……ソース配線、36……半導体層。
DESCRIPTION OF SYMBOLS 1 ... Display panel, 2 ... Display panel main body, 3 ... Thin-film transistor array, 4 ... Drive circuit, 21 ... Printed circuit board, 22 ... Display medium, 23 ... Counter electrode, 24 ... Pixel electrode, 25 …… Common electrode, 26 …… Capacitor, 27 …… Back electrode, 31 …… Insulating substrate, 32 …… Gate electrode, 32 ′ …… Gate wiring, 33 …… Gate insulating film, 34 …… Drain electrode, 35 ... Source electrode, 35 '... Source wiring, 36 ... Semiconductor layer.

Claims (4)

表面側にマトリクス状の画素電極が配置されるとともに、裏面側に前記画素電極に接続された裏面電極を配置したプリント基板と、
前記プリント基板の表面側に配置されて画素電極に接続される表示媒体と、
前記プリント基板の裏面側に配置されて裏面電極に接続された薄膜トランジスタアレイとを有し、
前記薄膜トランジスタアレイをマトリクス駆動することによって表面側の前記表示媒体の表示を行う表示パネルであって、
前記薄膜トランジスタアレイのピッチが画素電極のピッチよりも小さい、
ことを特徴とする表示パネル。
A printed circuit board in which a matrix-like pixel electrode is disposed on the front surface side, and a back surface electrode connected to the pixel electrode is disposed on the back surface side,
A display medium disposed on the surface side of the printed circuit board and connected to the pixel electrode;
A thin film transistor array disposed on the back side of the printed circuit board and connected to the back side electrode;
A display panel that displays the display medium on the surface side by driving the thin film transistor array in a matrix,
The pitch of the thin film transistor array is smaller than the pitch of the pixel electrodes,
A display panel characterized by that.
前記プリント基板は、画素電極と共通電極との間に配置されたキャパシタを有することを特徴とする請求項1記載の表示パネル。   The display panel according to claim 1, wherein the printed circuit board includes a capacitor disposed between the pixel electrode and the common electrode. 前記薄膜トランジスタアレイの半導体層が酸化物半導体または有機半導体であることを特徴とする請求項1または2記載の表示パネル。   3. The display panel according to claim 1, wherein the semiconductor layer of the thin film transistor array is an oxide semiconductor or an organic semiconductor. 前記薄膜トランジスタアレイが、絶縁基板上に形成されたリング状のゲート電極と、その上に形成された絶縁層と、その上に形成された島状のドレイン電極と、その周囲を囲むソース電極と、少なくとも前記ドレイン・ソース間に形成された半導体層とを有し、基板面に対して垂直方向に見て、ゲート電極がドレイン・ソースの間隙を包含する形状を有する薄膜トランジスタを、複数のゲート配線と複数のソース配線とに接続してマトリクス状に並べた薄膜トランジスタアレイであることを特徴とする請求項1〜3のいずれか1項記載の表示パネル。
The thin film transistor array includes a ring-shaped gate electrode formed on an insulating substrate, an insulating layer formed thereon, an island-shaped drain electrode formed thereon, a source electrode surrounding the periphery thereof, A thin film transistor having a shape in which the gate electrode includes a gap between the drain and the source when viewed in a direction perpendicular to the substrate surface, and includes a plurality of gate wirings. 4. A display panel according to claim 1, wherein the display panel is a thin film transistor array connected to a plurality of source wirings and arranged in a matrix.
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