[go: up one dir, main page]

JP2008091396A - Semiconductor module and semiconductor device - Google Patents

Semiconductor module and semiconductor device Download PDF

Info

Publication number
JP2008091396A
JP2008091396A JP2006267485A JP2006267485A JP2008091396A JP 2008091396 A JP2008091396 A JP 2008091396A JP 2006267485 A JP2006267485 A JP 2006267485A JP 2006267485 A JP2006267485 A JP 2006267485A JP 2008091396 A JP2008091396 A JP 2008091396A
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
wiring board
wiring
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006267485A
Other languages
Japanese (ja)
Inventor
Hiroyuki Tamura
浩之 田村
Atsushi Kato
敦史 加藤
Toshiro Hosoi
俊郎 細井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2006267485A priority Critical patent/JP2008091396A/en
Publication of JP2008091396A publication Critical patent/JP2008091396A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor module in which elements built in a stack structure can be easily connected to each other using a metal fine wire, and to provide a semiconductor device. <P>SOLUTION: The semiconductor module 10 has a wiring board 16 having at least one wiring layer, and a semiconductor element 12A disposed on the upper surface of the wiring board 16. On the upper surface of the wiring board 16, a plurality of pads are provided along sides and the semiconductor element 12A etc. are disposed on the upper surface of the wiring board 16 on a region surrounded by the pads. Further, a wiring for electrically connecting the pads through the lower part of the semiconductor elements is provided on the wiring board. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体モジュールおよび半導体装置に関し、特に、配線基板の上面に半導体素子が配置された半導体モジュールおよび半導体装置に関する。   The present invention relates to a semiconductor module and a semiconductor device, and more particularly to a semiconductor module and a semiconductor device in which a semiconductor element is disposed on an upper surface of a wiring board.

電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、CSP(Chip Scale Package)と呼ばれる、内蔵される半導体素子と同等のサイズを有する回路装置が開発されている。   Since a circuit device set in an electronic device is employed in a mobile phone, a portable computer, and the like, there is a demand for downsizing, thinning, and weight reduction. In order to satisfy these conditions, a circuit device called CSP (Chip Scale Package) having a size equivalent to that of a built-in semiconductor element has been developed.

図7は、上記したCSPである回路装置101A等を複数個有する半導体モジュール100の断面図である。ここでは、基板103の上面に3つの回路装置101A、101B、101Cが実装されており、各回路装置101A等は、基板103の上面に形成された導電路102により互いに電気的に接続されている。このことにより、複数の半導体素子を含み所定の機能を有する電気回路が構築されていた。この電気回路としては、例えば、携帯電話等の携帯機器に内蔵されてカメラで画像を撮影するための機能を有する電気回路がある。   FIG. 7 is a cross-sectional view of a semiconductor module 100 having a plurality of circuit devices 101A and the like which are the above-described CSPs. Here, three circuit devices 101A, 101B, and 101C are mounted on the upper surface of the substrate 103, and each circuit device 101A and the like are electrically connected to each other by a conductive path 102 formed on the upper surface of the substrate 103. . Thus, an electric circuit including a plurality of semiconductor elements and having a predetermined function has been constructed. As this electric circuit, for example, there is an electric circuit that is built in a portable device such as a cellular phone and has a function for taking an image with a camera.

しかしながら、上述した構成の半導体モジュール100では、個々の半導体素子が別パッケージとして基板103の上面に実装されていたので、所定の機能を実現するためには基板103の上面に複数の樹脂封止型の半導体装置101A等を実装する必要があった。このことにより、回路装置101A等の実装に必要とされる面積が増大して、基板103自体が大きくなり、基板103が内蔵される携帯電話等のセットの小型化を阻害してしまう問題があった。   However, in the semiconductor module 100 having the above-described configuration, each semiconductor element is mounted as a separate package on the upper surface of the substrate 103. Therefore, in order to realize a predetermined function, a plurality of resin-encapsulated molds are formed on the upper surface of the substrate 103. It is necessary to mount the semiconductor device 101A and the like. This increases the area required for mounting the circuit device 101A and the like, increases the size of the substrate 103 itself, and hinders the downsizing of a set such as a mobile phone in which the substrate 103 is built. It was.

上記した問題を解決する方法の一つとして、複数の半導体素子を厚み方向に積み重ねて1つの半導体装置に内蔵させる技術がある(特許文献1)。このような半導体装置は、スタック型パッケージとも称されている。この技術によると、複数の半導体素子が半導体装置の内部に積層されるので、多数の素子が内蔵された場合でも、半導体装置の大型化を抑制することができる。
特開2005−277356号公報
As one method for solving the above-described problem, there is a technique in which a plurality of semiconductor elements are stacked in the thickness direction and incorporated in one semiconductor device (Patent Document 1). Such a semiconductor device is also called a stack type package. According to this technique, since a plurality of semiconductor elements are stacked inside the semiconductor device, an increase in the size of the semiconductor device can be suppressed even when a large number of elements are incorporated.
JP 2005-277356 A

しかしながら、上述したスタック型パッケージの場合では、金属細線を用いた半導体素子同士の電気的接続が容易でない問題があった。具体的には、先ず、一般的な半導体素子の表面に設けられる電極は、スタック構造で使用されることを前提として配置されていない。従って、互いに積層された半導体素子の電極は整列して配置されていないので、半導体素子同士を金属細線を用いて接続しようとすると、金属細線の配置が複雑になり、金属細線が互いに接触してショートが発生する恐れがある。また、このショートを防止するために、金属細線がクロスする箇所に於いてどちらか一方の金属細線を高く形成すると、金属細線を被覆する封止樹脂の厚みが増加して、装置全体の薄型化が困難になる問題があった。   However, in the case of the above-described stack type package, there is a problem that electrical connection between semiconductor elements using thin metal wires is not easy. Specifically, first, electrodes provided on the surface of a general semiconductor element are not arranged on the assumption that they are used in a stack structure. Therefore, since the electrodes of the semiconductor elements stacked on each other are not arranged in alignment, when trying to connect the semiconductor elements using metal fine wires, the arrangement of the metal fine wires becomes complicated and the metal fine wires are in contact with each other. Short circuit may occur. In order to prevent this short circuit, if either one of the metal wires is formed high at the crossing point of the metal wires, the thickness of the sealing resin that covers the metal wires increases and the overall thickness of the device is reduced. There was a problem that would be difficult.

更に、ソフトウェアを用いて配置シミュレーションをすると、実際に実装を行わなくても、様々な配置の組み合わせを仮想的に試行することができる。しかしながら、このような配置シミュレーションを行っても、半導体素子の電極の配置がランダムな為、上記した金属細線がショートしてしまう問題は回避できなかった。   Furthermore, when a placement simulation is performed using software, various combinations of placements can be virtually tried without actually mounting. However, even if such an arrangement simulation is performed, the arrangement of the electrodes of the semiconductor element is random, and the above-described problem that the metal thin wire is short-circuited cannot be avoided.

更に、上記した問題を回避するために、半導体素子の電極の位置を最適化して設計を変更すると、この変更に伴い製造コストが増大してしまう恐れがある。特に、近年に於いては、携帯電話等のセットのライフサイクルが短くなる傾向があり、セットの更新の度に上記した設計変更を行うと、携帯電話等のセットの価格が高くなる問題が発生する。   Furthermore, if the design is changed by optimizing the position of the electrode of the semiconductor element in order to avoid the above-described problem, the manufacturing cost may increase with this change. In particular, in recent years, the life cycle of sets of mobile phones and the like tends to be shortened, and if the design change described above is performed each time the set is updated, there is a problem that the price of the set of mobile phones and the like increases. To do.

本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、スタック構造で内蔵される素子同士を、金属細線を用いて容易に接続可能な半導体モジュールおよび半導体装置を提供することにある。   The present invention has been made in view of such problems, and a main object of the present invention is to provide a semiconductor module and a semiconductor device in which elements built in a stack structure can be easily connected using a thin metal wire Is to provide.

本発明の半導体モジュールは、少なくとも1層の配線層を有する配線基板と、前記配線基板の上面に配置された半導体素子とを有し、前記配線基板の上面には、側辺に沿って複数のパッドが設けられ、このパッドに囲まれる領域の前記配線基板の上面に前記半導体素子が配置され、前記配線基板には、前記半導体素子の下方の領域を通過して前記パッド同士を電気的に接続する配線が設けられることを特徴とする。   The semiconductor module of the present invention includes a wiring board having at least one wiring layer and a semiconductor element disposed on the upper surface of the wiring board, and the upper surface of the wiring board includes a plurality of pieces along a side. A pad is provided, and the semiconductor element is disposed on the upper surface of the wiring board in a region surrounded by the pad, and the pads are electrically connected to each other through a region below the semiconductor element. The wiring which performs is provided.

更に、本発明の半導体装置は、複数の半導体素子がスタック構造で内蔵された半導体装置であり、少なくとも1層の配線層を有する配線基板と、前記配線基板の上面に配置された半導体素子とを有し、前記配線基板の上面には、側辺に沿って複数のパッドが設けられ、このパッドに囲まれる領域の前記配線基板の上面に前記半導体素子が配置され、前記配線基板には、前記半導体素子の下方の領域を通過して前記パッド同士を電気的に接続する配線が設けられることを特徴とする。   Furthermore, the semiconductor device of the present invention is a semiconductor device in which a plurality of semiconductor elements are built in a stack structure, and includes a wiring board having at least one wiring layer and a semiconductor element disposed on the upper surface of the wiring board. A plurality of pads are provided along side edges on the upper surface of the wiring substrate, and the semiconductor element is disposed on the upper surface of the wiring substrate in a region surrounded by the pads. Wiring for electrically connecting the pads to each other through a region below the semiconductor element is provided.

本発明の半導体モジュールによると、配線基板の表面に形成された配線を用いることで、配線基板に実装された半導体素子の電極と電気的に接続されたパッドを、配線基板上の任意の箇所に配置することができる。従って、このパッドを経由して、配線基板上に配置された半導体素子と、スタック構造で配置された下層の半導体素子とを電気的に接続することができる。このことから、配線基板に配置される半導体素子の電極がランダムに配置されていても、本発明の半導体モジュールを適用することで、配線基板の側辺に沿って配置されたパッドに金属細線をワイヤボンディングすることで、金属細線の構成を簡素にしてその長さを短くすることができる。更に、金属細線の配置を整列化することで、金属細線同士が接触してショートしてしまう問題を回避することができる。   According to the semiconductor module of the present invention, by using the wiring formed on the surface of the wiring board, the pads electrically connected to the electrodes of the semiconductor elements mounted on the wiring board can be placed at any location on the wiring board. Can be arranged. Therefore, the semiconductor elements arranged on the wiring board and the lower-layer semiconductor elements arranged in a stack structure can be electrically connected via this pad. From this, even if the electrodes of the semiconductor elements arranged on the wiring board are randomly arranged, by applying the semiconductor module of the present invention, the fine metal wires are applied to the pads arranged along the side edges of the wiring board. By wire bonding, the configuration of the metal fine wire can be simplified and the length thereof can be shortened. Furthermore, by arranging the arrangement of the fine metal wires, it is possible to avoid the problem that the fine metal wires come into contact with each other to cause a short circuit.

更に、本発明の半導体モジュールが適用された半導体装置によれば、積層される半導体素子が変更されても、配線基板の表面に形成されるパッド及び配線のパターンを変更するのみで対応できる。即ち、従来では、内蔵される半導体素子を変更して、且つ金属細線を用いてスタック構造の半導体素子同士の電極を接続するためには、半導体素子の電極の位置を適正にするための再設計が必要とされる場合があった。そして、この場合は、再設計に伴い半導体素子の製造コストが高くなってしまう。本発明では、内蔵される半導体素子が変更されても、新たな半導体素子の電極の位置に応じて、配線基板の配線の形状を変更してモジュールを構成するのみで、スタック型に積層された半導体素子同士を電気的に接続できる。従って、スタック構造を前提として製造されていない市販の半導体素子をスタック構造の半導体装置に容易に取り込むことが可能となり、低コストを実現することができる。   Furthermore, according to the semiconductor device to which the semiconductor module of the present invention is applied, even if the semiconductor elements to be stacked are changed, it is possible to cope only by changing the pads and wiring patterns formed on the surface of the wiring board. In other words, in the past, in order to connect the electrodes of the semiconductor elements of the stack structure by changing the built-in semiconductor elements and using the fine metal wires, the redesign for making the positions of the electrodes of the semiconductor elements appropriate Was sometimes needed. In this case, the manufacturing cost of the semiconductor element increases with the redesign. In the present invention, even if the built-in semiconductor element is changed, it is stacked in a stack type only by configuring the module by changing the wiring shape of the wiring board according to the position of the electrode of the new semiconductor element. Semiconductor elements can be electrically connected to each other. Therefore, a commercially available semiconductor element that is not manufactured on the premise of the stack structure can be easily taken into the semiconductor device having the stack structure, and a low cost can be realized.

図1の平面図を参照して、本実施の形態の半導体モジュール10の構成を説明する。半導体モジュール10は、少なくとも1層の配線層を有する配線基板16と、配線基板16の上面に配置された半導体素子12A等とを有し、配線基板16の上面には、側辺に沿って複数のパッドが設けられ、このパッドに囲まれる領域の配線基板16の上面に半導体素子12A等が配置されている。更に、配線基板16には、半導体素子12A等の下方を通過してパッド同士を電気的に接続する配線が設けられている。   With reference to the plan view of FIG. 1, the configuration of the semiconductor module 10 of the present embodiment will be described. The semiconductor module 10 includes a wiring board 16 having at least one wiring layer, and semiconductor elements 12A and the like disposed on the upper surface of the wiring board 16. A plurality of the semiconductor modules 10 are provided on the upper surface of the wiring board 16 along the sides. The semiconductor element 12A and the like are arranged on the upper surface of the wiring board 16 in a region surrounded by the pad. Furthermore, the wiring board 16 is provided with wiring that passes under the semiconductor element 12A and the like to electrically connect the pads.

配線基板16は、厚みが例えば30μm程度の樹脂シートの表面にパッド等を含む配線層が形成されたものである。ここで、配線基板16には、樹脂から成る絶縁層を介して積層された2層以上の多層配線が構成されても良い。更に、配線基板16は上面に固着される半導体素子の電極を引き回すためのものであるので、裏面は樹脂から成る平滑面であり配線は設けられていない。また、配線基板16の周辺部にはパッドが設けられ、このパッドに囲まれる領域に半導体素子12A等が配置されている。   The wiring substrate 16 is obtained by forming a wiring layer including pads on the surface of a resin sheet having a thickness of, for example, about 30 μm. Here, the wiring board 16 may be configured by two or more multilayer wirings laminated via an insulating layer made of resin. Furthermore, since the wiring board 16 is used for routing the electrodes of the semiconductor elements fixed to the upper surface, the back surface is a smooth surface made of resin and no wiring is provided. In addition, a pad is provided in the peripheral portion of the wiring substrate 16, and the semiconductor element 12A and the like are disposed in a region surrounded by the pad.

配線基板16の周辺部には、配線層をパッド状に形成したパッド(第1パッド30Aや第2パッド22A)が、配線基板16の側辺に沿って並行に配置されている。各々のパッドの平面的な大きさは、金属細線がワイヤボンディング可能な大きさであり、例えば縦×横=200μm×200μm程度である。更に、これらのパッド同士は、配線層の一部から成る配線を経由して互いに接続されている。係る構成により、半導体素子12A等の上面に形成された電極と接続されたパッドを、配線基板16の上面周辺部に於いて任意の箇所に配置することができる。従って、半導体モジュール10が、他の下層半導体素子の上面に載置された場合、配線基板16に実装された半導体素子12A等の電極がどの様な位置に配置されていても、この配線基板の配線を経由して、半導体素子12A等の電極と接続されたパッドを所望の位置に配置させることができる。従って、上述した問題を排除して、配線基板16に実装された半導体素子12A等と下層半導体素子とを、金属細線を経由して電気的に接続できる。   In the periphery of the wiring board 16, pads (first pad 30 </ b> A and second pad 22 </ b> A) in which a wiring layer is formed in a pad shape are arranged in parallel along the side of the wiring board 16. The planar size of each pad is such that a fine metal wire can be wire-bonded, and is, for example, about vertical × horizontal = 200 μm × 200 μm. Further, these pads are connected to each other via a wiring formed of a part of the wiring layer. With such a configuration, the pads connected to the electrodes formed on the upper surface of the semiconductor element 12 </ b> A and the like can be arranged at arbitrary positions in the peripheral portion of the upper surface of the wiring substrate 16. Therefore, when the semiconductor module 10 is placed on the upper surface of another lower layer semiconductor element, no matter what position the electrodes of the semiconductor element 12A mounted on the wiring board 16 are arranged, A pad connected to an electrode such as the semiconductor element 12A can be arranged at a desired position via the wiring. Therefore, the above-described problems can be eliminated, and the semiconductor element 12A and the like mounted on the wiring board 16 and the lower layer semiconductor element can be electrically connected via the fine metal wire.

配線基板16は平面的に矩形の形状であり、4つの側辺(第1側辺16A、第2側辺16B、第3側辺16C、第4側辺16D)を有する。第1側辺16Aと第2側辺16Bとは配線基板16の長手方向の対向する側辺であり、第3側辺16Cおよび第4側辺16Dは配線基板16の短手方向の対向する側辺である。   The wiring board 16 has a rectangular shape in plan, and has four side edges (first side edge 16A, second side edge 16B, third side edge 16C, and fourth side edge 16D). The first side 16A and the second side 16B are opposite sides in the longitudinal direction of the wiring board 16, and the third side 16C and the fourth side 16D are opposite sides of the wiring board 16 in the short direction. It is an edge.

半導体素子12A、12Bは、パッドに囲まれる領域の配線基板16の上面に載置されている。ここでは、2つの半導体素子12A等が配置されているが、配線基板16の上面に配置される半導体素子の数は1つでも良いし、3つ以上でも良い。更に図では、半導体素子12A等はフェイスアップで配置され、半導体素子12A等の下面が絶縁性または導電性の接着材を用いて配線基板16の上面に配置され、半導体素子12A等の上面に配置された電極は、金属細線を用いて配線基板16のパッドと接続される。ここで、半導体素子12A等は、フェイスダウンにて配線基板16に配置されても良い。   The semiconductor elements 12A and 12B are placed on the upper surface of the wiring substrate 16 in a region surrounded by the pads. Here, two semiconductor elements 12A and the like are arranged, but the number of semiconductor elements arranged on the upper surface of the wiring board 16 may be one, or may be three or more. Further, in the drawing, the semiconductor element 12A and the like are arranged face up, and the lower surface of the semiconductor element 12A and the like is arranged on the upper surface of the wiring board 16 using an insulating or conductive adhesive, and is arranged on the upper surface of the semiconductor element 12A and the like. The formed electrode is connected to the pad of the wiring board 16 using a fine metal wire. Here, the semiconductor elements 12A and the like may be arranged on the wiring board 16 face down.

以下に、配線基板16の上面に形成された配線層の形状を具体的に説明する。   The shape of the wiring layer formed on the upper surface of the wiring board 16 will be specifically described below.

先ず、第1パッド30Aと第2パッド22Aが形成され、両パッドは配線21Aにより連結されている。第1パッド30Aおよび第2パッド22Aは、金属細線が接続されるボンディングパッドであり、例えば、200μm角の四角形状を呈し、表面が金メッキ膜等により被覆されている。そして配線21Aは幅が例えば50μm程度であり、両パッドを接続するために線状に配線基板16の上面に設けられ、配線21Aは半導体素子12Aの下方を延在している。この配線21Aの構成により、第1側辺16A側に配置された半導体素子12Aの電極23Aを、第2側辺16B側に配置された第2パッドと接続することができる。   First, a first pad 30A and a second pad 22A are formed, and both pads are connected by a wiring 21A. The first pad 30A and the second pad 22A are bonding pads to which a thin metal wire is connected. For example, the first pad 30A and the second pad 22A have a square shape of 200 μm square and are covered with a gold plating film or the like. The wiring 21A has a width of about 50 μm, for example, and is linearly provided on the upper surface of the wiring board 16 to connect both pads. The wiring 21A extends below the semiconductor element 12A. With the configuration of the wiring 21A, the electrode 23A of the semiconductor element 12A arranged on the first side 16A side can be connected to the second pad arranged on the second side 16B side.

次に、配線基板16の第2側辺16B付近に位置する半導体素子12Aの電極23Bと、配線基板16の第4側辺16D付近に位置する半導体素子12Bの電極24Aとを接続する場合について説明する。この場合は、半導体素子12Aの電極23B、金属細線、第1パッド30B、配線21B、第2パッド22B、金属細線、半導体素子12Bの電極24Aの経路で接続されている。上述と同様に、半導体素子12Aの電極23Bと、半導体素子12Bの電極24Aとを金属細線により直に接続すると、半導体素子12Aおよび半導体素子12Bの上方を飛び越えて金属細線を形成する必要がある。従って、金属細線が平面的にクロスしてしまう等の問題が発生する。そこで、配線基板16の表面に形成された配線21Bを経由して、両半導体素子の電極同士を電気的に接続することで、金属細線の長さを短くし且つ金属細線同士のクロスを抑制している。   Next, the case where the electrode 23B of the semiconductor element 12A located near the second side 16B of the wiring board 16 and the electrode 24A of the semiconductor element 12B located near the fourth side 16D of the wiring board 16 are connected will be described. To do. In this case, the electrode 23B of the semiconductor element 12A, the metal thin wire, the first pad 30B, the wiring 21B, the second pad 22B, the metal thin wire, and the electrode 24A of the semiconductor element 12B are connected by the path. Similarly to the above, when the electrode 23B of the semiconductor element 12A and the electrode 24A of the semiconductor element 12B are directly connected by the fine metal wires, it is necessary to jump over the semiconductor elements 12A and 12B to form the fine metal wires. Accordingly, there arises a problem that the fine metal wires cross in a plane. Therefore, by electrically connecting the electrodes of both semiconductor elements via the wiring 21B formed on the surface of the wiring board 16, the length of the fine metal wires is shortened and the cross between the fine metal wires is suppressed. ing.

次に、半導体素子12Bの右側側辺付近に設けた電極24Bと、配線基板16の第2側辺16B付近に設けた第2パッド22Cとを接続する場合について説明する。この場合は、半導体素子12Bの電極24B、金属細線、第1パッド30C、配線21C、第2パッド22Cの経路で接続される。図から明らかなように、半導体素子12Bの電極24Bは、配線基板16の側辺付近(周辺部)に位置していない。即ち、電極24Bは、半導体素子12Bの上面に於いて、隣接する他の半導体素子12Aに隣接する辺に沿って設けられた電極である。従って、電極24Bは、配線基板16のどの側辺とも離間しており、側辺付近に設けたパッドや外部と金属細線を用いて接続されることは困難である。このことから、本形態では、配線基板16上に設けた配線を用いて、半導体素子12Bの電極24Bを、配線基板16の第2パッド22Cとして再配置している。このことにより、半導体素子12Bの電極24Bと外部との接続を、第2パッド22Cを用いて金属細線で接続することで、容易にしている。   Next, the case where the electrode 24B provided near the right side of the semiconductor element 12B and the second pad 22C provided near the second side 16B of the wiring board 16 are connected will be described. In this case, the electrodes 24B of the semiconductor element 12B, the fine metal wires, the first pads 30C, the wiring 21C, and the second pads 22C are connected. As is clear from the drawing, the electrode 24B of the semiconductor element 12B is not located near the side of the wiring board 16 (peripheral portion). That is, the electrode 24B is an electrode provided along the side adjacent to the other adjacent semiconductor element 12A on the upper surface of the semiconductor element 12B. Therefore, the electrode 24B is separated from any side of the wiring board 16, and it is difficult to connect the pad 24 and the outside provided near the side using a fine metal wire. Therefore, in this embodiment, the electrodes 24B of the semiconductor element 12B are rearranged as the second pads 22C of the wiring board 16 by using the wiring provided on the wiring board 16. Thus, the connection between the electrode 24B of the semiconductor element 12B and the outside is facilitated by connecting with a fine metal wire using the second pad 22C.

上述した構成の半導体モジュール10は、スタック構造で複数の半導体素子が内蔵される半導体装置に用いることができる。この場合は、下層半導体素子が用意され、この下層半導体素子の上面に上述した構成の半導体モジュール10が載置される。更に、上述した配線基板16の周辺部に配置されたパッドは、下層半導体素子の電極または半導体装置の導電部材と、金属細線を経由して接続される。この具体例は、図2以降の図を参照して説明する。   The semiconductor module 10 having the above-described configuration can be used for a semiconductor device in which a plurality of semiconductor elements are built in a stack structure. In this case, a lower layer semiconductor element is prepared, and the semiconductor module 10 having the above-described configuration is placed on the upper surface of the lower layer semiconductor element. Furthermore, the pads arranged in the peripheral portion of the wiring board 16 described above are connected to the electrodes of the lower layer semiconductor element or the conductive member of the semiconductor device via the fine metal wires. A specific example will be described with reference to FIG.

更に、上記した構成の半導体モジュール10は、例えば、モータの回転を制御するドライバが内蔵された半導体素子が配線基板16に実装される場合に於いて、特に有用である。つまり、制御されるモータの種類に応じて、所定の機能を有して上述した構成の半導体モジュールを用意すれば、セットの機能の変更に応じて、半導体モジュールを入れ替えることができる。   Furthermore, the semiconductor module 10 having the above-described configuration is particularly useful when, for example, a semiconductor element incorporating a driver for controlling the rotation of a motor is mounted on the wiring board 16. That is, if a semiconductor module having a predetermined function and having the above-described configuration is prepared according to the type of motor to be controlled, the semiconductor module can be replaced in accordance with a change in the function of the set.

図2の平面図を参照して、上記した構成の半導体モジュール10は、下層半導体素子である第1半導体素子13の上面に於いて、電極に囲まれる領域に貼着される。尚、以下の説明では、配線基板16の上面に載置される半導体素子を、下層の第1半導体素子13と区別するために、第2半導体素子14A等と称する。ここで、図2(A)はスタック構造で積層された半導体素子を示す平面図であり、図2(B)は断面図である。   With reference to the plan view of FIG. 2, the semiconductor module 10 having the above-described configuration is attached to a region surrounded by electrodes on the upper surface of the first semiconductor element 13 which is a lower layer semiconductor element. In the following description, a semiconductor element placed on the upper surface of the wiring board 16 is referred to as a second semiconductor element 14A or the like in order to distinguish it from the first semiconductor element 13 in the lower layer. Here, FIG. 2A is a plan view showing semiconductor elements stacked in a stack structure, and FIG. 2B is a cross-sectional view.

上述したように、配線基板16の側辺は、第1側辺16A〜第4側辺16Dの4つの側辺から成り、ここでは、配線基板16の第2側辺16B、第3側辺16Cおよび第4側辺16Dの3つの側辺は、下層の第1半導体素子13の側辺と接近して位置している。従って、配線基板16のこれらの3つの側辺付近に配置されたパッドは、金属細線を用いて第1半導体素子13の電極と容易に接続することができる。   As described above, the side of the wiring board 16 is composed of four sides, the first side 16A to the fourth side 16D. Here, the second side 16B and the third side 16C of the wiring board 16 are used. The three side edges of the fourth side edge 16D are located close to the side edge of the lower first semiconductor element 13. Therefore, the pads arranged in the vicinity of these three sides of the wiring board 16 can be easily connected to the electrodes of the first semiconductor element 13 using the metal thin wires.

一方、配線基板16の第1側辺16Aは、他の側辺と比較すると、第1半導体素子13の側辺から離間している。従って、配線基板16の第1側辺16A付近に設けたパッドと、下層の第1半導体素子13の電極とを金属細線を用いて接続しようとすると、金属細線が長くなる等の問題が予測される。そこで本実施の形態では、配線基板16に設けた配線を用いて、第1側辺16A付近に設けたパッドを、他の側辺付近に設けたパッドに接続している。具体的には、第1パッド30Aは、配線基板16の上面に於いて第1側辺16A付近に位置しており、配線21Aを経由して第2側辺16B付近に配置された第2パッド22Aに接続されている。係る構成により、第2半導体素子14Aの電極23Aと、第1半導体素子13の電極35とを配線基板16の配線層を経由して接続することができる。具体的な経路は、第2半導体素子14Aの電極23A、金属細線、配線基板16の第1パッド30A、配線21A、第2パッド22A、金属細線、第1半導体素子13の電極35となる。これらのことから、接続に用いられる金属細線の長さが短くなり、金属細線の配置も簡素化されて、任意の箇所に配置された第2半導体素子14Aの電極を、所定の位置に配置された第1半導体素子13の電極35と接続できる。   On the other hand, the first side 16 </ b> A of the wiring substrate 16 is separated from the side of the first semiconductor element 13 as compared with the other sides. Therefore, when the pad provided near the first side 16A of the wiring board 16 and the electrode of the first semiconductor element 13 in the lower layer are to be connected using a metal fine wire, a problem such as a long metal wire is expected. The Therefore, in the present embodiment, the pads provided in the vicinity of the first side 16A are connected to the pads provided in the vicinity of the other side by using the wiring provided in the wiring board 16. Specifically, the first pad 30A is located near the first side 16A on the upper surface of the wiring board 16, and is disposed near the second side 16B via the wiring 21A. 22A. With this configuration, the electrode 23 </ b> A of the second semiconductor element 14 </ b> A and the electrode 35 of the first semiconductor element 13 can be connected via the wiring layer of the wiring substrate 16. Specific paths are the electrode 23A of the second semiconductor element 14A, the fine metal wire, the first pad 30A of the wiring board 16, the wiring 21A, the second pad 22A, the fine metal wire, and the electrode 35 of the first semiconductor element 13. For these reasons, the length of the fine metal wire used for connection is shortened, the arrangement of the fine metal wire is simplified, and the electrode of the second semiconductor element 14A arranged at an arbitrary position is arranged at a predetermined position. Further, it can be connected to the electrode 35 of the first semiconductor element 13.

図3を参照して、本実施形態の半導体装置20Aの構成を説明する。図3(A)は半導体装置20Aの平面図であり、図3(B)は図3(A)のB−B’線に於ける断面図であり、図3(C)は図3(A)のC−C’線に於ける断面図である。   With reference to FIG. 3, the configuration of the semiconductor device 20A of the present embodiment will be described. 3A is a plan view of the semiconductor device 20A, FIG. 3B is a cross-sectional view taken along the line BB ′ of FIG. 3A, and FIG. 3C is FIG. It is sectional drawing in CC 'line | wire of ().

図3(A)および図3(B)を参照して、半導体装置20Aは、下層の第1半導体素子13と、この第1半導体素子13の上面に積層された第2半導体素子14A、14B、第3半導体素子15とを具備し、これらの半導体素子同士が配線基板16を経由して電気的に接続された構成になっている。更に、これらの半導体素子は、回路基板17の上面に固着されて封止樹脂18により一体に被覆されている。換言すると、第2半導体素子14Bが実装された配線基板16から成る半導体モジュールが、第1半導体素子13の上面に貼着されて半導体装置20Aが構成されている。   3A and 3B, the semiconductor device 20A includes a lower first semiconductor element 13 and second semiconductor elements 14A, 14B stacked on the upper surface of the first semiconductor element 13. The third semiconductor element 15 is provided, and the semiconductor elements are electrically connected to each other via the wiring board 16. Further, these semiconductor elements are fixed to the upper surface of the circuit board 17 and integrally covered with a sealing resin 18. In other words, a semiconductor module including the wiring substrate 16 on which the second semiconductor element 14B is mounted is attached to the upper surface of the first semiconductor element 13 to constitute the semiconductor device 20A.

第1半導体素子13は、表面に所定の電気回路が形成されており、周辺部にこの回路と接続された多数の電極が設けられている。更に、第1半導体素子13の下面は絶縁性接着材等を介して、回路基板17の上面に固着されている。また、第1半導体素子13の上面の周辺部付近に設けた電極は、回路基板17の上面に形成されたパッド11や上面に積層された他の半導体素子または配線基板16と、金属細線34A等を経由して接続される。   A predetermined electric circuit is formed on the surface of the first semiconductor element 13, and a large number of electrodes connected to the circuit are provided on the periphery. Furthermore, the lower surface of the first semiconductor element 13 is fixed to the upper surface of the circuit board 17 via an insulating adhesive or the like. The electrodes provided near the periphery of the upper surface of the first semiconductor element 13 are the pads 11 formed on the upper surface of the circuit board 17, the other semiconductor elements or wiring substrate 16 stacked on the upper surface, the metal thin wire 34A, and the like. Connected via.

具体的に、第1半導体素子13としては、例えばDSP(Digital Signal Processor)等のマイクロプロセッサが採用され、一例として素子内部でカメラモジュールの基本的な演算処理が行われる。更に、第1半導体素子13としては、半導体装置20Aに内蔵される複数の半導体素子の中でも最大のものが採用される。例えば、第1半導体素子13の平面的な大きさは、縦×横=5mm×5mm程度である。このようにすることで、平面的に最も大きい第1半導体素子13の上面に、小型の第2半導体素子14A等を複数載置して、半導体装置20Aの実装密度を向上させることができる。   Specifically, for example, a microprocessor such as a DSP (Digital Signal Processor) is employed as the first semiconductor element 13, and as an example, basic arithmetic processing of the camera module is performed inside the element. Further, as the first semiconductor element 13, the largest one among the plurality of semiconductor elements incorporated in the semiconductor device 20A is employed. For example, the planar size of the first semiconductor element 13 is about vertical × horizontal = 5 mm × 5 mm. By doing so, a plurality of small second semiconductor elements 14A and the like can be placed on the upper surface of the first semiconductor element 13 which is the largest in plan, and the mounting density of the semiconductor device 20A can be improved.

更に、第1半導体素子13に内蔵される回路としては、半導体装置20Aが用いられるモジュールの仕様が変更されても共用できる素子が好適である。例えば、カメラモジュールを例に説明すると、画像処理機能、カメラのシャッターやフォーカスを調整する機能を第1半導体素子13に集約する。そうすると、カメラの画層数やレンズの駆動機構に変更が生じても、第2半導体素子14A等が実装された配線基板16から成るモジュールを置き換えて、第1半導体素子13を共用して使用することができる。DSP等である第1半導体素子13は、メモリ等の他の半導体素子と比較して高価であるので、第1半導体素子13を共用可能な部品として使用することで、デジタルカメラ等のセットの価格を安くすることができる。   Furthermore, as the circuit built in the first semiconductor element 13, an element that can be shared even if the specification of the module in which the semiconductor device 20A is used is changed is preferable. For example, taking a camera module as an example, the image processing function and the function of adjusting the shutter and focus of the camera are integrated in the first semiconductor element 13. Then, even if the number of camera layers or the lens driving mechanism changes, the module composed of the wiring board 16 on which the second semiconductor element 14A and the like are mounted is replaced and the first semiconductor element 13 is used in common. be able to. Since the first semiconductor element 13 such as a DSP is more expensive than other semiconductor elements such as a memory, the price of a set such as a digital camera can be obtained by using the first semiconductor element 13 as a sharable component. Can be cheaper.

配線基板16は、第1半導体素子13の上面に貼着され、半導体装置20Aに内蔵される半導体素子同士または、半導体素子と回路基板17のパッドとを電気的に接続する経路の一部として機能している。ここでは、配線基板16の上面に2つの第2半導体素子14A、14Bが固着されている。そして、これらの第2半導体素子14A、14Bは、配線基板16の上面に設けられたパッドや配線を経由して、第1半導体素子13や回路基板17上のパッド11に電気的に接続される。   The wiring substrate 16 is attached to the upper surface of the first semiconductor element 13 and functions as a part of a path for electrically connecting the semiconductor elements incorporated in the semiconductor device 20A or between the semiconductor elements and the pads of the circuit board 17. is doing. Here, two second semiconductor elements 14 </ b> A and 14 </ b> B are fixed to the upper surface of the wiring substrate 16. And these 2nd semiconductor elements 14A and 14B are electrically connected to the pad 11 on the 1st semiconductor element 13 and the circuit board 17 via the pad and wiring provided in the upper surface of the wiring board 16. FIG. .

図3(A)および図3(C)を参照して、第2半導体素子14A等は、第1半導体素子13の上面に積層された素子であり、ここでは、第1半導体素子13の上面に貼着された配線基板16の上面に固着されている。更に、第2半導体素子14A、14Bの上面に設けられた電極は、少なくとも一部分は配線基板16に形成された配線層を経由して、他の半導体素子の電極または回路基板17上のパッド11と接続される。   3A and 3C, the second semiconductor element 14A and the like are elements stacked on the upper surface of the first semiconductor element 13, and here, on the upper surface of the first semiconductor element 13, It is fixed to the upper surface of the attached wiring board 16. Furthermore, at least a portion of the electrodes provided on the upper surfaces of the second semiconductor elements 14A and 14B are connected to the electrodes of other semiconductor elements or the pads 11 on the circuit board 17 via the wiring layer formed on the wiring board 16. Connected.

具体的に、第2半導体素子14A、14Bとしては、下層の第1半導体素子13よりも平面的な大きさが小さい素子が採用され、それらの平面的な大きさは例えば1.5mm×2mm程度である。また、第2半導体素子14A、14Bとしては、半導体装置20Aが内蔵されるデジタルカメラ等のセットの仕様の変更に伴い、頻繁に置き換えられる素子を採用することができる。例えば、カメラの機械的な動作を制御するドラーバーICは、セットの仕様に応じて頻繁に交換される素子であり、第2半導体素子14A、14Bとして採用される。   Specifically, as the second semiconductor elements 14A and 14B, elements having a smaller planar size than the lower first semiconductor element 13 are employed, and the planar size is, for example, about 1.5 mm × 2 mm. It is. Further, as the second semiconductor elements 14A and 14B, elements that are frequently replaced with changes in the specifications of a set of a digital camera or the like in which the semiconductor device 20A is built can be employed. For example, the driver bar IC that controls the mechanical operation of the camera is an element that is frequently replaced according to the specifications of the set, and is employed as the second semiconductor elements 14A and 14B.

第3半導体素子15は、第1半導体素子13の上面に直に固着される半導体素子である。換言すると、第3半導体素子15は、配線基板16を経由せずに、他の半導体素子等と直に電気的に接続される。第3半導体素子15上面の電極は、金属細線34Bを経由して、第1半導体素子13、第2半導体素子14A、14Bまたはパッド11に接続される。ここで、第3半導体素子15の平面的な大きさは、上述した第2半導体素子14A等と同様であり、第1半導体素子13よりは小さく形成される。   The third semiconductor element 15 is a semiconductor element that is directly fixed to the upper surface of the first semiconductor element 13. In other words, the third semiconductor element 15 is directly electrically connected to another semiconductor element or the like without going through the wiring substrate 16. The electrode on the upper surface of the third semiconductor element 15 is connected to the first semiconductor element 13, the second semiconductor elements 14A and 14B, or the pad 11 via the fine metal wire 34B. Here, the planar size of the third semiconductor element 15 is the same as that of the second semiconductor element 14 </ b> A and the like described above, and is smaller than that of the first semiconductor element 13.

第3半導体素子15としては、上述した第2半導体素子14A等と比較すると、セットの仕様に応じて置き換えられる頻度が低い素子が採用される。具体的には、第3半導体素子15としては、フラッシュメモリ等のROM、DRAM、SRAM等のメモリICを採用することができる。メモリICである第3半導体素子15は、例えば、外部に位置するCCD等の撮像素子により撮影された生の画像データ、第1半導体素子13により補正された画像データ、または、圧縮データ等を暫定的に記憶する機能を有する。   As the third semiconductor element 15, an element that is replaced less frequently in accordance with the specification of the set is employed as compared with the second semiconductor element 14A and the like described above. Specifically, as the third semiconductor element 15, a memory IC such as a ROM such as a flash memory, a DRAM, or an SRAM can be employed. The third semiconductor element 15 that is a memory IC temporarily provisions raw image data photographed by an image sensor such as a CCD located outside, image data corrected by the first semiconductor element 13, or compressed data, for example. It has a function to memorize automatically.

更に、第3半導体素子15の上面の電極は、スタック構造にて上層に積層されることを前提とした配置となっている。ここでは、対向する2つの側辺に沿って整列した電極が、第3半導体素子15の上面に設けられている。図3(A)を参照すると、第3半導体素子15上面の対向する左右の側辺に沿って多数の電極が形成されている。そして、第3半導体素子15の側辺に沿って配置された電極は、金属細線を経由して、第1半導体素子13の電極のみと接続されている。上述したように、第3半導体素子15としては少なくとも第2半導体素子14A等よりも汎用性が高い(セットに応じて置き換えられる可能性が低い)素子が採用されている。従って、スタック構造専用の第3半導体素子15の設計および製造を行っても、多数の素子が使用されるので、単価を低くすることが可能となり、専用設計によるコストアップを抑制させることができる。   Furthermore, the electrodes on the upper surface of the third semiconductor element 15 are arranged on the assumption that they are stacked in an upper layer in a stack structure. Here, electrodes arranged along two opposing sides are provided on the upper surface of the third semiconductor element 15. Referring to FIG. 3A, a large number of electrodes are formed along the opposite left and right sides of the upper surface of the third semiconductor element 15. And the electrode arrange | positioned along the side of the 3rd semiconductor element 15 is connected only with the electrode of the 1st semiconductor element 13 via the metal fine wire. As described above, as the third semiconductor element 15, an element having higher versatility than the second semiconductor element 14 </ b> A or the like (which is less likely to be replaced depending on the set) is employed. Therefore, even if the third semiconductor element 15 dedicated to the stack structure is designed and manufactured, a large number of elements are used, so that the unit price can be lowered and the cost increase due to the dedicated design can be suppressed.

ここで、第3半導体素子15の電極は、必ずしも対向する2つの側辺沿いに設けられる必要はなく、3つの側辺または4つの側辺に沿って電極が設けられても良い。また、第3半導体素子の3つの側辺に沿って電極が設けられる場合は、紙面上にて下側の側辺を除く3つの側辺に沿って電極を設けることが好適である。その理由は、第3半導体素子15の下側の側辺付近は、下層の第1半導体素子13の電極との距離が遠いため、この領域に電極を設けて両素子を接続すると金属細線が長くなり、金属細線同士のショートの危険性が大きくなるからである。   Here, the electrodes of the third semiconductor element 15 are not necessarily provided along two opposing sides, and the electrodes may be provided along three sides or four sides. When electrodes are provided along the three sides of the third semiconductor element, it is preferable to provide the electrodes along the three sides excluding the lower side on the paper surface. The reason is that the vicinity of the lower side of the third semiconductor element 15 is far away from the electrode of the first semiconductor element 13 in the lower layer. Therefore, if an electrode is provided in this region and the two elements are connected, the fine metal wire becomes long. This is because the danger of short-circuiting between the fine metal wires increases.

パッド11(導電部材)は、回路基板17の上面に於いて、第1半導体素子13が実装される箇所を除いた領域に多数が形成されている。図3(A)を参照すると、回路基板17の中央部付近に第1半導体素子13等の半導体素子がスタック構造で積層され、第1半導体素子13等を囲むように、回路基板17の周辺部付近にパッド11が整列して設けられている。パッド11は、金属細線34A等を経由して、第1半導体素子13、第2半導体素子14A等、第3半導体素子15または配線基板16のいずれかの電極と接続されている。更に、回路基板17の表面には、パッド11等を相互に接続するための配線等が設けられても良い。   A large number of pads 11 (conductive members) are formed on the upper surface of the circuit board 17 in a region excluding a portion where the first semiconductor element 13 is mounted. Referring to FIG. 3A, a semiconductor element such as the first semiconductor element 13 is stacked in a stack structure near the center of the circuit board 17, and the peripheral part of the circuit board 17 surrounds the first semiconductor element 13 and the like. A pad 11 is arranged in the vicinity. The pad 11 is connected to one of the electrodes of the first semiconductor element 13, the second semiconductor element 14 </ b> A, the third semiconductor element 15, or the wiring substrate 16 via the fine metal wire 34 </ b> A. Furthermore, wiring for connecting the pads 11 and the like to each other may be provided on the surface of the circuit board 17.

図3(B)を参照して、回路基板17の下面には、マトリックス状にランド19が設けられている。更に、各ランド19の下面には溶着された半田等から成る外部電極29が形成されている。ここで、回路基板17に多層の配線層を設けて、この配線層により、回路基板17の上面周辺部に形成されたパッド11と、回路基板17の下面に設けられた所定のランド19とを接続しても良い。   Referring to FIG. 3B, lands 19 are provided in a matrix on the lower surface of the circuit board 17. Further, an external electrode 29 made of welded solder or the like is formed on the lower surface of each land 19. Here, a multilayer wiring layer is provided on the circuit board 17, and by this wiring layer, a pad 11 formed on the peripheral portion of the upper surface of the circuit board 17 and a predetermined land 19 provided on the lower surface of the circuit board 17. You may connect.

図3(C)を参照して、上述した第1半導体素子13は、回路基板17の上面に固着される。回路基板17の材料としてはガラスエポキシ等の樹脂材料、セラミック、金属等が採用される。ここで、金属等の導電性の材料により回路基板17が成る場合は、表面に形成されるパッド11と回路基板17とを絶縁させるために、回路基板17の表面は全面的に樹脂層により被覆される。   With reference to FIG. 3C, the first semiconductor element 13 described above is fixed to the upper surface of the circuit board 17. As the material of the circuit board 17, a resin material such as glass epoxy, ceramic, metal or the like is employed. Here, when the circuit board 17 is made of a conductive material such as metal, the surface of the circuit board 17 is entirely covered with a resin layer in order to insulate the pad 11 formed on the surface from the circuit board 17. Is done.

図4を参照して、上記した半導体装置20Aは、例えば、カメラ付き携帯電話やデジタルカメラの駆動や情報処理を行うために用いることができる。この図では、半導体装置20Aの内部に、制御部30、記憶部33、ドライバ31、ドライバ32が組み込まれている。また、これらのそれぞれの部位は、第1半導体素子13、第3半導体素子15、第2半導体素子14A、第2半導体素子14Bに形成されている。   With reference to FIG. 4, the semiconductor device 20 </ b> A described above can be used to drive a camera-equipped mobile phone or digital camera and perform information processing, for example. In this figure, a control unit 30, a storage unit 33, a driver 31, and a driver 32 are incorporated in the semiconductor device 20A. Each of these parts is formed in the first semiconductor element 13, the third semiconductor element 15, the second semiconductor element 14A, and the second semiconductor element 14B.

制御部30は、例えば、カメラが備える機構の制御およびカメラから取得された画像データの処理を行う機能を有し、第1半導体素子13から成る。具体的には、制御部30は、外部からの操作ボタン等のインターフェースから入力された操作信号に従って、ドライバ31、32に制御信号を送る。例えば、倍率の調整や画像取得の信号を送る。更に、制御部30には、CCD等の固体撮像素子により撮影された画像データを処理する機能、この画像データ等を圧縮処理する機能を内蔵させても良い。いずれにしても、制御部30には、カメラのレンズに関連する機構、画素数等に変更が生じても共通して使用できる機能が集約される。このことにより、多種のデジタルカメラやカメラ付き電子機器に対して、1つの情報処理用の半導体素子を共用することが可能となり、それらのセットの価格を安くすることができる。   The control unit 30 has, for example, a function of controlling a mechanism included in the camera and processing image data acquired from the camera, and includes the first semiconductor element 13. Specifically, the control unit 30 sends a control signal to the drivers 31 and 32 in accordance with an operation signal input from an external interface such as an operation button. For example, a signal for adjusting the magnification or acquiring an image is sent. Further, the control unit 30 may incorporate a function for processing image data captured by a solid-state imaging device such as a CCD and a function for compressing the image data. In any case, the control unit 30 collects functions that can be used in common even if a mechanism related to the lens of the camera, the number of pixels, and the like are changed. This makes it possible to share one information processing semiconductor element for various types of digital cameras and camera-equipped electronic devices, and to reduce the price of those sets.

記憶部33は、上記したようにフラッシュメモリ等の半導体記憶装置から成る第3半導体素子15である。この記憶部33には、例えば、外部に位置する撮像素子により取得された画像データ、制御部30により補整された画像データ、圧縮データが一時的に保存される。この記憶部33は、上記したカメラの仕様や性能等に変更が生じても共用し易い部位である。例えば、カメラのシャッターの機構やフォーカスの調節の機構が変更されても、画像データを保存する記憶部33は影響を受けず、そのまま使用できる。   As described above, the storage unit 33 is the third semiconductor element 15 including the semiconductor storage device such as a flash memory. In the storage unit 33, for example, image data acquired by an imaging element located outside, image data corrected by the control unit 30, and compressed data are temporarily stored. The storage unit 33 is a part that can be easily shared even if the specifications and performance of the above-described camera change. For example, even if the shutter mechanism or the focus adjustment mechanism of the camera is changed, the storage unit 33 for storing image data is not affected and can be used as it is.

一方、使用されるカメラの画素数が変更されると、記憶部33に影響が及ぶが、この場合に於いても、記憶部33を所定の画素数の範囲内で共用することが可能である。例えば、カメラの画素数が2倍に変更されると、そのカメラにより撮影された画像を保存する記憶部33も2倍の容量が必要とされる。この場合は、予め大きめの容量の記憶部33を用意しておけばよい。即ち、設計段階に於いて、32キロバイトおよび64キロバイトの容量の両方の仕様が想定される時は、64キロバイトの記憶部33(第3半導体素子15)のみを製造する。そして、32キロバイトの容量が必要とされる場合は、第3半導体素子15の表面の電極を部分的に外部と接続し、64キロバイトの容量が必要とされる場合は、全てまたは殆どの電極を外部と接続したらよい。このことにより、使用状況下に於いて、第3半導体素子15のメモリが部分的に使用されない無駄が生じるが、必要とされる容量に応じて個別に半導体素子の設計及び製造を行うよりも経済的に有利である。   On the other hand, if the number of pixels of the camera used is changed, the storage unit 33 is affected. Even in this case, the storage unit 33 can be shared within a predetermined number of pixels. . For example, when the number of pixels of a camera is changed to twice, the storage unit 33 that stores an image captured by the camera also needs to have twice the capacity. In this case, a storage unit 33 having a large capacity may be prepared in advance. That is, in the design stage, when both specifications of 32 kilobytes and 64 kilobytes are assumed, only the storage unit 33 (third semiconductor element 15) of 64 kilobytes is manufactured. When a capacity of 32 kilobytes is required, the electrodes on the surface of the third semiconductor element 15 are partially connected to the outside. When a capacity of 64 kilobytes is required, all or most of the electrodes are connected. Connect to the outside. As a result, there is a waste that the memory of the third semiconductor element 15 is not partially used under the usage condition, but it is more economical than designing and manufacturing the semiconductor element individually according to the required capacity. Is advantageous.

ドライバ31(第2半導体素子14A)およびドライバ32(第2半導体素子14B)は、制御部30または外部から供給される駆動信号に応じて、カメラに備えられた機構を制御させる機能を有する。例えば、ドライバ31は、カメラに備えられたシャッターを駆動させるものであり、ドライバ32は、カメラのフォーカスを最適にするためにレンズを移動させるものである。   The driver 31 (second semiconductor element 14A) and the driver 32 (second semiconductor element 14B) have a function of controlling a mechanism provided in the camera in accordance with a drive signal supplied from the control unit 30 or the outside. For example, the driver 31 drives a shutter provided in the camera, and the driver 32 moves a lens in order to optimize the focus of the camera.

配線基板16は、上記した制御部30とドライバとを接続する経路、または、ドライバ31とドライバ32とを接続する経路の間に位置し、これらを相互に接続させる機能を有する。その構造は上述したとおりである。   The wiring board 16 is located between a path connecting the control unit 30 and the driver or a path connecting the driver 31 and the driver 32, and has a function of connecting them to each other. Its structure is as described above.

カメラの駆動機構に変更が生じると、この変更に応じてドライバ31やドライバ32は頻繁に置き換えられる。例えば、カメラのシャッター等を駆動するモータの負荷電流、レンズの形状、駆動系の変更等によりドライバ31等は頻繁に置き換えられる。このことから、カメラを駆動するモータの電流が変更されると、変更される電流に応じたドライバが必要とされる。更に、カメラのレンズを駆動する機構の方式がボイスコイルモータ(VCM)方式からピエゾアクチュエータ方式に変更されると、それに伴いドライバも置き換えられる。   When the camera drive mechanism is changed, the driver 31 and the driver 32 are frequently replaced in accordance with the change. For example, the driver 31 and the like are frequently replaced by changing the load current of the motor that drives the shutter of the camera, the shape of the lens, the drive system, and the like. Therefore, when the current of the motor that drives the camera is changed, a driver corresponding to the changed current is required. Furthermore, when the system of the mechanism for driving the camera lens is changed from the voice coil motor (VCM) system to the piezo actuator system, the driver is replaced accordingly.

上記のようにカメラの仕様変更に伴い、ドライバ31(第2半導体素子14A)等は頻繁に変更されるが、本実施形態では、ドライバが組み込まれた第2半導体素子14A等が配線基板16に実装された半導体モジュール10を置き換えることで上記仕様変更に対応できる。具体的には、ドライバである第2半導体素子14Aは、スタック構造に使用される事を前提として設計されていない。即ち、第2半導体素子14A等の表面に形成される電極の位置は、内蔵される電気回路にとって都合が良い場所に設けられており、例えば図3(A)に示すような実装形態は全く考慮されていない。従って、金属細線のみを用いてスタックさせる構成に、この第2半導体素子14Aを組み込むと、金属細線が形成困難な問題が生じる。更に、スタック構造の為に第2半導体素子14Aの上面の電極を配置し直す設計変更を行うと、多大なコストが発生する。そこで本形態では、他の半導体素子や導電部材と第2半導体素子14A等との間に配線基板16を介在させて半導体モジュール10を構成している。そして、配線基板16の周辺部に沿って設けられたパッドは、下層の第1半導体素子13の電極とワイヤボンディングし易い位置に配置されている。このことにより、短い金属細線を用いて第2半導体素子14Aと他の半導体素子とを接続可能になる。   As described above, the driver 31 (second semiconductor element 14A) and the like are frequently changed in accordance with the camera specification change. However, in the present embodiment, the second semiconductor element 14A and the like in which the driver is incorporated is attached to the wiring board 16. Replacing the mounted semiconductor module 10 can cope with the above-mentioned specification change. Specifically, the second semiconductor element 14A as a driver is not designed on the assumption that it is used in a stack structure. That is, the position of the electrode formed on the surface of the second semiconductor element 14A or the like is provided at a location convenient for the built-in electric circuit. For example, the mounting form shown in FIG. It has not been. Accordingly, when the second semiconductor element 14A is incorporated in a configuration in which only the fine metal wires are stacked, there arises a problem that it is difficult to form the fine metal wires. Furthermore, if the design is changed by rearranging the electrodes on the upper surface of the second semiconductor element 14A due to the stack structure, a great cost is generated. Therefore, in this embodiment, the semiconductor module 10 is configured by interposing the wiring board 16 between another semiconductor element or conductive member and the second semiconductor element 14A or the like. The pads provided along the peripheral portion of the wiring board 16 are arranged at positions where wire bonding with the electrodes of the first semiconductor element 13 in the lower layer is easy. Accordingly, the second semiconductor element 14A can be connected to another semiconductor element using a short metal thin wire.

以上をまとめてみると、本実施の形態では、配線基板16、ドライバ31、32が組み合わされて、半導体モジュール10が構成されている。従って、所定の機能を実現するために機能の異なるドライバが配線基板16に実装された半導体モジュール10を複数用意し、使用が変更されたら、半導体モジュール10を入れ替えるようにしたらよい。このことにより、スタック構造で積層された半導体素子を有する半導体装置のコストを低減させることができる。   In summary, in the present embodiment, the semiconductor module 10 is configured by combining the wiring board 16 and the drivers 31 and 32. Therefore, in order to realize a predetermined function, a plurality of semiconductor modules 10 in which drivers having different functions are mounted on the wiring board 16 are prepared, and the semiconductor module 10 may be replaced when the use is changed. Thus, the cost of a semiconductor device having semiconductor elements stacked in a stack structure can be reduced.

図5および図6を参照して、他の形態の半導体装置の構成を説明する。   With reference to FIG. 5 and FIG. 6, the structure of another form of semiconductor device will be described.

図5は、他の形態の半導体装置20Bの構成を示す平面図である。上述した半導体装置20Aでは、複数の第2半導体素子14A等及び第3半導体素子15が第1半導体素子13の上面に配置されていたが、この図に示す半導体装置20Bでは一つの第2半導体素子14Aが配線基板16の上面に配置されている。他の構成は、上述した半導体装置20Aと基本的には同一である。即ち、ここでは、配線基板16に一つの第1半導体素子13が実装された半導体モジュールが構成されている。   FIG. 5 is a plan view showing a configuration of another form of semiconductor device 20B. In the semiconductor device 20A described above, the plurality of second semiconductor elements 14A and the like and the third semiconductor element 15 are arranged on the upper surface of the first semiconductor element 13, but in the semiconductor device 20B shown in FIG. 14 </ b> A is disposed on the upper surface of the wiring substrate 16. Other configurations are basically the same as those of the semiconductor device 20A described above. That is, here, a semiconductor module in which one first semiconductor element 13 is mounted on the wiring board 16 is configured.

半導体装置20Bでは、回路基板17の上面に第1半導体素子13が固着され、第1半導体素子13の上面に配線基板16が貼着され、この配線基板16上に第2半導体素子14Aが固着されている。そして、配線基板16の上面に形成された配線層を経由して、第2半導体素子14Aの電極が、第1半導体素子13または回路基板17上のパッドに接続されている。   In the semiconductor device 20B, the first semiconductor element 13 is fixed to the upper surface of the circuit board 17, the wiring board 16 is adhered to the upper surface of the first semiconductor element 13, and the second semiconductor element 14A is fixed to the wiring board 16. ing. The electrodes of the second semiconductor element 14 </ b> A are connected to the pads on the first semiconductor element 13 or the circuit board 17 through the wiring layer formed on the upper surface of the wiring board 16.

上述した接続構造を詳述する。先ず、第2半導体素子14Aの右側に設けられた電極23Cと、回路基板17の左側に設けられたパッド11Aとは、電極23C、金属細線26A、第1パッド30D、配線21D、第2パッド22D、金属細線26D、パッド11Aの経路で接続される。更に、第2半導体素子14Aの下側辺付近に設けた電極23Dと、第1半導体素子13の上側側辺付近に設けた電極25Bとは、電極23D、金属細線26C、第1パッド30E、配線21E、第2パッド22E、金属細線26B、電極25Bの経路で接続されている。   The connection structure described above will be described in detail. First, the electrode 23C provided on the right side of the second semiconductor element 14A and the pad 11A provided on the left side of the circuit board 17 are the electrode 23C, the fine metal wire 26A, the first pad 30D, the wiring 21D, and the second pad 22D. The thin metal wire 26D and the pad 11A are connected through a path. Furthermore, the electrode 23D provided near the lower side of the second semiconductor element 14A and the electrode 25B provided near the upper side of the first semiconductor element 13 include the electrode 23D, the fine metal wire 26C, the first pad 30E, and the wiring. 21E, the second pad 22E, the fine metal wire 26B, and the electrode 25B are connected by a path.

上記のように第1半導体素子13の上面に載置された配線基板16を経由して、第1半導体素子13と第2半導体素子14Aとを接続することで、第2半導体素子14Aの電極がランダムに配置されても、両者を金属細線を用いて接続することが可能となる。   By connecting the first semiconductor element 13 and the second semiconductor element 14A via the wiring substrate 16 placed on the upper surface of the first semiconductor element 13 as described above, the electrode of the second semiconductor element 14A becomes Even if it arranges at random, it becomes possible to connect both using a metal fine wire.

図6の断面図を参照して、次に、他の形態の半導体装置20Cの構成を説明する。半導体装置20Cの基本的な形状は上述した半導体装置20Aと同様であり、相違点は回路基板を具備しない点にある。   Next, the configuration of another form of semiconductor device 20C will be described with reference to the cross-sectional view of FIG. The basic shape of the semiconductor device 20C is the same as that of the semiconductor device 20A described above, and the difference is that it does not include a circuit board.

即ち、半導体装置20Cでは、パッドに相当する導電パターン27が封止樹脂18に埋め込まれており、裏面(下面)が封止樹脂18から外部に露出している。そして、露出する部分の導電パターン27には、ロウ材から成る外部電極29が溶着されている。更に、埋め込まれたランド状の導電パターン27の上面に第1半導体素子13が固着され、第1半導体素子13の上面に貼着された配線基板16の上面に、第2半導体素子14A、14Bが固着される。更に、第2半導体素子14Aと配線基板16とは金属細線34Cを経由して接続される。更に、第2半導体素子14Bと導電パターン27とは金属細線34Aにより接続される。本実施形態では、配線の引き回し等は配線基板16により行われているので、単層の導電パターン27が封止樹脂18に埋め込まれた構成を実現することができる。   That is, in the semiconductor device 20 </ b> C, the conductive pattern 27 corresponding to the pad is embedded in the sealing resin 18, and the back surface (lower surface) is exposed from the sealing resin 18 to the outside. An external electrode 29 made of a brazing material is welded to the exposed conductive pattern 27. Further, the first semiconductor element 13 is fixed to the upper surface of the embedded land-like conductive pattern 27, and the second semiconductor elements 14 A and 14 B are formed on the upper surface of the wiring substrate 16 attached to the upper surface of the first semiconductor element 13. It is fixed. Furthermore, the second semiconductor element 14A and the wiring board 16 are connected via a fine metal wire 34C. Further, the second semiconductor element 14B and the conductive pattern 27 are connected by a thin metal wire 34A. In this embodiment, since the wiring is routed by the wiring substrate 16, a configuration in which the single-layer conductive pattern 27 is embedded in the sealing resin 18 can be realized.

本実施形態は、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、本実施形態は、以下のように変更可能である。   This embodiment can be variously modified without departing from the gist of the present invention. For example, this embodiment can be changed as follows.

例えば、図3を参照して、第1半導体素子13上の全面に配線基板16を設けて、スタック構造で上層に積層される素子の全てを配線基板16上に載置することができる。このようにすることで、より柔軟に複数の素子をスタック構造で半導体装置の内部に取り込むことができる。   For example, referring to FIG. 3, wiring substrate 16 can be provided on the entire surface of first semiconductor element 13, and all elements stacked in an upper layer in a stack structure can be placed on wiring board 16. In this way, a plurality of elements can be taken into the semiconductor device with a stack structure more flexibly.

更に、半導体素子に替えて、樹脂封止型のパッケージがスタック構造で積層されても良い。この場合は、電極が形成された面が上面に配置されて、このパッケージの電極同士がワイヤにより接続される。   Furthermore, instead of the semiconductor element, a resin-sealed package may be stacked in a stack structure. In this case, the surface on which the electrodes are formed is arranged on the upper surface, and the electrodes of this package are connected to each other by wires.

本発明の半導体モジュールを示す平面図である。It is a top view which shows the semiconductor module of this invention. 本発明の半導体モジュールが採用されたスタック構造を示す図であり、(A)は平面図であり、(B)は断面図である。It is a figure which shows the stack structure by which the semiconductor module of this invention was employ | adopted, (A) is a top view, (B) is sectional drawing. 本発明の半導体装置を示す平面図であり、(A)は平面図であり、(B)は断面図であり、(C)は断面図である。1A and 1B are plan views showing a semiconductor device of the present invention, in which FIG. 1A is a plan view, FIG. 1B is a cross-sectional view, and FIG. 1C is a cross-sectional view. 本発明の半導体装置に内蔵される機能を示すブロック図である。It is a block diagram which shows the function incorporated in the semiconductor device of this invention. 本発明の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of this invention. 本発明の半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device of this invention. 従来の半導体モジュールを示す断面図である。It is sectional drawing which shows the conventional semiconductor module.

符号の説明Explanation of symbols

10 半導体モジュール
11、11A、11D パッド
12A、12B 半導体素子
13 第1半導体素子
14、14A、14B 第2半導体素子
15 第3半導体素子
16 配線基板
16A 第1側辺
16B 第2側辺
16C 第3側辺
16D 第4側辺
17 回路基板
18 封止樹脂
19 ランド
20A、20B、20C 半導体装置
30A、30B、30C、30D、30E 第1パッド
21A、21B、21C、21D、21E 配線
22A、22B、22C、22D、22E 第2パッド
23A、23B、23C、23D 電極
24A、24B、24C 電極
25A、25B 電極
26A、26B、26C、26D 金属細線
27 導電パターン
29 外部電極
30 制御部
31、32 ドライバ
33 記憶部
34A、34B、34C、34D、34E 金属細線
35 電極
DESCRIPTION OF SYMBOLS 10 Semiconductor module 11, 11A, 11D Pad 12A, 12B Semiconductor element 13 1st semiconductor element 14, 14A, 14B 2nd semiconductor element 15 3rd semiconductor element 16 Wiring board 16A 1st side edge 16B 2nd side edge 16C 3rd side Side 16D Fourth side 17 Circuit board 18 Sealing resin 19 Land 20A, 20B, 20C Semiconductor device 30A, 30B, 30C, 30D, 30E First pad 21A, 21B, 21C, 21D, 21E Wiring 22A, 22B, 22C, 22D, 22E 2nd pad 23A, 23B, 23C, 23D Electrode 24A, 24B, 24C Electrode 25A, 25B Electrode 26A, 26B, 26C, 26D Metal thin wire 27 Conductive pattern 29 External electrode 30 Control unit 31, 32 Driver 33 Storage unit 34A , 34B, 34C, 34D, 34 Thin metal wire 35 electrode

Claims (7)

少なくとも1層の配線層を有する配線基板と、前記配線基板の上面に配置された半導体素子とを有し、
前記配線基板の上面には、側辺に沿って複数のパッドが設けられ、このパッドに囲まれる領域の前記配線基板の上面に前記半導体素子が配置され、
前記配線基板には、前記半導体素子の下方の領域を通過して前記パッド同士を電気的に接続する配線が設けられることを特徴とする半導体モジュール。
A wiring board having at least one wiring layer; and a semiconductor element disposed on an upper surface of the wiring board;
A plurality of pads are provided along side edges on the upper surface of the wiring substrate, and the semiconductor element is disposed on the upper surface of the wiring substrate in a region surrounded by the pads,
The semiconductor module according to claim 1, wherein the wiring board is provided with wiring that passes through a region below the semiconductor element and electrically connects the pads.
前記配線基板は下層半導体素子の上面に配置されて用いられるものであり、
前記下層半導体素子の側辺から離間して位置する前記配線基板の側辺に沿って設けられた前記パッドは、前記下層半導体素子の側辺に接近して位置する前記配線基板の側辺に沿って設けられた前記パッドに、前記配線を経由して接続されることを特徴とする請求項1記載の半導体モジュール。
The wiring board is used by being disposed on the upper surface of the lower semiconductor element,
The pad provided along the side of the wiring board located away from the side of the lower semiconductor element is along the side of the wiring board located close to the side of the lower semiconductor element. The semiconductor module according to claim 1, wherein the semiconductor module is connected to the pad provided through the wiring.
複数の前記半導体素子が前記パッドに囲まれる領域の前記配線基板の上面に配置され、
前記半導体素子の上面の側辺に沿って複数の電極が設けられ、
他の半導体素子に隣接する辺に沿って設けられた前記半導体素子の電極は、前記配線基板の前記パッドに電気的に接続されることを特徴とする請求項1記載の半導体モジュール。
A plurality of the semiconductor elements are disposed on an upper surface of the wiring board in a region surrounded by the pads;
A plurality of electrodes are provided along the side of the upper surface of the semiconductor element,
The semiconductor module according to claim 1, wherein an electrode of the semiconductor element provided along a side adjacent to another semiconductor element is electrically connected to the pad of the wiring board.
複数の前記半導体素子が前記配線基板の上面に配置され、
前記配線基板の前記配線層を経由して、前記半導体素子同士は電気的に接続されることを特徴とする請求項1記載の半導体モジュール。
A plurality of the semiconductor elements are disposed on an upper surface of the wiring board;
2. The semiconductor module according to claim 1, wherein the semiconductor elements are electrically connected via the wiring layer of the wiring board.
前記半導体素子は、モータの回転を制御するドライバー回路が内蔵されることを特徴とする請求項1記載の半導体モジュール。   2. The semiconductor module according to claim 1, wherein the semiconductor element includes a driver circuit that controls rotation of a motor. 前記半導体素子は、フェイスアップまたはフェイスダウンで前記配線基板に実装されることを特徴とする請求項1記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the semiconductor element is mounted on the wiring board face-up or face-down. 複数の半導体素子がスタック構造で内蔵された半導体装置であり、
少なくとも1層の配線層を有する配線基板と、前記配線基板の上面に配置された半導体素子とを有し、
前記配線基板の上面には、側辺に沿って複数のパッドが設けられ、このパッドに囲まれる領域の前記配線基板の上面に前記半導体素子が配置され、
前記配線基板には、前記半導体素子の下方の領域を通過して前記パッド同士を電気的に接続する配線が設けられることを特徴とする半導体装置。
A semiconductor device in which a plurality of semiconductor elements are built in a stack structure,
A wiring board having at least one wiring layer; and a semiconductor element disposed on an upper surface of the wiring board;
A plurality of pads are provided along side edges on the upper surface of the wiring substrate, and the semiconductor element is disposed on the upper surface of the wiring substrate in a region surrounded by the pads,
The semiconductor device according to claim 1, wherein the wiring board is provided with a wiring that passes through a region below the semiconductor element and electrically connects the pads.
JP2006267485A 2006-09-29 2006-09-29 Semiconductor module and semiconductor device Pending JP2008091396A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006267485A JP2008091396A (en) 2006-09-29 2006-09-29 Semiconductor module and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006267485A JP2008091396A (en) 2006-09-29 2006-09-29 Semiconductor module and semiconductor device

Publications (1)

Publication Number Publication Date
JP2008091396A true JP2008091396A (en) 2008-04-17

Family

ID=39375289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006267485A Pending JP2008091396A (en) 2006-09-29 2006-09-29 Semiconductor module and semiconductor device

Country Status (1)

Country Link
JP (1) JP2008091396A (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077298A (en) * 1999-09-08 2001-03-23 Mitsui High Tec Inc Multi-chip package
JP2002076250A (en) * 2000-08-29 2002-03-15 Nec Corp Semiconductor device
JP2002217354A (en) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd Semiconductor device
JP2006086149A (en) * 2004-09-14 2006-03-30 Toshiba Corp Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077298A (en) * 1999-09-08 2001-03-23 Mitsui High Tec Inc Multi-chip package
JP2002076250A (en) * 2000-08-29 2002-03-15 Nec Corp Semiconductor device
JP2002217354A (en) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd Semiconductor device
JP2006086149A (en) * 2004-09-14 2006-03-30 Toshiba Corp Semiconductor device

Similar Documents

Publication Publication Date Title
TWI528809B (en) Integrated substrate for anti-shake apparatus
US9412720B2 (en) Semiconductor package having supporting plate and method of forming the same
JP5242644B2 (en) Semiconductor memory device
US7777348B2 (en) Semiconductor device
JP2004104078A (en) Camera module and manufacturing method thereof
KR102538894B1 (en) Substrate for camera module and camera module having the smae
CN101853846A (en) Semiconductor module and camera module equipped with the same
KR20110083969A (en) Semiconductor package and manufacturing method thereof
JP2014209091A (en) Semiconductor device
KR20190066196A (en) Substrate structure for image sensor module and image sneor module including the same
JP2008258949A (en) Solid-state imaging device
CN1971401A (en) Camera module using a printed circuit board having the end difference
JP2009158856A (en) Stacked mounting structure
US20110115100A1 (en) Semiconductor device
JP2011101228A (en) Ceramic package and camera module
US20160172331A1 (en) Semiconductor package including a plurality of stacked chips
JP2002217359A (en) Semiconductor device and semiconductor device structure
JP5298936B2 (en) Image sensor module
JP2008091396A (en) Semiconductor module and semiconductor device
JP2008091395A (en) Semiconductor module and semiconductor device
JP5166903B2 (en) Semiconductor device
JP2008060373A (en) Semiconductor device
JP2001008068A (en) Three-dimensional sensor module with small projected area
JP2008300672A (en) Semiconductor device
JP4384143B2 (en) Module for electronic equipment having IC chip laminated structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120326

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120703