JP2008061245A

JP2008061245A - 入出力装置

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Publication number: JP2008061245A
Application number: JP2007221503A
Authority: JP
Inventors: Sung-Hoon Cho; 成勳趙; Jae Young Lee; 栽榮李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-28
Filing date: 2007-08-28
Publication date: 2008-03-13
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Abstract

【課題】入力がフローティングの状態にあっても定められたレベルの出力値を持つレベル変換回路を備える入出力装置を提供する。
【解決手段】本発明の入出力装置は、第１電圧の入力信号を第２電圧の出力信号に変換するレベル変換回路と、該出力信号に応答して作動する出力駆動回路を備える。又、該レベル変換回路は前記第１電圧の供給が遮断される時に所定のレベルを持つ信号を出力することを特徴とする。
【選択図】図４

Description

本発明は、入出力装置に係り、より詳しくは半導体装置において、システムの初期電圧の供給の時又はスリープモードの時に定められた値を持つ様に構成されたレベルシフターを含む入出力装置に関するものである。

一般的に、ＳＯＣ（ＳｙｓｔｅｍＯｎＣｈｉｐｓ）は複数の電源を使って各ブロックに必要とする電源を供給する。その理由はブロック毎に動作電圧が違うからである。このように動作電圧が違うブロック等は信号レベルが違うので信号の伝送の時に問題が発生する。例えば、ＣＰＵの動作電圧が１．２Ｖであり、入出力装置（Ｉｎｐｕｔ／Ｏｕｔｐｕｔｄｅｖｉｃｅ）の動作電圧が３．４Ｖであれば、ＣＰＵからハイレベルの信号Ｈを、入出力装置を通じて外部装置に伝送する時に、入出力装置は動作電圧が３．４ＶなのでＣＰＵから入力される１．２Ｖのハイレベルの信号ＨをローレベルＬと認識して誤作動する可能性がある。又、動作電圧に差があるので入出力装置からＣＰＵにリーク電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）が流れる。係る問題点を改善する為に入出力装置はレベルシフター（ｌｅｖｅｌｓｈｉｆｔｅｒ、以下、レベル変換回路とも称する）を含む。レベルシフターとレベル変換回路は同じ意味である。

ＳＯＣがノーマル状態（ｎｏｒｍａｌｍｏｄｅ）であれば、レベル変換回路は、ＣＰＵの動作電圧である内部の電源と入出力装置の動作電圧が同時に入力され、入力された内部の電源を入出力装置の動作電圧と同じレベルに変換させる。従って、レベル変換部は二つのブロックの間の動作電圧の差による機能の異常、又はリーク電流の発生を防止することができる。

しかし、ＳＯＣが電圧の供給の初期状態又は特別な状態（スリープモードの状態）にある時には、ＳＯＣのＣＰＵはオフの状態に成って電源が供給されないが、入出力装置は外部装置とのインターフェースの為に定められたレベルの出力値ＰＡＤ＿ＯＵＴＰＵＴを維持し、オンの状態を維持する為に電源が供給される。

ＣＰＵがオフの状態、入出力装置はオンの状態なので、レベル変換回路には、内部の電源の供給が遮断され、入出力装置の電源だけが供給される。従って、レベル変換回路の入力はフローティング（ｆｌｏａｔｉｎｇ）の状態になり、レベル変換回路の出力は任意の値を持つ。ＳＯＣが電圧の供給の初期状態又はスリープモードであっても入出力装置は外部装置とのインターフェースの為にオンの状態にあるはずなので定められたレベルの出力値を持つ。しかし、レベル変換回路の入力がフローティングの状態なので定められたレベルの出力値を持たずに任意の値を持つ。従って、システムで定められたレベルの出力値を得る為には、例えば、ローレベルＬの定められた出力値を必要とするが、その時ハイレベルＨの定められた値が出力されるとシステムの安定された動作は保障できない。

そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、入力がフローティングの状態にあっても定められたレベルの出力値を持つレベル変換回路を備える入出力装置を提供することにある。

上記目的を達成する為になされた本発明の入出力装置は、第１電圧の入力信号を第２電圧の出力信号に変換するレベル変換回路と、前記出力信号に応答して作動する出力駆動回路と、を備え、前記レベル変換回路は前記第１電圧の供給が遮断される時に所定のレベルを持つ前記出力信号を出力するように構成されることを特徴とする。
ここで、前記出力駆動回路には前記第２電圧が供給される。
また、前記所定のレベルは前記第２電圧又は接地電圧である。
入出力装置は、前記第１電圧が供給され、前記レベル変換回路に前記入力信号を伝送する入力部を更に備える。
ここで、前記入力部の出力は前記第１電圧の供給が遮断される時にフローティングされる。
また、前記レベル変換回路は前記入力部の出力がフローティングされる時に前記所定のレベルの出力信号を出力する。
前記レベル変換回路は、前記第２電圧が供給され、前記入力信号に応答して作動するフローティング防止部と、前記フローティング防止部の出力に応答して前記第２電圧の出力信号を出力するレベル変換部を含む。
ここで、前記第１電圧の供給が遮断される時に、前記フローティング防止部は前記レベル変換部の入力がフローティングされるのを防止するように構成される。
また、前記フローティング防止部は、前記レベル変換部の第１入力端子と前記第２電圧との間に連結された第１抵抗器と、前記レベル変換部の第１入力端子と接地電圧との間に連結され、前記入力信号に応答して作動するＮＭＯＳトランジスターと、前記入力信号が供給される前記レベル変換部の第２入力端子と前記接地電圧との間に連結された第２抵抗器と、を含む。
別の構成として、前記フローティング防止部は、前記レベル変換部の第１入力端子と接地電圧との間に連結された第２抵抗器と、前記入力信号を前記レベル変換部の第１入力端子に伝送するインバーターと、前記レベル変換部の第２入力端子と前記第２電圧との間に連結された第１抵抗器と、前記レベル変換部の第２入力端子と前記接地電圧との間に連結され、前記インバーターの出力に応答して作動するＮＭＯＳトランジスターと、を含む。

また、上記目的を達成する為になされた本発明の他の入出力装置は、第１電圧が供給され、レベル変換部に伝送される入力信号が入力される入力部と、前記第１電圧と異なる第２電圧が供給されるレベル変換部と、前記入力部の出力を前記レベル変換部に伝送するフローティング防止部と、を備え、前記フローティング防止部は前記第１電圧の供給が遮断される時に前記レベル変換部の入力がフローティングされるのを防止するように構成されることを特徴とする。
ここで、前記第１電圧の供給が遮断される時に、前記レベル変換部は所定のレベルを持つ前記出力信号を出力するように構成される。
また、前記所定のレベルは前記第２電圧又は接地電圧である。
前記入力部の出力は前記第１電圧の供給が遮断される時にフローティングされる。
ここで、前記フローティング防止部は、前記レベル変換部の第１入力端子と前記第２電圧との間に連結された第１抵抗器と、前記レベル変換部の第１入力端子と接地電圧との間に連結され、前記入力信号に応答して作動するＮＭＯＳトランジスターと、前記入力信号が供給される前記レベル変換部の第２入力端子と前記接地電圧との間に連結された第２抵抗器と、を含む。
別の構成として、前記フローティング防止部は、前記レベル変換部の第１入力端子と接地電圧との間に連結された第２抵抗器と、前記入力信号を前記レベル変換部の第１入力端子に伝送するインバーターと、前記レベル変換部の第２入力端子と前記第２電圧との間に連結された第１抵抗器と、前記レベル変換部の第２入力端子と前記接地電圧との間に連結され、前記インバーターの出力に応答して作動するＮＭＯＳトランジスターと、を含む。

本発明の入出力装置によれば、入出力装置の動作電圧によって作動するフローティング防止部を含むレベル変換回路を具備することで、レベル変換回路の入力がフローティングの状態にあっても正常に作動できる。従って、入出力装置は定められたレベルのパッドの出力値を持つのでシステムは安定した動作が保障できる。

次に、本発明の入出力装置を実施するための最良の形態の具体例を、添付図面を参照しながら詳しく説明する。

本発明の好ましい実施形態に於いて、入出力装置は、第１電圧を持つ入力信号を、第２電圧を持つ出力信号に変換するレベル変換回路と、そして、出力信号に応答して作動する出力駆動回路を含み、レベル変換回路は、システムがスリープモードである場合に、第１電圧の供給が遮断される時に所定のレベルを持つ出力信号を出力する様に構成される。従って、入出力装置は定められたレベルのパッドの出力値を持つのでシステムの安定した動作が保障される。

図１は、本発明の一実施形態による入出力装置を概略的に表すブロック図である。
図１を参照すれば、本発明の一実施形態による入出力装置２００は、バッファーｂｕｆ２１、ＮＡＮＤゲートＮＡＮＤ２１、レベル変換回路２０１、２０３、そして、出力駆動回路２０２を含む。
レベル変換回路２０１、２０３は同じ構成であり、同じ動作を行う。

ＣＰＵ１００、バッファーｂｕｆ２１、そして、ＮＡＮＤゲートＮＡＮＤ２１には第１動作電圧ＶＤＤｉｎｔが供給され、レベル変換回路２０１、２０３と出力駆動回路２０２には第２動作電圧ＶＤＤＯＰが供給される。第１動作電圧ＶＤＤｉｎｔと第２動作電圧ＶＤＤＯＰとはお互いに異なる。

例えば、第２動作電圧ＶＤＤＯＰは第１動作電圧ＶＤＤｉｎｔより高い。本発明において第１動作電圧ＶＤＤｉｎｔと第２動作電圧ＶＤＤＯＰは第１電圧ＶＤＤｉｎｔと第２電圧ＶＤＤＯＰとも言う。

入出力装置２００にはＣＰＵ１００から入力信号Ａと制御信号ＴＮ、ＥＮが入力される。入力信号Ａはアドレス又はデータであり、制御信号ＴＮはテストイネーブル信号であり、制御信号ＥＮはイネーブル信号である。入出力装置２００に入力された信号Ａはバッファーｂｕｆ２１を通じてレベル変換回路２０１に伝送される。入出力装置２００に入力された制御信号ＴＮ、ＥＮはＮＡＮＤゲートＮＡＮＤ２１を通じて論理合成され、論理合成された制御信号Ｅはレベル変換回路２０３に伝送される。

バッファーｂｕｆ２１及びＮＡＮＤゲートＮＡＮＤ２１は入力部に成る。入力部にはＣＰＵ１００から入力信号Ａと制御信号ＴＮ、ＥＮが入力される。

システムがノーマルモードである時、レベル変換回路２０１は、入力信号Ａが入力され、入力された信号Ａのレベルを入出力装置２００の電源レベルに合わせて入力信号Ａに対応する信号Ｙ０を生成する。レベル変換回路２０３は、制御信号Ｅが入力され、入力された制御信号Ｅのレベルを入出力装置２００の電源レベルに合わせて制御信号Ｅに対応する制御信号Ｙ１を生成する。例えば、第１動作電圧ＶＤＤｉｎｔは１．２Ｖであり、入出力装置２００の第２動作電圧ＶＤＤＯＰは３．４Ｖであれば、レベル変換回路２０１に入力される信号Ａとレベル変換回路２０３に入力される制御信号ＥのハイレベルＨは１．２Ｖであり、レベル変換回路２０１、２０３から各々出力される信号等Ｙ０、Ｙ１のハイレベルＨは３．４Ｖに成る。

従って、レベル変換回路２０１は、入力された信号Ａが１．２ＶのハイレベルＨであれば入出力装置２００に供給される第２動作電源ＶＤＤＯＰのレベルに合わせて３．４ＶのハイレベルＨに変換して出力する。レベル変換回路２０１は入力された信号ＡがローレベルＬ信号であればローレベルＬ信号を出力する。又、レベル変換回路２０３はレベル変換回路２０１と同じ動作を行うので、入力された制御信号Ｅが１．２ＶのハイレベルＨであれば入力された制御信号Ｅを入出力装置２００に供給される第２動作電源ＶＤＤＯＰのレベルに合わせて３．４Ｖのハイレベルの信号Ｈに変換して出力する。レベル変換回路２０３は入力された制御信号ＥがローレベルＬであればローレベルＬ信号を出力する。

結果的に、レベル変換回路等２０１、２０３は、システムがノーマルモードである場合に各々対応する入力信号等Ａ、Ｅのレベルを、入出力装置２００に供給される第２動作電源ＶＤＤＯＰのレベルに変換して出力する。

出力駆動回路２０２は、システムがノーマルモードである場合にレベル変換回路２０１から出力される信号Ｙ０とレベルシフター２０３から出力される信号Ｙ１が入力され、入力された信号等Ｙ０、Ｙ１に応答してパッド出力信号ＰＡＤ＿ＯＵＴＰＵＴを決定する。パッド出力信号は外部装置（図示せず）に伝送される。

システムが電圧供給の初期状態又はスリープモードであれば、ＣＰＵ１００はオフの状態になり、第１動作電圧ＶＤＤｉｎｔが供給されない。第１動作電圧ＶＤＤｉｎｔが供給されないので入出力装置２００のバッファーｂｕｆ２１とＮＡＮＤゲートＮＡＮＤ２１もオフの状態になり、入出力装置２００のバッファーｂｕｆ２１とＮＡＮＤゲートＮＡＮＤ２１がオフの状態なのでレベル変換回路２０１、２０３の入力はフローティングの状態になる。

システムが電圧供給の初期状態又は特別な状態（スリープモード）であれば、ＣＰＵ１００はオフの状態になるが、入出力装置２００には、外部装置とのインターフェースの為に定められたレベルの出力値を維持し、オンの状態を維持する為に第２動作電圧ＶＤＤＯＰが供給される。従って、レベル変換回路２０１、２０３と出力駆動回路２０２には第２動作電圧ＶＤＤＯＰが継続的に供給される。この時に、レベル変換回路２０１、２０３は第２動作電圧ＶＤＤＯＰによって作動するフローティング防止部（図２参照）を含む。システムが電圧供給の初期状態又は特別な状態であれば、レベル変換回路２０１、２０３の入力はフローティングの状態になるが、フローティング防止部を含んだレベル変換回路等２０１、２０３は定められたレベルの値を出力する。

出力駆動回路２０２は、システムが電圧供給の初期状態又は特別な状態であれば、レベル変換回路２０１、２０３から生成され、定められたレベル値を持つ信号Ｙ０、Ｙ１が入力され、入力された信号Ｙ０、Ｙ１に応答して定められたレベルのパッド出力信号ＰＡＤ＿ＯＵＴＰＵＴを出力する。パッド出力信号は外部装置に伝送される。

図２は、図１に示したレベル変換回路の一実施形態による詳細な回路図である。
図２を参照すれば、レベル変換回路２０１はフローティング防止部２０１１、レベル変換部２０１２を含む。

フローティング防止部２０１１は、プルアップ抵抗Ｒｔ１、プルダウン抵抗Ｒｔ２、ＮＭＯＳトランジスターＭＮ１を含む。ＮＭＯＳトランジスターＭＮ１のドレーンは、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートに連結され、プルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰに連結され、ソースは接地（ＧＮＤ）に連結される。又、ＮＭＯＳトランジスターＭＮ１のゲートは、Ｎ３ノードを通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートと第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１の出力端に連結される。Ｎ３ノードはプルダウン抵抗Ｒｔ２を通じて接地連結される。

プルアップ抵抗Ｒｔ１は第１抵抗器、プルダウン抵抗Ｒｔ２は第２抵抗器とも言う。

レベル変換部２０１２は、ＰＭＯＳトランジスター等ＭＰ１、ＭＰ２、ＮＭＯＳトランジスター等ＭＮ２、ＭＮ３、インバーターＩＮＶ２１を含む。

ＰＭＯＳトランジスターＭＰ１、ＭＰ２の各ソースは第２動作電圧ＶＤＤＯＰに共通に連結され、ＰＭＯＳトランジスターＭＰ１のゲートはＮ１ノードを通じてＰＭＯＳトランジスターＭＰ２のドレーンとＮＭＯＳトランジスターＭＮ３のドレーンに連結される。ＰＭＯＳトランジスターＭＰ２のゲートはＮ２ノードを通じてＰＭＯＳトランジスターＭＰ１のドレーンとＮＭＯＳトランジスターＭＮ２のドレーンに連結される。Ｎ１ノードはインバーターＩＮＶ２１を通じて出力端子Ｙ０に連結される。インバーターＩＮＶ２１には第２動作電圧ＶＤＤＯＰが供給される。ＮＭＯＳトランジスター等ＭＮ２、ＭＮ３の各ソースは接地に連結される。

ＮＭＯＳトランジスターＭＮ２のゲートは第１入力端子、ＮＭＯＳトランジスターＭＮ３のゲートは第２入力端子とも言う。

システムがノーマルモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されるのでバッファーｂｕｆ２１はオンの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるのでレベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるので、フローティング防止部２０１１にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１１には第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。システムがノーマルモードであればバッファーｂｕｆ２１は第１動作電圧ＶＤＤｉｎｔによってオンの状態になるので、フローティング防止部２０１１にはバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。

フローティング防止部２０１１に入力される信号ＡがハイレベルＨである時のレベル変換回路２０１の動作について説明する。

システムがノーマルモードであれば、レベル変換回路２０１には、動作電圧ＶＤＤｉｎｔによってオンの状態になったバッファーｂｕｆ２１を通じてＣＰＵ１００からハイレベルＨの信号Ａが入力され、入力されたハイレベルＨの信号Ａはレベル変換回路２０１のフローティング防止部２０１１に供給される。この時、フローティング防止部２０１１のプルダウン抵抗Ｒｔ２は動作に影響を与えず、入力された信号ＡがハイレベルＨになるのでＮ３ノードの電位はハイレベルＨになる。Ｎ３ノードの電位がハイレベルＨになるのでＮＭＯＳトランジスターＭＮ１のゲートにはハイレベルの信号Ｈが入力され、入力されたハイレベルの信号ＨによってＮＭＯＳトランジスターＭＮ１はターンオンする。ＮＭＯＳトランジスターＭＮ１がターンオンするのでプルアップ抵抗Ｒｔ１は動作に影響を与えず、ローレベルＬの信号がレベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートに入力される。

レベル変換回路２０１のレベル変換部２０１２には、入出力装置２００に第２動作電圧ＶＤＤＯＰが供給されるのでＰＭＯＳトランジスターＭＰ１、ＭＰ２の各ソースを通じて第２動作電圧ＶＤＤＯＰが供給される。レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにはフローティング防止部２０１１からローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ２はターンオフする。又、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートにはフローティング防止部２０１１からハイレベルＨ信号が入力され、入力されたハイレベルＨの信号によってＮＭＯＳトランジスターＭＮ３はターンオンする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３がターンオンするのでＮ１ノードの電圧はローレベルＬになる。Ｎ１ノードの電圧がローレベルＬなのでＰＭＯＳトランジスターＭＰ１のゲートにはローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＰＭＯＳトランジスターＭＰ１はターンオンする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２がターンオフするのでＮ２ノードの電圧はハイレベルＨになる。Ｎ２ノードの電圧がハイレベルＨになるのでＰＭＯＳトランジスターＭＰ２のゲートにはハイレベルＨの信号が入力され、入力されたハイレベルＨの信号によってＰＭＯＳトランジスターＭＰ２はターンオフする。

ＰＭＯＳトランジスターＭＰ１、ＭＰ２には各ソースを通じて第２動作電圧ＶＤＤＯＰが供給され、各ドレーンは対応するＮ２ノード、Ｎ１ノードに連結されるので、ターンオンするトランジスターに連結されたノードは第２供給電圧ＶＤＤＯＰのレベルだけのハイレベルＨの電圧になる。

従って、ＰＭＯＳトランジスターＭＰ１がターンオンし、Ｎ２ノードの電圧はハイレベルＨになり、ＰＭＯＳトランジスターＭＰ２がターンオフし、Ｎ１ノードの電圧はローレベルＬになるので、レベル変換部２０１２は第２動作電圧ＶＤＤＯＰによってオンの状態になったレベル変換部２０１２のインバーターＩＮＶ２１を通じてハイレベルＨの信号を出力する。レベル変換部２０１２から出力されるハイレベルＨの信号は、ＣＰＵ１００から入力される信号Ａのレベルを、レベル変換回路２０１に供給される第２動作電圧ＶＤＤＯＰのレベルに変更した信号である。

結果的に、レベル変換部２０１２は、レベル変換回路２０１に入力されたハイレベルＨの信号Ａの電圧レベルを、レベル変換部２０１２に供給される第２動作電源ＶＤＤＯＰのハイレベルＨに変換し、変換されたハイレベルＨの信号Ｙ０を出力駆動回路２０２に出力する。

レベル変換回路２０１は、ＣＰＵ１００から入力された信号ＡがローレベルＬであれば、対応するローレベルＬ信号Ｙ０を生成し、生成されたローレベルＬ信号Ｙ０を出力駆動回路２０２に出力する。ＣＰＵ１００から入力された信号ＡがローレベルＬである時のレベル変換回路２０１の動作は、ＣＰＵ１００から入力された信号ＡがハイレベルＨになるのと反対であるので詳しい説明は省略する。

システムが電圧供給の初期状態又は特別な状態であれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されないのでバッファーｂｕｆ２１はオフの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるのでレベルシフター２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるので、フローティング防止部２０１１にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１１には第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。システムが電圧供給の初期状態又は特別な状態であれば、バッファーｂｕｆ２１は、第１動作電圧ＶＤＤｉｎｔが供給されないのでオフの状態になり、バッファーｂｕｆ２１がオフの状態なのでフローティング防止部２０１１の入力はフローティングの状態になる。従って、フローティング防止部２０１１の入力信号Ａの値は定まらない。

この時、プルダウン抵抗Ｒｔ２を通じてＮ３ノードの電位はローレベルＬになる。Ｎ３ノードの電位がローレベルＬなのでＮＭＯＳトランジスターＭＮ１のゲートにローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ１はターンオフする。ＮＭＯＳトランジスターＭＮ１がターンオフするのでプルアップ抵抗Ｒｔ１はイネーブルされ、動作電圧ＶＤＤＯＰがプルアップ抵抗Ｒｔ１を通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートに印加される。従って、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにはハイレベルＨの信号が入力される。

結果的に、レベル変換回路２０１のフローティング防止部２０１１は、システムが電圧供給の初期状態又は特別な状態であれば、入力がフローティングの状態にあって入力信号Ａの値が定まらない時に、入力信号Ａとは関係なくレベル変換回路２０１を作動させることができる定められた信号を生成し、生成された信号をレベル変換回路２０１のレベル変換部２０１２に伝送する。

レベル変換回路２０１のレベル変換部２０１２には、入出力装置２００に第２動作電圧ＶＤＤＯＰが供給されるので、ＰＭＯＳトランジスターＭＰ１、ＭＰ２の各ソースを通じて第２動作電圧ＶＤＤＯＰが供給される。レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにはフローティング防止部２０１１からハイレベルＨ信号が入力され、入力されたハイレベルの信号ＨによってＮＭＯＳトランジスターＭＮ２はターンオンする。又、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートにはフローティング防止部２０１１からローレベルＬ信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ３はターンオフする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３がターンオフするのでＮ１ノードの電圧はハイレベルＨになる。Ｎ１ノードの電圧がハイレベルＨになるのでＰＭＯＳトランジスターＭＰ１のゲートにはハイレベルの信号Ｈが入力され、入力されたハイレベルＨの信号によってＰＭＯＳトランジスターＭＰ１はターンオフする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２がターンオンするのでＮ２ノードの電圧はローレベルＬになる。Ｎ２ノードの電圧がローレベルＬなのでＰＭＯＳトランジスターＭＰ２のゲートにはローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＰＭＯＳトランジスターＭＰ２はターンオンする。

従って、ＰＭＯＳトランジスターＭＰ１がターンオフし、Ｎ２ノードの電圧がローレベルＬになり、ＰＭＯＳトランジスターＭＰ２がターンオンし、Ｎ１ノードの電圧がハイレベルＨになるので、レベル変換部２０１２は第２動作電圧ＶＤＤＯＰによってオンの状態になったレベル変換部２０１２のインバーターＩＮＶ２１を通じてローレベルＬの信号を出力する。

結果的に、レベル変換回路２０１は、システムが電圧供給の初期状態又は特別な状態であれば、第１動作電圧ＶＤＤｉｎｔが供給されずにレベル変換回路２０１の入力がフローティングの状態になるが、第２動作電圧ＶＤＤＯＰによって作動するフローティング防止部２０１１を利用してローレベルＬの定められた値を持つ信号を出力する。

図３は、図１に示したレベル変換回路の他の実施形態による詳細な回路図である。
図３を参照すれば、本実施形態のレベル変換回路２０１はフローティング防止部２０１５、レベル変換部２０１２を含む。

フローティング防止部２０１５は、ＮＭＯＳトランジスターＭＮ１のドレーンがレベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートに連結され、ＮＭＯＳトランジスターＭＮ１のゲートがＮ３ノードを通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートとインバーターＩＮＶ２２の出力端に連結されることと、バッファーｂｕｆ２１を通じて入力された信号Ａを、インバーターＩＮＶ２２を通じて反転させることが、図２に示したフローティング防止部２０１１の技術構成とは異なる。しかし、フローティング防止部２０１５の他の技術構成は図２に示したフローティング防止部２０１１の構成と同じである。

フローティング防止部２０１５のプルアップ抵抗Ｒｔ１は第１抵抗器、プルダウン抵抗Ｒｔ２は第２抵抗器とも言う。

レベル変換部２０１２の構成は図２に示したレベル変換部２０１２と同じなので説明は省略する。

システムがノーマルモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されるので、バッファーｂｕｆ２１はオンの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベルシフター２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるので、フローティング防止部２０１５にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１５には第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。バッファーｂｕｆ２１が第１動作電圧ＶＤＤｉｎｔによってオンの状態になるので、フローティング防止部２０１５にはバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。

フローティング防止部２０１５に入力される信号ＡがハイレベルＨである時のレベル変換回路２０１の動作について以下に説明する。

システムがノーマルモードであれば、レベル変換回路２０１は、第１動作電圧ＶＤＤｉｎｔによってオンの状態になったバッファーｂｕｆ２１を通じてＣＰＵ１００からハイレベルＨの信号Ａが入力され、入力されたハイレベルＨの信号Ａをレベル変換回路２０１のフローティング防止部２０１５に伝送する。入力されたハイレベルＨの信号Ａはフローティング防止部２０１５のインバーターＩＮＶ２２を通じてローレベルＬ信号ｎＡに反転される。

この時に、フローティング防止部２０１５のプルダウン抵抗Ｒｔ２は動作に寄与せず、入力された信号ＡがインバーターＩＮＶ２２によって反転されたのでＮ３ノードの電圧はローレベルＬになる。Ｎ３ノードの電圧がローレベルＬなのでＮＭＯＳトランジスターＭＮ１のゲートにはローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ１はターンオフする。ＮＭＯＳトランジスターＭＮ１がターンオフするのでプルアップ抵抗Ｒｔ１はイネーブルされ、第２動作電圧ＶＤＤＯＰがプルアップ抵抗Ｒｔ１を通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートに印加される。従って、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートにはハイレベルの信号Ｈが入力される。又、Ｎ３ノードの電圧がローレベルＬなのでレベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにはローレベルＬの信号が入力される。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにローレベルＬの信号が入力され、ＮＭＯＳトランジスターＭＮ３のゲートにハイレベルの信号Ｈが入力される時のレベル変換部２０１２の動作は、図２に示したレベル変換部２０１２の動作と同じなので説明は省略する。

結果的に、レベル変換部２０１２は、レベル変換回路２０１に入力されたハイレベルの信号Ａの電圧レベルを、レベル変換部２０１２に供給される第２供給電源ＶＤＤＯＰのハイレベルＨに変換し、変換されたハイレベルの信号Ｙ０を出力駆動回路２０２に出力する。

レベル変換回路２０１は、ＣＰＵ１００から入力された信号ＡがローレベルＬであれば、対応するローレベル信号Ｙ０を生成し、生成されたローレベル信号Ｙ０を出力駆動回路２０２に出力する。ＣＰＵ１００から入力された信号ＡがローレベルＬであれば、レベル変換回路２０１の動作はＣＰＵ１００から入力された信号ＡがハイレベルＨになるのと反対になるので詳しい説明は省略する。

システムが電圧供給の初期状態又はスリープモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されないので、バッファーｂｕｆ２１はオフの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるのでフローティング防止部２０１５にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１５には第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。システムが電圧供給の初期状態又はスリープモードであれば、バッファーｂｕｆ２１は第１動作電圧ＶＤＤｉｎｔが供給されないのでオフの状態になり、バッファーｂｕｆ２１がオフの状態なのでフローティング防止部２０１５の入力はフローティングの状態になる。従って、フローティング防止部２０１５の入力信号Ａの値は定まらない。

この時、プルダウン抵抗Ｒｔ２が機能してＮ３ノードの電圧はローレベルＬになる。Ｎ３ノードの電圧がローレベルＬなのでＮＭＯＳトランジスターＭＮ１のゲートにはローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ１はターンオフする。ＮＭＯＳトランジスターＭＮ１がターンオフするのでプルアップ抵抗Ｒｔ１はイネーブルされ、第２動作電圧ＶＤＤＯＰがプルアップ抵抗Ｒｔ１を通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートに印加される。従って、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートにはハイレベルＨの信号が入力される。

従って、フローティング防止部２０１５は、システムが電圧供給の初期状態又はスリープモードであれば、入力がフローティングの状態なので、入力信号Ａの値が定まらない時、入力信号Ａとは関係なくレベル変換回路２０１を作動させることができる定められた信号を生成し、生成された信号をレベル変換回路２０１のレベル変換部２０１２に伝送する。

レベル変換回路２０１のレベル変換部２０１２には、入出力装置２００に第２動作電圧ＶＤＤＯＰが供給されるので、ＰＭＯＳトランジスター等ＭＰ１、ＭＰ２の各ソースを通じて第２動作電圧ＶＤＤＯＰが供給される。レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートにはフローティング防止部２０１５からローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＮＭＯＳトランジスターＭＮ２はターンオフする。又、レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートにはフローティング防止部２０１５からハイレベルＨの信号が入力され、入力されたハイレベルＨの信号によってＮＭＯＳトランジスターＭＮ３はターンオンする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ３がターンオンするのでＮ１ノードの電圧はローレベルＬになる。Ｎ１ノードの電圧がローレベルＬなので、ＰＭＯＳトランジスターＭＰ１のゲートにはローレベルＬの信号が入力され、入力されたローレベルＬの信号によってＰＭＯＳトランジスターＭＰ１はターンオンする。

レベル変換部２０１２のＮＭＯＳトランジスターＭＮ２がターンオフになるのでＮ２ノードの電圧はハイレベルＨになる。Ｎ２ノードの電圧がハイレベルＨになるのでＰＭＯＳトランジスターＭＰ２のゲートにはハイレベルの信号Ｈが入力され、入力されたハイレベルＨ信号によってＰＭＯＳトランジスターＭＰ２はターンオフする。

従って、ＰＭＯＳトランジスターＭＰ１がターンオンし、Ｎ２ノードの電圧がハイレベルＨになり、ＰＭＯＳトランジスターＭＰ２がターンオフし、Ｎ１ノードの電圧がローレベルＬになるので、レベル変換部２０１２は第２動作電圧ＶＤＤＯＰによってオンの状態になったレベル変換部２０１２のインバーターＩＮＶ２１を通じてハイレベルＨの信号を出力する。

結果的に、図３に示したレベル変換回路２０１は、システムが電圧供給の初期状態又はスリープモードであれば、第１動作電圧ＶＤＤｉｎｔが供給されずにレベル変換回路２０１の入力がフローティングの状態になるが、第２動作電圧ＶＤＤＯＰによって作動するフローティング防止部２０１１を利用してハイレベルＨの定められた値を持つ信号Ｙ０を出力する。

図３に示したレベル変換回路２０１のフローティング防止部２０１５は、レベル変換回路２０１の入力がフローティングの状態であれば、ハイレベルＨの定められた値を持つ信号Ｙ０を出力する点で、図２に示したフローティング防止部２０１と比べて連結の構造が異なる。即ち、ＮＭＯＳトランジスターＭＮ１のドレーンがレベル変換部２０１２のＮＭＯＳトランジスターＭＮ３のゲートに連結され、ＮＭＯＳトランジスターＭＮ１のゲートがＮ３ノードを通じてレベル変換部２０１２のＮＭＯＳトランジスターＭＮ２のゲートに連結される。

しかし、フローティング防止部２０１５を含むレベル変換回路２０１は、システムがノーマルモードで作動する時に、入力信号Ａのレベルを反対のレベルに変換して出力する。即ち、ハイレベルの信号Ａが入力されたレベル変換回路２０１はローレベルＬの信号を出力する。従って、入力信号Ａに対応する出力信号Ｙ０のレベルが反対になるのを防止する為に、レベル変換回路２０１は、インバーターＩＮＶ２２を具備することによってバッファーｂｕｆ２１を通じて入力される信号Ａを、インバーターＩＮＶ２２を通じて反転させる。バッファーｂｕｆ２１を通じて入力される信号ＡがインバーターＩＮＶ２２を通じて反転されるのでレベル変換回路２０１は入力される信号Ａと同じレベルの信号Ｙ０を出力する。

図４は、図１に示したレベル変換回路と出力駆動回路の一実施形態による詳細な回路図である。

図４を参照すれば、本実施形態のレベル変換回路２０１、２０３は同じ回路であり、図２に示したレベル変換回路２０１と同じく構成された同一な動作を行う。
従って、レベル変換回路２０１、２０３の説明は省略する。

システムがノーマルモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されるので、バッファーｂｕｆ２１はオンの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるので、フローティング防止部２０１１にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１１には第２動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。システムがノーマルモードであれば、バッファーｂｕｆ２１が第１動作電圧ＶＤＤｉｎｔによってオンの状態になるので、フローティング防止部２０１１にはバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。

フローティング防止部２０１１に入力される信号ＡがハイレベルＨになる時のレベル変換回路２０１の動作は図２に示したレベル変換回路２０１の動作と同じである。

従って、システムがノーマルモードであれば、レベル変換回路２０１は、ＣＰＵ１００からハイレベルＨの信号Ａが入力される時に、入力されたハイレベルＨの信号Ａの電圧レベルを、レベル変換部２０１２に供給される第２供給電源ＶＤＤＯＰのハイレベルＨに変換し、変換されたハイレベルＨの信号Ｙ０を出力駆動回路２０２に出力する。レベル変換回路２０１は、ＣＰＵ１００から入力された信号ＡがローレベルＬであれば、対応するローレベルＬの信号Ｙ０を生成し、生成されたローレベルＬの信号Ｙ０を出力駆動回路２０２に出力する。

システムが電圧供給の初期状態又は特別な状態であれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されないのでバッファーｂｕｆ２１はオフの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給される。レベル変換回路２０１には第２動作電圧ＶＤＤＯＰが供給されるので、フローティング防止部２０１１にはプルアップ抵抗Ｒｔ１を通じて第２動作電圧ＶＤＤＯＰが供給される。

フローティング防止部２０１１には第１動作電圧ＶＤＤｉｎｔによってオン／オフされるバッファーｂｕｆ２１を通じてＣＰＵ１００から信号Ａが入力される。システムが電圧供給の初期状態又はスリープモードであれば、バッファーｂｕｆ２１には第１動作電圧ＶＤＤｉｎｔが供給されないのでオフの状態になり、バッファーｂｕｆ２１がオフの状態なのでフローティング防止部２０１１の入力はフローティングの状態になる。従って、フローティング防止部２０１１の入力信号Ａの値は定まらない。

係るフローティング防止部２０１１の入力がフローティングの状態になっている時のレベル変換回路２０１の動作は、図２に示したフローティング防止部２０１１の入力がフローティングの状態にある時のレベル変換回路２０１の動作と同じである。

従って、フローティング防止部２０１１は、システムが電圧供給の初期状態又はスリープモードであれば、入力がフローティングの状態なので、入力信号Ａの値が定まらない時に、入力信号Ａとは関係なくレベル変換回路２０１を作動させることができる定められた信号を生成し、生成された信号をレベル変換回路２０１のレベル変換部２０１２に伝送する。

レベル変換部２０１２はフローティング防止部２０１１から入力された信号に応答してローレベルＬの定められた信号を出力する。

結果的に、レベル変換回路２０１は、システムが電圧供給の初期状態又はスリープモードであれば、第１動作電圧ＶＤＤｉｎｔが供給されずにレベル変換回路２０１の入力がフローティングの状態になるが、第２動作電圧ＶＤＤＯＰによって作動するフローティング防止部２０１１を利用してローレベルＬの定められた値を持つ信号を出力する。

システムがノーマルモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されるので、ＮＡＮＤゲートＮＡＮＤ２１がオンの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベル変換回路２０３には第２動作電圧ＶＤＤＯＰが供給される。

ＮＡＮＤゲートＮＡＮＤ２１の一番目の入力端にはＣＰＵ１００から制御信号ＴＮが入力され、二番目の入力端にはＣＰＵ１００から制御信号ＥＮを反転した信号ｎＥＮが入力される。ＮＡＮＤゲートＮＡＮＤ２１は、入力された二つの制御信号ＴＮ、ｎＥＮを合成反転して制御信号Ｅを生成し、生成された制御信号Ｅをレベル変換回路２０３に伝送する。

レベル変換回路２０３はレベル変換回路２０１と同じ回路であり、同じ動作を行う。従って、制御信号ＥがハイレベルＨであれば、レベル変換回路２０３は、入力信号Ａの電圧のレベルを、レベル変換回路２０３のレベル変換部２０１４に供給される第２動作電圧ＶＤＤＯＰのレベルだけハイレベルＨに変換し、変換されたハイレベルＨの信号Ｙ１を出力駆動回路２０２に出力する。レベル変換回路２０３は制御信号ＥがローレベルＬであれば、対応するローレベルの信号Ｙ１を出力駆動回路２０２に出力する。

システムが電圧供給の初期状態又はスリープモードであれば、第１動作電圧ＶＤＤｉｎｔが入出力装置２００に供給されないので、ＮＡＮＤゲートＮＡＮＤ２１はオフの状態になり、第２動作電圧ＶＤＤＯＰが入出力装置２００に供給されるので、レベル変換回路２０３には第２動作電圧ＶＤＤＯＰが供給される。

ＮＡＮＤゲートＮＡＮＤ２１がオフの状態なので、レベル変換回路２０３の入力はフローティングの状態になる。従って、レベル変換回路２０３に入力される信号Ａの値は定まらない。

レベル変換回路２０３はレベル変換回路２０１と同じ回路であり、同じ動作を行う。従って、レベル変換回路２０３は、入力がフローティングの状態であれば、第２動作電圧ＶＤＤＯＰによって作動するフローティング防止部２０１３を利用してローレベルＬの定められた値を持つ信号Ｙ１を出力駆動回路２０２に出力する。

出力駆動回路２０２は、インバーター等ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２５、ＮＯＲゲートＮＯＲ２１、ＮＡＮＤゲートＮＡＮＤ２２、ＰＭＯＳトランジスターＭＰ５、ＮＭＯＳトランジスターＭＮ７を含む。

出力駆動回路２０２の素子等ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２５、ＮＯＲ２１、ＮＡＮＤ２２は第２動作電圧ＶＤＤＯＰによってオン／オフされる。

出力駆動回路２０２にはレベル変換回路２０１に入力される信号Ａに対応する信号Ｙ０が入力される。出力駆動回路２０２は、入力された信号Ｙ０を、インバーターＩＮＶ２２を通じて反転し、反転された信号を、ＮＯＲゲートＮＯＲ２１の一番目の入力端に、そして、ＮＡＮＤゲートＮＡＮＤ２２の一番目の入力端に伝送する。

出力駆動回路２０２は、レベル変換回路２０３に入力される制御信号Ｅに対応する制御信号Ｙ１が入力され、入力された制御信号Ｙ１をＮＯＲゲートＮＯＲ２１の二番目の入力端に伝送し、制御信号Ｙ１をｎＹ１に反転してＮＡＮＤゲートＮＡＮＤ２２の二番目の入力端に伝送する。

出力駆動回路２０２のＮＯＲゲートＮＯＲ２１は、入力された二つの信号ｎＹ０、Ｙ１を合成反転し、合成反転された信号を、インバーターＩＮＶ２３を通じてＰＭＯＳトランジスターＭＰ５のゲートに伝送する。

出力駆動回路２０２のＮＡＮＤゲートＮＡＮＤ２２は、入力された二つの信号ｎＹ０、ｎＹ１を合成反転し、合成反転された信号を、インバーターＩＮＶ２５を通じてＮＭＯＳトランジスターＭＮ７のゲートに伝送する。

出力駆動回路２０２のＰＭＯＳトランジスターＭＰ５のソースは第２動作電圧ＶＤＤＯＰに連結され、ゲートはインバーターＩＮＶ２３の出力に連結され、ドレーンはパッド出力ＰＡＤ＿ＯＵＴＰＵＴとＮＭＯＳトランジスターＭＮ７のドレーンに連結される。出力駆動回路２０２のＮＭＯＳトランジスターＭＮ７のドレーンはパッド出力ＰＡＤ＿ＯＵＴＰＵＴとＰＭＯＳトランジスターＭＰ５のドレーンに連結され、ゲートはインバーターＩＮＶ２５の出力に連結され、ソースは接地に連結される。

出力駆動回路２０２のＭＯＳトランジスターＭＰ５、ＭＮ７は、各々のゲートに入力される対応する信号等Ｙ０′、Ｙ１′によってオン／オフ制御されてパッド出力信号ＰＡＤ＿ＯＵＴＰＵＴを出力する。

従って、出力駆動回路２０２は、システムがノーマルモードであれば、レベル変換回路２０１、２０３から出力される信号Ｙ０、Ｙ１が入力され、入力された信号Ｙ０、Ｙ１に応答してパッド出力信号ＰＡＤ＿ＯＵＴＰＵＴを決定する。パッド出力信号は外部装置（図示せず）に伝送される。

出力駆動回路２０２は、システムが電圧供給の初期状態又はスリープモードであれば、レベル変換回路２０１、２０３から生成され、定められたレベル値を持つ信号等Ｙ０、Ｙ１が入力され、入力された信号等Ｙ０、Ｙ１に応答して定められたレベルのパッド出力信号ＰＡＤ＿ＯＵＴＰＵＴを出力する。

以上、本発明の入出力装置は、入出力装置の動作電圧によって作動するフローティング防止部を含むレベル変換回路を具備することで、レベル変換回路の入力がフローティングの状態にあっても正常に作動できる。従って、入出力装置が定められたレベルのパッドの出力値を持つので、システムは安定した動作ができる。

本発明は好ましい実施形態を例に取って説明したが、本発明の権利範囲は開示された実施形態によって限定されるのではなく多様に変形できる。
従って、本発明は該変形の例及び類似な構成等を含むものと幅広く解釈されなければならない。

本発明の一実施形態による入出力装置を概略的に表すブロック図である。図１に示したレベル変換回路の一実施形態による詳細な回路図である。図１に示したレベル変換回路の他の実施形態による詳細な回路図である。図１に示したレベル変換回路と出力駆動回路の一実施形態による詳細な回路図である。

符号の説明

１００ＣＰＵ
２００入出力装置
２０１、２０３レベル変換回路（レベルシフター）
２０２出力駆動回路
２０１１、２０１３、２０１５フローティング防止部
２０１２、２０１４レベル変換部

Claims

第１電圧を持つ入力信号を第２電圧を持つ出力信号に変換するレベル変換回路と、
前記出力信号に応答して作動する出力駆動回路と、を備え、
前記レベル変換回路は前記第１電圧の供給が遮断される時に所定のレベルを持つ前記出力信号を出力する様に構成されることを特徴とする入出力装置。
前記出力駆動回路には前記第２電圧が供給されることを特徴とする請求項１に記載の入出力装置。
前記所定のレベルは前記第２電圧又は接地電圧であることを特徴とする請求項１に記載の入出力装置。
前記第１電圧が供給され、前記レベル変換回路に前記入力信号を伝送する入力部を更に備えることを特徴とする請求項１に記載の入出力装置。
前記入力部の出力は前記第１電圧の供給が遮断される時にフローティングされることを特徴とする請求項４に記載の入出力装置。
前記レベル変換回路は前記入力部の出力がフローティングされる時に前記所定のレベルの出力信号を出力することを特徴とする請求項５に記載の入出力装置。
前記レベル変換回路は、
前記第２電圧が供給され、前記入力信号に応答して作動するフローティング防止部と、
前記フローティング防止部の出力に応答して前記第２電圧の出力信号を出力するレベル変換部と、を含むことを特徴とする請求項１に記載の入出力装置。
前記第１電圧の供給が遮断される時に、前記フローティング防止部は前記レベル変換部の入力がフローティングされるのを防止する様に構成されることを特徴とする請求項７に記載の入出力装置。
前記フローティング防止部は、
前記レベル変換部の第１入力端子と前記第２電圧との間に連結された第１抵抗器と、
前記レベル変換部の第１入力端子と接地電圧との間に連結され、前記入力信号に応答して作動するＮＭＯＳトランジスターと、
前記入力信号が供給される前記レベル変換部の第２入力端子と前記接地電圧との間に連結された第２抵抗器と、を含むことを特徴とする請求項８に記載の入出力装置。
前記フローティング防止部は、
前記レベル変換部の第１入力端子と接地電圧との間に連結された第２抵抗器と、
前記入力信号を前記レベル変換部の第１入力端子に伝送するインバーターと、
前記レベル変換部の第２入力端子と前記第２電圧との間に連結された第１抵抗器と、
前記レベル変換部の第２入力端子と前記接地電圧との間に連結され、前記インバーターの出力に応答して作動するＮＭＯＳトランジスターと、を含むことを特徴とする請求項８に記載の入出力装置。
第１電圧が供給され、レベル変換部に伝送される入力信号が入力される入力部と、
前記第１電圧と異なる第２電圧が供給されるレベル変換部と、
前記入力部の出力を前記レベル変換部に伝送するフローティング防止部と、を備え、
前記フローティング防止部は前記第１電圧の供給が遮断される時に前記レベル変換部の入力がフローティングされるのを防止する様に構成されることを特徴とする入出力装置。
前記第１電圧の供給が遮断される時に、前記レベル変換部は所定のレベルを持つ前記出力信号を出力する様に構成されることを特徴とする請求項１１に記載の入出力装置。
前記所定のレベルは前記第２電圧又は接地電圧であることを特徴とする請求項１２に記載の入出力装置。
前記入力部の出力は前記第１電圧の供給が遮断される時にフローティングされることを特徴とする請求項１１に記載の入出力装置。
前記フローティング防止部は、
前記レベル変換部の第１入力端子と前記第２電圧との間に連結された第１抵抗器と、
前記レベル変換部の第１入力端子と接地電圧との間に連結され、前記入力信号に応答して作動するＮＭＯＳトランジスターと、
前記入力信号が供給される前記レベル変換部の第２入力端子と前記接地電圧との間に連結された第２抵抗器と、を含むことを特徴とする請求項１１に記載の入出力装置。
前記フローティング防止部は、
前記レベル変換部の第１入力端子と接地電圧との間に連結された第２抵抗器と、
前記入力信号を前記レベル変換部の第１入力端子に伝送するインバーターと、
前記レベル変換部の第２入力端子と前記第２電圧との間に連結された第１抵抗器と、
前記レベル変換部の第２入力端子と前記接地電圧との間に連結され、前記インバーターの出力に応答して作動するＮＭＯＳトランジスターと、を含むことを特徴とする請求項１１に記載の入出力装置。