JP2008053568A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

近年、半導体素子の高集積化を目的として、半導体素子同士を積層する３次元実装が行われている。このような技術に対応するために、半導体基板等に貫通電極を設けることが試みられている。
貫通電極を形成する方法としては、たとえば、特許文献１に記載された方法が提案されている。
この方法では、図１０（Ａ）に示すように、ＧａＡｓ基板８００の表面（図中では下側の面）にソース電極８０１と、酸化膜８０２を形成するとともに、ＧａＡｓ基板８００の裏面（図中では上側の面）にフォトレジスト膜８０３を形成する。
次に、フォトレジスト膜８０３をマスクとして、ソース電極８０１に達する貫通孔を形成する。
その後、図１０（Ｂ）に示すように、フォトレジスト膜８０３を残したまま、ソース電極８０１上およびフォトレジスト膜８０３上にＡｕ膜８０５を形成する。
さらに、図１０（Ｃ）に示すように、Ａｕ膜８０５を選択的に除去するとともに、フォトレジスト膜８０３を除去する。
次に、図１０（Ｄ）に示すように、無電解Ａｕめっき浴により、貫通孔内のみにＡｕめっき成長し、Ａｕ層８０６で埋め込む。この場合、成長時間は約３時間を要する。

また、貫通電極を形成する他の方法として、特許文献２に記載されたような方法も提案されている。
この方法では、図１１（Ａ）に示すように、シリコン基板９００に形成された開口部（孔）９０１に、電着絶縁膜９０２を形成し、さらに、この電着絶縁膜９０２上にシード層を形成する。
次に、孔９０１以外の領域のシード層を除去する。ここでは、特許文献２の段落００８４に記載されているように、孔９０１の内壁全面にシード層が形成されている。
その後、図１１（Ｂ）に示すように、Ｎｉの電解めっきを行い、さらに、表面にＡｕのめっき膜９０３を設け、大径プラグ９０４を得る。

特開昭６３−１２７５５０号公報 特開２００５−２９４５８２号公報

しかしながら、特許文献１に記載された方法では、Ａｕ膜８０５が貫通孔の底面にのみ設けられており、貫通電極がボトムアップで成長していくため、貫通電極の形成に時間を要するという課題がある。
また、特許文献２に記載された方法では、シード層が孔９０１の内壁全面に形成されているため、無電解めっきを行うと、孔９０１の開口付近のめっき成長が孔９０１の内部のめっき成長に比べて速くなる。これは、孔９０１の開口付近では、めっき液の交換が頻繁に行われるためである。
そのため、孔９０１の開口がめっき層で埋まってしまい、孔９０１内部にボイドが発生してしまうという課題がある。

本発明によれば、孔が形成された絶縁性あるいは半導体の層と、前記層の前記孔内に設けられた貫通電極とを備えた半導体装置であって、前記貫通電極は、前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層と、めっき層とを備え、前記めっき層は、前記シード層と、前記第１の領域の少なくとも一部とを覆う半導体装置が提供される。

ここで、本発明の半導体装置は、半導体デバイスが搭載された半導体チップであってもよく、また、半導体デバイスが搭載されていないもの（たとえば、一対の半導体チップ間に設置されるシリコンスペーサ）であってもよい。
また、シード層は、第２の領域全面を覆っていてもよく、第２の領域の一部を覆うものであってもよい。
さらに、めっき層は、第１の領域の少なくとも一部を覆うものであればよく、第１の領域全面を覆うものであってもよい。

このような本発明によれば、孔の側面のうち、孔の開口から、孔の開口と孔の底面との間の所定の位置までの領域は、シード層により覆われていない第１の領域とされている。
従って、孔の開口付近でめっき液の交換が頻繁に行われても、孔の開口部分に直接めっき層が析出することがないので、孔内にボイドが形成された状態で、孔の開口付近がめっき層で埋まってしまうことを防止できる。
また、本発明では、孔の底面および側面の一部にシード層が形成されているので、孔の底面にのみシード層を形成する場合にくらべ、めっき層を速く形成することができる。これにより、貫通電極の形成時間を短縮することができる。

また、本発明によれば、上述した半導体装置の製造方法も提供することができる。
すなわち、本発明によれば、絶縁性あるいは半導体の層に孔を形成する工程と、
前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層を形成する工程と、
前記シード層と、前記第１の領域のうち少なくとも一部とを覆うめっき層を形成する工程とを備える半導体装置の製造方法も提供することができる。

本発明によれば、貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供することができる。

以下、本発明の実施形態を図面に基づいて説明する。
（第一実施形態）
図１には、本実施形態の半導体装置１が示されている。
まず、本実施形態の半導体装置１の概要について説明する。なお、尚、以下の説明では、既に説明した部分と同一の部分については、同一符号を付してその説明を省略する。
半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備えるものである。
貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。
シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（以下、未被覆領域という）１１１Ｂ１を除いた領域（前記所定の位置から、前記孔１１１の底面１１１Ａまでの第２の領域）を被覆している。
めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部（具体的には、未被覆領域１１１Ｂ１のうち、少なくとも前記所定の位置から、前記所定の位置と前記孔１１１の開口との間の位置までの領域）と、を覆う。

次に、半導体装置１について、詳細に説明する。
本実施形態の半導体装置１は、半導体の層１１としての半導体基板１１と、貫通電極１２と、配線層１３と、電極１４とを備える。

半導体基板１１は、たとえば、シリコン基板であり、この半導体基板１１には、表裏面を貫通する孔１１１が形成されている。
本実施形態では、孔１１１の径は、半導体基板１１の裏面側から表面側まで略一定であり、たとえば、孔１１１は円柱形状となっている。
この孔１１１の側面および、半導体基板１１の裏面（図1では、上面に位置する面）を覆うように、絶縁膜１５が設けられている。
この絶縁膜１５は、半導体基板１１の孔１１１の側面および、半導体基板１１の裏面を直接覆っている。絶縁膜１５としては、たとえば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮの単層膜、または、それらの積層構造である。
本実施形態では、図示しないが、絶縁膜１５上に、この絶縁膜１５を覆うバリア膜が設けられていてもよい。絶縁膜１５と前記バリア膜で多層膜が形成される。
バリア膜は、金属の拡散を防止するためのものであり、たとえば、ＴｉＮ、ＴａＮ、ＴｉＷ、Ｔｉ、Ｔａ、Ｃｒの単層膜または積層構造である。

半導体基板１１の表面側には、半導体基板１１の表面を覆うように配線層１３が設けられている。この配線層１３を貫通するように電極プラグ１６が設けられており、配線層１３および電極プラグ１６が孔１１１の半導体基板１１の表面側の開口から露出する。すなわち、配線層１３および電極プラグ１６が孔１１１の底面を構成している。
なお、電極プラグ１６としては、たとえば、タングステン等の材料を使用することができる。

貫通電極１２は、シード層１２１と、めっき層１２２と、バンプ１２３とを備える。
シード層１２１は、導体層であり、たとえば、絶縁膜１５上、および孔１１１の底面１１１Ａ上に直接設けられたＴｉ膜と、このＴｉ膜上に設けられたＣｕ膜とを有するものである。
なお、シード層１２１は、Ｔｉ膜と、Ｃｕ膜の積層膜に限らず、たとえば、Ａｌ、Ｐｄ等の膜であってもよい。
このシード層１２１は、孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂの一部を覆う。
より詳細に説明すると、シード層１２１は、孔１１１の底面１１１Ａおよび、側面１１１Ｂのうち底面１１１Ａから、底面１１１Ａと孔１１１の半導体基板１１裏面側の開口との間の所定位置までの領域の全面を一体的に覆っており、図１に示すように、断面略コ字型となっている。
換言すると、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の半導体基板１１の裏面側の開口から孔１１１の深さ方向に沿った所定の位置（孔１１１の半導体基板１１の裏面側の開口から、前記開口と孔１１１の底面１１１Ａとの間の所定の位置）までの領域を覆っておらず、この領域は、未被覆領域１１１Ｂ１となっている。
ここで、孔１１１の開口の径をＬとした場合、開口から孔１１１の底面１１１Ａに向かってＬ／１０以上の領域、さらに好ましくは、Ｌ／２以上の位置までの領域が未被覆領域１１１Ｂ１とされている（すなわち、図１に示すＨがＬ／１０以上、好ましくはＬ／２以上である）。
また、未被覆領域１１１Ｂ１の長さ（図1に示すＨ）は、側面１１１Ｂの開口から底面１１１Ａまでの長さの５０％〜８０％であることが好ましい。

めっき層１２２は、たとえば、Ｃｕ、Ｎｉ、Ａｕの単層あるいは積層構造であり、シード層１２１および未被覆領域１１１Ｂ１の全面を覆っている。
このめっき層１２２は、孔１１１内部を充填する柱状となっている。また、めっき層１２２は、孔１１１の開口から突出しないように設けられている。ここでは、めっき層１２２の半導体基板１１裏面側の表面は、孔１１１の開口の位置と略一致している。また、めっき層１２２の半導体基板１１裏面側の表面の中心部は、孔１１１の内側に向かって若干窪んでいる。

バンプ１２３は、めっき層１２２上に設けられた導体材料であり、半導体基板１１の裏面から突出している。
このバンプ１２３は半田バンプである。なお、半田ぬれ性を向上させるために、めっき層１２２と、バンプ１２３との間にＡｕ膜を設けてもよい。

電極１４は、半導体基板１１の表面側に設けられており、配線層１３上に設けられている。電極１４は、配線層１３を貫通する電極プラグ１６にも接触している。
この電極１４は、たとえば、半田バンプである。

次に、本実施形態の半導体装置１の製造方法について説明する。
はじめに、本実施形態の半導体装置１の製造方法の概要について説明する。
半導体装置１の製造方法は、半導体基板１１に孔１１１を形成する工程と、
孔１１１の底面１１１Ａを覆うととともに、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた領域（前記所定の位置から、前記孔の底面までの第２の領域）を覆うシード層１２１を形成する工程と、
シード層１２１と、前記未被覆領域１１１Ｂ１の少なくとも一部とを覆うめっき層１２２を形成する工程とを備える。

以下に、図２，３を参照して、本実施形態の半導体装置１の製造方法について詳細に説明する。
まず、図２（Ａ）に示すように、あらかじめ配線層１３、電極プラグ１６、電極１４を設けた半導体基板１１の裏面を研削し、薄化する。この際、配線層１３側にシリコン、ガラス、テープ等の支持体を貼りあわせておくことが望ましい。
ここで、半導体基板１１は、ウェハの状態でも個片化されたチップの状態でも良い。

次に、図２（Ｂ）に示すように、半導体基板１１に孔１１１を形成する。
具体的には、半導体基板１１の裏面にＳｉ酸化膜を形成し、フォトリソグラフィー技術を用いて、Ｓｉ酸化膜の所定の位置に開口を形成する。開口が形成されたＳｉ酸化膜をマスクとして、ドライエッチングを行い、半導体基板１１の一部を選択的に除去することにより、孔１１１を形成する。ドライエッチングのエッチャントとしては、たとえば、フルオロカーボン、ＳＦ₆等のガスを使用することができる。その後、Ｓｉ酸化膜を除去する。
本実施形態では、孔１１１の形状は、半導体基板１１の表面側から裏面側までの径が略一定である形状（いわゆるストレート形状）であるが、このような形状の孔１１１は、温度、エッチャント、時間等のエッチング条件を調整することで、形成することが可能である。

次に、半導体基板１１の裏面上および孔１１１の内部を覆う絶縁膜１５を設ける。
半導体基板１１の裏面と、孔１１１の側面、孔１１１の底面１１１Ａを覆うように、絶縁膜１５をＣＶＤ等により形成する。その後、孔１１１の底面１１１Ａの絶縁膜１５をドライエッチングにより、選択的に除去する（図２（Ｃ））。
孔１１１の底面の絶縁膜１５を除去する際に、半導体基板１１裏面上に設けられた絶縁膜１５が消失した場合は、孔１１１を除いた部分に、フォトリソグラフィー技術とＣＶＤ等の技術を使用して再度絶縁膜１５を形成してもよい。

次に、孔１１１内部にシード層１２１を形成する。
シード層１２１の形成方法としては、たとえば、スパッタ、蒸着法等があげられる。
次に、半導体基板１１の裏面全面および孔１１１の底面１１１Ａ、側面１１１Ｂ全面に対し、フォトレジストを塗布する。フォトレジストの塗布方法としては、スピンコート、印刷、ラミネート等が例示できる。
その後、このフォトレジストに対し、光を照射する。ここで、光の照射方法としては、全面露光（孔１１１の上方から半導体基板１１に対し垂直に光を照射する方法）あるいは斜め露光（孔１１１の上方から半導体基板１１に対し斜めに光を照射する方法）が例示できる。

このとき孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂのうち所定の高さ位置までの領域までは、光が届きにくい。そのため、露光量、露光時間等の条件を調整することにより、フォトレジストのうち、孔１１１の底面１１１Ａおよび孔１１１の側面１１１Ｂのうち所定の高さ位置までの領域までを覆う部分は、露光されず、現像を行った際に、フォトレジストが選択的に残ることとなる。
すなわち、現像を行うと、半導体基板１１の裏面全面および、孔１１１の側面１１１Ｂのうち、孔１１１の半導体基板１１の裏面側の開口側から孔１１１の深さ方向に沿った所定の位置までの領域を覆うフォトレジストが選択的に除去され、シード層が露出することとなる。
シード層のうち、露出したシード層をエッチングにより選択的に除去する。その後、フォトレジストを除去する。これにより図３（Ａ）に示すようなシード層１２１が得られるとともに、未被覆領域１１１Ｂ１が形成されることとなる。

次に、図３（Ｂ）に示すように、めっき層１２２を形成する。
孔１１１の内部を充填するように、無電解めっき法により、めっき層１２２を形成する。
なお、シード層１２１がＣｕの場合は、Pd触媒処理によりＣｕ上のみにＰｄ層を形成しておき、無電解めっき法でＣｕまたはＮｉを析出させることが好ましい。
また、シード層１２１がＡｌの場合は、ジンケート処理によりＺｎ層を形成しておき、無電解めっき法でＮｉを析出させることがこのましい。
ここで、孔１１１の開口付近には、未被覆領域１１１Ｂ１が形成されており、シード層１２１が設けられていないが、めっき層１２２は孔１１１の開口まで成長する。このとき、未被覆領域１１１Ｂ１からは、直接、めっき層１２２は成長しない。
なお、めっき層１２２は、孔１１１の開口から突出しないように形成するが、これは、めっき層１２２のめっき時間、めっき温度等を調整することで、可能となる。

その後、めっき層１２２上に、はんだディッピング法、はんだペースト印刷法、はんだ堆積法等によって、バンプ１２３を形成する。
以上のような工程により、図１に示される半導体装置１を得ることができる。

以下に、本実施形態の作用効果について説明する。
本実施形態においては、図１に示すように、孔１１１の側面のうち、半導体基板１１の裏面側の開口から、この開口と孔１１１の底面１１１Ａとの間の所定の位置までの領域は、シード層１２１により覆われていない未被覆領域１１１Ｂ１とされている。
未被覆領域１１１Ｂ１がなく、側面１１１Ｂ全面がシード層１２１で覆われている場合には、図９に示すように、孔の開口がめっき層１２２で埋まってしまい、孔内部に大きなボイドＢが発生してしまう。これは、孔の開口付近では、めっき液の交換が頻繁に行われるため、孔の開口付近のめっき成長が孔の内部のめっき成長に比べて速くなるからである。
これに対し、本実施形態では、未被覆領域１１１Ｂ１を設けているため、孔１１１の開口付近でめっき液の交換が頻繁に行われても、孔１１１の開口部分に直接めっき層１２２が析出することがないので、孔１１１内にボイドが形成された状態で、孔１１１の開口付近がめっき層１２２で埋まってしまうことを防止できる。

また、本実施形態では、孔１１１の底面１１１Ａおよび側面１１１Ｂの一部にシード層１２１が形成されているので、孔１１１の底面１１１Ａにのみシード層を形成する場合にくらべ、めっき層１２２を速く形成することができる。これにより、貫通電極１２の形成時間を短縮することができる。

また、孔の側面全面をシード層で覆ってしまうと、めっき層は等方的に成長するため、図９に示したように、孔から大きく突出することとなる。そのため、バンプを形成する前段で、ＣＭＰ等による平坦化処理を行う必要がある。
これに対し、本実施形態では、シード層１２１により覆われていない未被覆領域１１１Ｂ１を形成しているため、めっき層１２２が孔１１１から突出する前にめっき層１２２の成長を止め、孔１１１からめっき層１２２が突出してしまうことを防止することができる。
これにより、CMP等の平坦化処理が不要となるため、半導体装置１の製造にかかるコストの低減を図ることができる。

また、本実施形態では、孔１１１の開口径をＬ（図１参照）とした場合、孔１１１の開口から孔１１１の底面１１１Ａに向かってＬ／１０以上の領域を未被覆領域１１１Ｂ１としている。
これにより、めっき層１２２が孔１１１の開口から突出してしまうことを容易に防止できる。すなわち、未被覆領域１１１Ｂ１がＬ／１０未満である場合には、めっき層１２２が孔１１１の開口から突出しないように、めっき層１２２を精度よく形成しなければならないが、Ｌ／１０以上とすることで、めっき層１２２をより緩やかな条件で成長させることができる。
また、未被覆領域１１１Ｂ１をＬ／１０未満とし、めっき層１２２が孔１１１の開口から突出しないようにした場合には、シード層１２１上に形成されるめっき層１２２の厚みが薄くなる。そのため、バンプ１２３を形成する際のめっき層１２２のはんだによる食われに対して、十分な耐性がないおそれがある。
これに対し、本実施形態では、未被覆領域１１１Ｂ１をＬ／１０以上としているので、シード層１２１上に形成されるめっき層１２２の厚みを確保することができ、バンプ１２３を形成する際のはんだによる食われに対して、めっき層１２２の耐性を十分なものとすることができる。

さらに、本実施形態では、孔１１１の開口径をＬとした場合、孔１１１の開口から孔１１１の底面１１１Ａに向かってＬ／２以上の領域を未被覆領域１１１Ｂ１とすることもできる。
この場合には、めっき層１２２は、孔１１１の側面１１１Ｂから中心に向かってＬ／２の距離だけ成長した時点で中心部まで充填される。また、めっき層１２２は、等方的に成長するため、シード層１２１上端からも、孔１１１の開口へ向かってＬ／２の距離だけ成長する。以上より、開口側から孔１１１の深さ方向に沿ってＬ／２以上の領域を未被覆領域１１１Ｂ１とすれば、めっき層１２２中のボイド量を最小限に抑え、さらに、めっき層１２２を、孔１１１の開口よりも凸形状にならないように制御できる。

（第二実施形態）
図４を参照して、本発明の第二実施形態について説明する。
前記実施形態では、半導体装置１の孔１１１の径は、半導体基板１１の裏面側から表面側まで略一定であり、孔１１１の形状は、いわゆるストレート形状であった。
これに対し、本実施形態では、図４（Ａ）、（Ｂ）に示すように、孔２１１の側面２１１Ｂは、孔２１１の外側に向かって突出している。孔２１１の形状は、いわゆるボウイング形状である。本実施形態では、孔２１１の側面２１１Ｂは孔２１１の外側に向かって円弧状に突出している。
孔２１１の径は、孔２１１の深さ方向の略中央部分で最も大きくなっており、孔２１１の半導体基板１１表面側の開口と、半導体基板１１裏面側の開口とは径が略等しくなっている。
その他の点においては、本実施形態の半導体装置２と、半導体装置１とは同じである。
このような半導体装置２は、図４（Ａ）、（Ｂ）に示すように、第一実施形態の半導体装置１と同様の方法で製造することができる。
なお、図４（Ａ）は、シード層１２１を形成した工程を示すものであり、図４（Ｂ）は、完成した状態の半導体装置２を示すものである。
孔２１１をボウイング形状に形成する際には、孔２１１をドライエッチングで形成する際に、イオンの直進性を低下させ、散乱性を向上させて、半導体基板１１の厚み方向と、基板面内方向とにエッチングが進むようにすればよい。具体的には、ドライエッチングを行う際に、真空度を下げるとともに、温度を上げ、エッチング条件を適宜調整すればよい。

このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔２１１がボウイング形状であるため、めっき層１２２が孔２１１から抜けてしまうことを防止できる。
めっき層１２２と、シード層１２１が設けられていない未被覆領域１１１Ｂ１との密着性は良好でない。そのため、貫通電極１２に引っ張る力が加わったり、半導体基板１１が変形して、貫通電極１２に力が加わったりした場合に、めっき層１２２が孔２１１から抜けやすくなる。しかしながら、本実施形態では、孔２１１が開口の径が深さ方向の中心部の径よりも小さいボウイング形状となっているのでめっき層１２２の抜けを確実に防止できる。

また、孔２１１の形状をボウイング形状とすることで、第一実施形態のようにストレート形状の孔１１１を形成する場合にくらべ、半導体基板１１のエッチング条件を緩和することができる。すなわち、孔２１１をボウイング形状とすることで、孔２１１の形成が容易となる。

（第三実施形態）
図５を参照して、本発明の第三実施形態について説明する。
本実施形態では、半導体基板１１の孔３１１の側面３１１Ｂには、孔３１１の周方向に沿ったリング状の溝３１１Ｃが複数形成されている。
また、第一および第二実施形態では、シード層１２１が孔１１１の側面１１１Ｂおよび底面１１１Ａに対し連続的に設けられていたが、本実施形態のシード層３２１は、孔３１１の側面３１１Ｂに対し、間欠的に設けられている。その他の点は、第一実施形態と同様である。

以下に、本実施形態の半導体装置３について詳細に説明する。
図５（Ｄ）に示すように、半導体基板１１の孔３１１はいわゆるスキャロップ形状となっている。溝３１１Ｃの側面は略円弧状に湾曲している。溝３１１Ｃは隙間なく配列されており、複数、たとえば、４本設けられている。
この複数の溝３１１Ｃの全面を覆うように絶縁膜１５が設けられている。

本実施形態の貫通電極３２は、前記実施形態と同様のバンプ１２３と、めっき層１２２と、シード層３２１とを備える。
シード層３２１は、孔３１１の底面全面および、側面３１１Ｂの一部を覆うように設けられている。
具体的には、シード層３２１は、孔３１１の底面全面および、溝３１１Ｃのうち、孔３１１の底面１１１Ａ側の部分（たとえば、溝３１１Ｃを構成する面のうち、底面１１１Ａ側から２／３以下の領域）のみを覆う。シード層３２１は、孔３１１の側面３１１Ｂに対し、間欠的に設けられているのである。
また、シード層３２１は、全ての溝３１１Ｃ上に設けられているのではなく、複数の溝３１１Ｃのうち、孔３１１の開口と孔３１１の底面１１１Ａとの中心部分近傍の溝３１１Ｃ上のみに設けられている。本実施形態では、シード層３２１は、半導体基板１１の裏面側から２番目の溝３１１Ｃと、３番目の溝３１１Ｃの孔３１１の底面側の部分を覆っている。
換言すると、本実施形態では、孔３１１の側面３１１Ｂのうち、半導体基板１１裏面側の開口から、開口と孔３１１の底面１１１Ａとの間の所定の位置までの領域（第一番目の溝３１１Ｃの表面および第二番目の溝３１１Ｃの開口側の部分）がシード層３２１により覆われていない未被覆領域３１１Ｂ１となっている。これに加え、第三番目の溝３１１Ｃの開口側の部分と、第四番目の溝３１１Ｃの表面略全面も、シード層３２１により覆われていない未被覆領域となっている。従って、本実施形態では、複数の未被覆領域が点在して設けられていることとなる。
なお、シード層３２１は、前記各実施形態のシード層１２１と同様の材料で構成される。

次に、図５を参照して、本実施形態の半導体装置３の製造方法について説明する。
半導体基板１１に孔３１１を形成する。この孔３１１はいわゆるボッシュ法により形成することができる。
具体的には、まず、配線層１３、電極プラグ１６、電極１４が設けられた半導体基板１１上に開口が形成されたマスクを設ける。そして、ドライエッチングにより、第一番目の溝３１１Ｃを形成する（図５（Ａ））。
次に、図５（Ｂ）に示すように、第一番目の溝３１１Ｃを覆うように、保護膜３８を形成する。保護膜３８は、フッ化物であり、フッ素系のハロゲンガス等を供給することで形成される。
次に、再度ドライエッチングを行うことで、第二番目の溝３１１Ｃを形成する。その後、第二番目の溝３１１Ｃを覆うように、保護膜３８（不図示）を形成する。このような操作を繰り返すことで、複数の溝３１１Ｃが完成する。
次に、保護膜３８を洗浄により除去し、溝３１１Ｃの表面を露出させる。
その後、前記実施形態と同様に絶縁膜１５を設ける。

次に、シード層３２１をスパッタ法により形成する。スパッタ法を用いた場合、孔３１１の半導体基板１１裏面側の開口から見て影となる部分は膜が形成されない。
従って、図５（Ｃ）に示すように、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１が形成されることとなる。
その後、前記各実施形態と同様の方法でめっき層１２２、バンプ１２３を設ける。
以上の工程により、図５（Ｄ）に示すような半導体装置５が得られる。なお、本実施形態では、フォトレジストを使用せずに、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１を形成したが、シード層３２１の形成方法は、このような方法に限られない。第一実施形態、第二実施形態と同様に、孔３１１の側面全面にシード層を形成し、その後、フォトレジストを塗布する。次に、光を照射して孔の側面の所定の高さ位置までフォトレジストを選択的に残す。そして、このフォトレジストをマスクとして未被覆領域のシード層をエッチングすることにより、シード層３２１を形成してもよい。
だたし、本実施形態のように、フォトレジストを使用せずに、孔３１１の底面と、溝３１１Ｃのうち孔３１１の開口側からみえる部分にのみシード層３２１を形成することで、シード層３２１を簡便に形成することができる。

このような本実施形態によれば、前記各実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔３１１の形状がスキャロップ形状となっているので、めっき層１２２の抜けを防止できる。特に、本実施形態では、シード層３２１が断続的に設けられているため、めっき層１２２の孔３１１に対する密着性が低くなるが、孔３１１の形状をスキャロップ形状としているので、めっき層１２２の抜けを効果的に防止できる。

さらに、本実施形態では、シード層３２１は、溝３１１Ｃのうち、孔３１１の底面側の部分のみを覆うように孔３１１の側面３１１Ｂに対し、間欠的に設けられている。
このようにシード層３２１を間欠的に設けることで、連続したシード層を形成する場合に比べて、シード層３２１で発生する内部応力を低減させることができる。シード層で大きな内部応力が発生した場合、半導体基板１１にクラックが発生することがあるが、本実施形態では、シード層３２１で発生する内部応力を低減させることができるので、半導体基板１１でのクラックの発生を確実に抑制することができる。

また、孔３１１をスキャロップ形状とし、孔３１１の側面３１１Ｂに対し連続的にシード層を形成してしまうと、めっき層にボイドが発生する可能性がある。めっき層は、シード層の形状を保ったまま、成長するため、孔３１１の側面３１１Ｂに対し連続的にシード層を形成してしまうと、めっき層にボイドが発生してしまうことがあると考えられるのである。
これに対し、本実施形態のように、孔３１１をスキャロップ形状とし、孔３１１の側面３１１Ｂに対し、シード層３２１を間欠的に設けることで、めっき層１２２中でのボイドの発生を抑制することができる。

（第四実施形態）
図６を参照して、本発明の第四実施形態について説明する。
第一乃至第三実施形態では、めっき層１２２の表面は、孔１１１，２１１，３１１の開口の位置と略一致していたのに対し、本実施形態の半導体装置４では、図６（Ｂ）に示すように、めっき層４２２の表面が孔１１１の開口よりも孔１１１の内部側に存在する。
めっき層４２２は、未被覆領域１１１Ｂ１の全面を覆っておらず、未被覆領域１１１Ｂ１のうち、シード層１２１上の位置から、シード層１２１と孔１１１の半導体基板１１裏面側の開口との間の途中位置までを覆っている。
なお、めっき層４２２とめっき層１２２とは同様の材料で構成される。
他の点は、第一実施形態と同様である。
このような本実施形態では、図６（Ａ）に示すように、めっき層４２２を形成する際に、孔１１１の内部側でめっき層４２２の成長を止めればよい。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
めっき層４２２の成長にばらつきがあっても、バンプ１２３により貫通電極４２の高さを容易に揃えることができる。

（第五実施形態）
図７を参照して、本発明の第五実施形態について説明する。
第一乃至第四実施形態では、めっき層１２２，４２２は、孔１１１，２１１，３１１の内部を埋め込むように柱状に設けられていた。
これに対し、本実施形態では、図７に示すように、めっき層５２２は、膜状となっている。
本実施形態の貫通電極５２は、シード層１２１と、めっき層５２２と、はんだ５２３とを備える。本実施形態の半導体装置５は、貫通電極５２の構造が異なる点以外は、第一実施形態の半導体装置１と同じである。
めっき層５２２は、シード層１２１を覆うとともに、未被覆領域１１１Ｂ１のうち、シード層１２１上の位置から、シード層１２１と孔１１１の開口との間の途中位置までを覆っている。めっき層５２２の内側の空隙には、導電材料であるはんだ５２３が埋め込まれている。
このはんだ５２３は、めっき層５２２の内側に配置された柱状部と、この柱状部上に設けられ孔１１１の開口から突出した突出部とを備える。
このような半導体装置５は、めっき層５２２を形成する時間を短くすることにより、第一実施形態と同様の方法で製造することができる。
具体的には、図７（Ａ）に示すようにシード層１２１を形成した後、図７（Ｂ）に示すように、シード層１２１上に膜状のめっき層５２２を形成する。
その後、図７（Ｃ）に示すように、めっき層５２２の内側の空隙を埋め込むように、はんだ５２３を設ける。はんだ５２３は、はんだディッピング法、はんだ堆積法等により設けることができる。

このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、めっき層５２２を膜状に設けているため、めっき層５２２の成長に時間を要しない。

（第六実施形態）
図８を参照して、本発明の第六実施形態について説明する。
第一乃至第五実施形態では、めっき層１２２，４２２，５２２は、孔１１１，２１１，３１１の開口から突出していなかった。これに対し、本実施形態のめっき層６２２は、孔１１１の開口から突出している。
本実施形態の貫通電極６２は、シード層１２１と、めっき層６２２とを備えるものとなる。他の点は、第一実施形態と同様である。
めっき層６２２は、シード層１２１および未被覆領域１１１Ｂ１を覆うとともに、孔１１１の内部を埋め込む柱状部と、この柱状部上に設けられ、孔１１１の開口から突出した突出部とを備える。
突出部上には、Au層等を設けてもよく、また、突出部上にはんだ層を設けてもよい。
このような半導体装置６は、めっき層６２２の成長時間を長くすることにより、第一実施形態と略同様の方法で製造することができる。
なお、本実施形態における絶縁膜のうち、半導体基板１１の裏面上の絶縁膜の膜厚は数１００〜数１０００Å以上あることが好ましいが、孔１１１の側面を覆う絶縁膜の膜厚は、自然酸化膜程度であってもよい。

このような本実施形態によれば、第一実施形態と略同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、孔１１１の内部を埋め込む柱状部と、この柱状部上に設けられ、孔１１１の開口から突出した突出部とを備えるめっき層６２２が設けられているので、貫通電極６２を形成する際に、はんだバンプを設ける必要がない。これにより、貫通電極６２の形成に必要な製造工程を短縮することができる。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記各実施形態では、孔１１１、２１１，３１１の開口の径をＬとした場合、開口側から孔の深さ方向に沿ってＬ／１０以上の位置までの領域を未被覆領域１１１Ｂ１としたが、これに限られるものではない。
さらに、前記各実施形態では、絶縁膜１５上に直接シード層１２１，３２１を形成したが、これに限らず、絶縁膜を覆うバリア膜を設け、バリア膜上にシード層１２１，３２１を直接形成してもよい。

また、第二実施形態では、孔２１１の底面１１１Ａおよび側面２１１Ｂの全面を覆うようにシード層１２１を形成した後、シード層上にフォトレジストを設け、シード層の一部をエッチングにより除去したが、シード層１２１の形成方法は、これに限られない。たとえば、孔２１１の側面２１１Ｂが大きく湾曲しているような場合において、スパッタ法によりシード層１２１を形成すると、シード層１２１は、孔２１１の底面１１１Ａと、孔２１１の側面２１１Ｂのうち、底面１１１Ａ側の部分にのみ形成されることとなる。
従って、このようにしてシード層１２１を形成すればフォトレジストを設ける必要がなく、シード層１２１を簡便に形成することができる。

さらに、前記各実施形態では、孔１１１．２１１，３１１の形状を、それぞれいわゆるストレート形状、ボイウング形状、スキャロップ形状としたが、これに限らず、たとえば、孔の形状を孔の径が底面側に向かって小さくなる順テーパ形状、孔の径が開口側から底面側に向かって大きくなる逆テーパ形状としてもよい。
孔の形状を順テーパ形状とすれば、孔の側面にシード層を形成しやすくなる。また、半導体基板に複数の孔を設ける場合に、孔の配列ピッチが狭くても対応することが可能となる。
一方、孔の形状を逆テーパ形状とすれば、めっき層の抜けを確実に防止できる。

さらに、前記第一実施形態、第二実施形態、第四実施形態〜第六実施形態では、孔１１１，２１１の側面１１１Ｂ，２１１Ｂに対し、連続的に形成されたシード層１２１が設けられていたが、これに限らず、孔１１１，２１１の側面１１１Ｂ、２１１Ｂに対し間欠的にシード層を設けてもよい。
また、前記各実施形態では、孔１１１，２１１，３１１の底面１１１Ａ全面を覆うように、シード層１２１，３２１が設けられていたが、これに限らず、底面１１１Ａの一部にシード層により覆われない領域が形成されていてもよい。
ただし、前記各実施形態のように孔の底面全面を覆うようにシード層を形成した方が、めっき層の成長速度を速めることができるとともに、めっき層の孔からの抜けを確実に防止できる。

また、前記各実施形態では、貫通電極１２，３２，４２，５２，６２は、半導体基板１１を貫通するものであったが、これに限らず、たとえば、半導体基板上に設けられた絶縁性の層を貫通するものであってもよい。
さらには、前記各実施形態では、半導体装置１〜６の半導体基板１１の表面には配線層１３が設けられていたが、配線層はなくてもよい。たとえば、本発明にかかる半導体装置を、半導体チップ間に設置され、半導体チップ同士を電気的に接続するシリコンスペーサとしてもよい。

本発明の第一実施形態にかかる半導体装置を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す図である。 第一実施形態にかかる半導体装置の製造工程を示す図である。 本発明の第二実施形態にかかる半導体装置の製造工程を示す図である。 本発明の第三実施形態にかかる半導体装置の製造工程を示す図である。 本発明の第四実施形態にかかる半導体装置の製造工程を示す図である。 本発明の第五実施形態にかかる半導体装置の製造工程を示す図である。 本発明の第六実施形態にかかる半導体装置を示す断面図である。 未被覆領域を有しない半導体装置を示す断面図である。 従来の半導体装置の製造工程を示す図である。 従来の半導体装置の製造工程を示す図である。

符号の説明

Ｂ ボイド
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
５ 半導体装置
６ 半導体装置
１１ 半導体基板（半導体の層）
１２ 貫通電極
１３ 配線層
１４ 電極
１５ 絶縁膜
１６ 電極プラグ
３２ 貫通電極
３８ 保護膜
４２ 貫通電極
５２ 貫通電極
６２ 貫通電極
１１１ 孔
１１１Ａ 底面
１１１Ｂ 側面
１１１Ｂ１ 未被覆領域（第１の領域）
１２１ シード層
１２２ めっき層
１２３ バンプ
２１１ 孔
２１１Ｂ 側面
３１１ 孔
３１１Ｂ 側面
３１１Ｃ 溝
３２１ シード層
４２２ めっき層
５２２ めっき層
５２３ はんだ
６２２ めっき層
８００ 基板
８０１ ソース電極
８０２ 酸化膜
８０３ フォトレジスト膜
８０５ Ａｕ膜
８０６ Ａｕ層
９００ シリコン基板
９０１ 孔
９０２ 電着絶縁膜
９０３ めっき膜
９０４ 大径プラグ

Claims (13)

1. 孔が形成された絶縁性あるいは半導体の層と、
   前記層の前記孔内に設けられた貫通電極とを備えた半導体装置であって、
   前記貫通電極は、前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層と、
   めっき層とを備え、
   前記めっき層は、前記シード層と、前記第１の領域の少なくとも一部とを覆う半導体装置。
2. 請求項１に記載の半導体装置において、
   前記孔の側面は、孔の外側に向かって突出している半導体装置。
3. 請求項１に記載の半導体装置において、
   前記孔の側面には、孔の周方向に沿ったリング状の溝が複数形成されている半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置において、
   前記シード層は、前記孔の側面に対し、間欠的に設けられている半導体装置。
5. 請求項４に記載の半導体装置において、
   前記孔の側面には、孔の周方向に沿ったリング状の溝が複数形成されており、
   前記溝のうち、孔の底面側の部分に前記シード層が形成されている半導体装置。
6. 請求項１乃至５のいずれかに記載の半導体装置において、
   前記孔の開口の径をＬとした場合、前記孔の開口から前記孔の底面に向かってＬ／１０以上の位置までの領域が前記第１の領域とされる半導体装置。
7. 請求項６に記載の半導体装置において、
   前記孔の開口の径をＬとした場合、前記孔の開口から前記孔の底面に向かってＬ／２以上の位置までの領域が前記第１の領域とされる半導体装置
8. 請求項１乃至７のいずれかに記載の半導体装置において、
   前記めっき層は、前記孔内部を埋め込むとともに、前記孔の開口から突出しないように設けられ、
   前記めっき層上には、導体材料が配置される半導体装置。
9. 請求項１乃至７のいずれかに記載の半導体装置において、
   前記めっき層は、前記孔内部を埋め込むとともに、前記孔の開口から突出している半導体装置。
10. 請求項１乃至９に記載の半導体装置において、
    前記孔の側面は絶縁膜、あるいは、絶縁膜および金属の拡散を防止するためのバリア膜からなる多層膜で覆われており、
    前記絶縁膜、あるいは、前記多層膜上に前記シード層が形成されている半導体装置。
11. 請求項１乃至１０に記載の半導体装置において、
    前記孔が形成される前記層は、半導体基板である半導体装置。
12. 絶縁性あるいは半導体の層に孔を形成する工程と、
    前記孔の底面を覆うととともに、前記孔の側面のうち、前記孔の開口から、前記孔の開口と前記孔の底面との間の所定の位置までの第１の領域を未被覆とし、前記所定の位置から、前記孔の底面までの第２の領域を覆うシード層を形成する工程と、
    前記シード層と、前記第１の領域のうち少なくとも一部とを覆うめっき層を形成する工程とを備える半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    シード層を形成する前記工程では、
    前記孔の底面および側面を覆うシード層を形成した後、前記シード層のうち、前記孔の開口側から、前記孔の開口と前記孔の底面との間の所定の位置までの領域を選択的に除去し、前記シード層により覆われていない前記第１の領域を形成する半導体装置の製造方法。
    

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