JP2008047661A - 成膜装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】カバレッジを低下させずに成膜速度を速くすることができる成膜装置を提供する。
【解決手段】本発明に係る成膜装置は、表面に半導体基板１が載置されるステージ１４と、ステージ１４の上方に位置し、ステージ１４の表面と略平行に配置された第１のスパッタリングターゲット３４と、ステージ１４の斜め上方に位置し、ステージ１４の表面に対して斜めに配置された第２のスパッタリングターゲット３６とを具備する。この成膜装置によれば、膜となる物質の粒子は、第１のスパッタリングターゲット３４だけではなく第２のスパッタリングターゲット３６からも飛来する。このため、膜が形成される物の表面に凹凸があっても、この凹凸の斜面部分に対する粒子の入射密度は、一部が従来と比較して大きくなる。従って、凹凸部分における膜のカバレッジを低下させずに、成膜速度を従来と比較して速くすることができる。
【選択図】図２

Description

本発明は、成膜装置及び半導体装置の製造方法に関する。特に本発明は、カバレッジを低下させずに成膜速度を速くすることができる成膜装置及び半導体装置の製造方法に関する。

図４は従来の成膜装置の構成を説明する為の平面図であり、図５は図４に示した成膜装置で成膜されるＡｌ合金膜の構成を説明する為の断面図である。両図を用いて、シリコン基板１００にＡｌ合金配線となるＡｌ合金膜を形成する従来方法を説明する。

まず、複数のシリコン基板１００を、搬入口１１により搬送チャンバー１１０に搬入する。シリコン基板１００には、予め層間絶縁膜１０２及び接続孔１０２ａが形成されている。次いで、シリコン基板１００を第１のスパッタリングチャンバー１２０に搬入し、スパッタリングを行う。これにより、層間絶縁膜１０２上及び接続孔１０２ａの内部にはバリアメタル膜１０３が形成される。

次いで、シリコン基板１００を第１のスパッタリングチャンバー１２０から第２のスパッタリングチャンバー１３１に搬送し、第２のスパッタリングチャンバー１３１を用いてバリアメタル膜１０３上にＡｌ合金膜１０４ａを形成する。このとき、接続孔１０２ａの内部においてＡｌ合金膜１０４ａのカバレッジが良くなるように、シリコン基板１００を加熱せず、かつ成膜速度を遅くする。

次いで、シリコン基板１００を第２のスパッタリングチャンバー１３１から第３のスパッタリングチャンバー１３２に搬送し、第３のスパッタリングチャンバー１３２を用いてＡｌ合金膜１０４ａ上にＡｌ合金膜１０４ｂを形成する。このとき、シリコン基板１００を加熱し、かつＡｌ合金膜１０４ａを形成するときと比較して成膜速度を速くする。

次いで、シリコン基板１００を第３のスパッタリングチャンバー１３２から第４のスパッタリングチャンバー１４０に搬送し、第４のスパッタリングチャンバー１４０を用いてＡｌ合金膜１０４ｂ上に反射防止膜１０５を形成する。本技術に類似する技術が、特許文献１に開示されている。

上記した第１〜第４のスパッタリング装置それぞれにおいて、スパッタリングターゲットはシリコン基板１００の上方に、シリコン基板１００と平行に配置されている（図示せず）。

特開２００１−１７６９６２号公報（第４段落、図６）

上記した工程において、バリアメタル膜を形成するために必要な時間、及び反射防止膜を形成するために必要な時間それぞれは、Ａｌ合金膜を形成するために必要な時間と比較して十分短い。このため、Ａｌ合金膜の成膜速度を速くして成膜に必要な時間を短くすると、半導体装置の生産効率が向上する。しかし、層間絶縁膜には接続孔が形成されており、接続孔におけるＡｌ合金膜のカバレッジを高くするためには、従来はＡｌ合金膜の初期の成膜速度を低くする必要があった。

本発明は上記のような事情を考慮してなされたものであり、その目的は、カバレッジを低下させずに成膜速度を速くすることができる成膜装置及び半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明に係る成膜装置は、表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットとを具備する。

この成膜装置によれば、膜となる物質の粒子は、前記第１のスパッタリングターゲットだけではなく前記第２のスパッタリングターゲットからも飛来する。このため、膜が形成される物（例えば層間絶縁膜）の表面に凹凸があっても、この凹凸の斜面部分に対する粒子の入射密度は従来と比較して大きくなる。従って、凹凸部分の斜面部分における成膜速度は従来と比較して速く、凹凸がない部分における成膜速度との差が従来と比較して小さくなる。このため、凹凸部分の斜面部分における膜のカバレッジを低下させずに、成膜速度を従来と比較して速くすることができる。

３つ以上の前記第２のスパッタリングターゲットを設け、互いに隣に位置する２つの前記第２のスパッタリングターゲットの中心それぞれと前記ステージの中心とを結ぶ２本の直線が成す角度は、いずれの前記２つの第２のスパッタリングターゲットを選択しても全て略等しくするのが好ましい。
前記第１及び第２のスパッタリングターゲットは、例えばＡｌ合金ターゲットである。

本発明に係る他の成膜装置は、搬送チャンバーと、
前記搬送チャンバーに繋がっている第１の処理チャンバーと、
前記搬送チャンバーに繋がっている複数の第２の処理チャンバーと、
を具備し、
前記複数の第２の処理チャンバーそれぞれは、
表面に半導体基板が載置されるステージと、
前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、
前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットとを有する。

この成膜装置によれば、カバレッジを低下させずに前記第２の処理チャンバーにおける処理時間を短くすることができる。 前記半導体基板が、前記第１の処理チャンバーによって処理された後に前記第２の処理チャンバーに搬送され、かつ
前記第１の処理チャンバーにおける処理時間は前記第２の処理チャンバーにおける処理時間より短い（例えば半分以下）場合、前記複数の第２の処理チャンバーを並行動作させることにより、前記成膜装置における処理時間を短くすることができる。

本発明に係る半導体装置の製造方法は、表面に半導体基板が載置されるステージの上方に、第１のスパッタリングターゲットを前記ステージの表面と略平行に配置し、
前記ステージの斜め上方に、第２のスパッタリングターゲットを前記ステージの表面に対して斜めに配置し、
前記ステージの表面上に半導体基板を載置し、前記第１及び第２のスパッタリングターゲットを用いたスパッタリングにより、前記半導体基板に膜を形成する工程を具備する。

この半導体装置の製造方法において、前記第１及び第２のスパッタリングターゲットは例えばＡｌ合金ターゲットであり、前記半導体基板は、例えば層間絶縁膜及び前記層間絶縁膜に形成された接続孔を具備する。この場合、前記スパッタリングにより、半導体装置の配線となるＡｌ合金膜が前記層間絶縁膜上及び前記接続孔内に形成される。この場合、前記Ａｌ合金膜の厚さは、例えば２０００ｎｍ以上である。

本発明に係る他の半導体装置の製造方法は、搬送チャンバーと、
前記搬送チャンバーに繋がっている第１の処理チャンバーと、
表面に半導体基板が載置されるステージと、前記ステージの上方に位置していて前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、前記ステージの斜め上方に位置していて前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットと、を有しており、前記搬送チャンバーに繋がっている複数の第２の処理チャンバーと、
を具備するスパッタリング装置を準備し、
前記第１の処理チャンバーを用いて複数の半導体基板を順次処理し、
前記第１の処理チャンバーによって処理された複数の半導体基板を、前記複数の第２の処理チャンバーを用いて並行処理することにより、前記複数の半導体基板それぞれに同一の膜を形成する。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る成膜装置の構成を説明する為の平面図である。この成膜装置はシリコン基板にＡｌ合金配線となるＡｌ合金膜を形成する装置であり、バリアメタル膜を形成するための第１のスパッタリングチャンバー２０、Ａｌ合金膜を形成するための複数の第２のスパッタリングチャンバー３０、及び反射防止膜を形成するための第３のスパッタリングチャンバー４０それぞれを、スリットバルブ１２を介して搬送チャンバー１０につなげた構成を有している。搬送チャンバー１０の内部には、搬入口１１から複数のシリコン基板が搬入及び搬出される。

上記した従来技術では、２つのスパッタリング装置を用いて一つのシリコン基板にＡｌ合金膜を形成していた。これに対して、本実施形態では、第２のスパッタリングチャンバー３０それぞれが互いに異なるシリコン基板にＡｌ合金膜を形成するため、複数の第２のスパッタリングチャンバー３０を用いて複数のシリコン基板を並行処理することができる。

図２（Ａ）及び（Ｂ）は、それぞれ第２のスパッタリングチャンバー３０の構成を説明する為の平面概略図及び縦断面図である。第２のスパッタリングチャンバー３０には排気ポンプ１６が繋がっている。

第２のスパッタリングチャンバー３０の中には、表面にシリコン基板１が載置されるステージ１４、スパッタリングターゲット３４、及び複数のスパッタリングターゲット３６(本図の例では３個)が配置されている。スパッタリングターゲット３４はステージ１４の上方に位置しており、ステージ１４の表面と略平行に配置されている。スパッタリングターゲット３４はステージ１４の斜め上方に位置しており、ステージ１４の表面に対して斜めに配置されている。互いに隣に位置する２つのスパッタリングターゲット３６の中心それぞれとステージ１４の中心とを結ぶ２本の直線が成す角度は、いずれの２つのスパッタリングターゲット３６を選択しても全て略等しい。すなわちステージ１４を中心とした場合に、複数のスパッタリングターゲット３６は等間隔で配置されている。スパッタリングターゲット３４それぞれからステージ１４までの距離は、互いに独立して調節することが可能である。

スパッタリングターゲット３４は電極３８ａ上に保持されており、複数のスパッタリングターゲット３６は互いに異なる電極３８ｂ上に保持されている。電極３８ａ及び複数の電極３８ｂそれぞれの入力は、互いに独立して制御することが可能である。

なお、本図に示した例では、スパッタリングターゲット３４の径はスパッタリングターゲット３６の径より大きいが、これに限定されない。また、ステージ１４の表面に対する複数のスパッタリングターゲット３６それぞれの表面の角度は、互いに同一でもよいし異なっていてもよい。

次に、図３の各図を用いて、本実施形態に係る成膜装置を用いてＡｌ合金配線となるＡｌ合金膜を形成する方法を説明する。シリコン基板１上には、予め層間絶縁膜２及び接続孔２ａが形成されている。接続孔２ａは、例えばウェットエッチングとドライエッチングを併用して形成されるが、ドライエッチングのみで形成されても良い。

まず、シリコン基板１を第１のスパッタリングチャンバー２０に搬送し、スパッタリングを行う。これにより、図３（Ａ）に示すように、層間絶縁膜２上、接続孔２ａの内壁、及び接続孔２ａの底に露出しているシリコン基板１上にはバリアメタル膜３が形成される。バリアメタル膜３は、例えばＴｉＮ膜上にＴｉ膜を積層した膜であり、その厚さは例えば５０ｎｍである。第１のスパッタリングチャンバー２０における処理時間は、後述する第２のスパッタリングチャンバー３０における処理時間より短く、例えば半分以下である。

次いで、シリコン基板１をいずれかの第２のスパッタリングチャンバー３０に搬送する。次いで、シリコン基板１を加熱しない状態でスパッタリングを行う。このとき、スパッタリングターゲット３４，３６それぞれとシリコン基板１の距離は、いずれも２００ｍｍ以上にするのが好ましい。これにより、図３（Ｂ）に示すように、バリアメタル膜３上にはＡｌ合金膜４が薄く（例えば４００ｎｍ）形成される。本工程において、Ａｌ合金の粒子は、スパッタリングターゲット３４だけではなくスパッタリングターゲット３６からも飛来する。このため、接続孔２ａの内壁に対するＡｌ合金の粒子の入射密度は従来と比較して大きくなる。従って、接続孔２ａの内壁におけるＡｌ合金膜４の成膜速度は従来と比較して速く、層間絶縁膜２上におけるＡｌ合金膜４の成膜速度との差が従来と比較して小さくなる。このため、接続孔２ａにおけるＡｌ合金膜４のカバレッジを低下させずに、Ａｌ合金膜４の成膜速度を従来と比較して速くすることができる。

その後、第２のスパッタリングチャンバー３０内でのスパッタリングを続けつつ、シリコン基板１を例えば４００℃に加熱する。このとき、スパッタリングターゲット３４，３６それぞれとシリコン基板１の距離を短くしない。これにより、図３（Ｃ）に示すように、Ａｌ合金膜４の膜厚は厚くなる。そして、接続孔２ａの中に起因したＡｌ合金膜４表面の凹凸が小さくなった後、スパッタリングのための入力を上げてＡｌ合金膜４の堆積速度を速くする。

これらの工程においても、Ａｌ合金の粒子はスパッタリングターゲット３４，３６それぞれから飛来するため、Ａｌ合金膜４のカバレッジを低下させずにＡｌ合金膜４の成膜速度を従来と比較して速くすることができる。最終的にＡｌ合金膜４の厚さを、例えば２０００ｎｍ以上にする。

また、成膜速度が従来と比較して速いため、Ａｌ合金膜４に加わる熱負荷は従来と比較して小さくなる。このため、Ａｌ合金膜４のグレインサイズは従来と比較して小さくなる。また、Ａｌ合金膜４を第２のスパッタリングチャンバー３０で形成するため、従来のように、Ａｌ合金膜を成膜している途中で真空度が低い搬送チャンバー１０にシリコン基板１を搬送する必要がない。従って、Ａｌ合金膜４の表面状態が従来と比較して良好になる。

上記したように、複数の第２のスパッタリングチャンバー３０を用いて複数のシリコン基板１を並行処理することにより、複数のシリコン基板１にＡｌ合金膜４を並行して形成することができる。また、上記したようにＡｌ合金膜４の成膜速度を従来と比較して速くすることができる。従って、半導体装置の生産効率を向上させることができる。

また、従来のようにＡｌ合金膜を成膜している途中でシリコン基板１を搬送する必要がない。このため、シリコン基板１を搬送するための時間が不要になる分、半導体装置の生産効率をさらに向上させることができる。

次いで、シリコン基板１を第３のスパッタリングチャンバー４０に搬送し、スパッタリングを行う。これにより、図３（Ｄ）に示すように、Ａｌ合金膜４上には反射防止膜５が形成される。反射防止膜５は例えばＴｉＮ膜であり、その厚さは例えば４０ｎｍである。第３のスパッタリングチャンバー４０における処理時間は、第２のスパッタリングチャンバー３０における処理時間より短く、例えば半分以下である。

その後、反射防止膜５上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、反射防止膜５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして反射防止膜５、Ａｌ合金膜４、及びバリアメタル膜３をエッチングする。これにより反射防止膜５、Ａｌ合金膜４、及びバリアメタル膜３は選択的に除去され、Ａｌ合金配線が形成される。

上記したように、Ａｌ合金膜４のグレインサイズは従来と比較して小さくなるため、Ａｌ合金膜４の表面状態は良くなり、フォトレジスト膜を露光する工程においてピントを合わせやすくなる。従って、レジストパターンの現像残りが少なくなり、反射防止膜５、Ａｌ合金膜４、及びバリアメタル膜３のエッチング残りが少なくなる。

以上、本発明の実施形態によれば、第２のスパッタリングチャンバー３０の中に、スパッタリングターゲット３４及び複数のスパッタリングターゲット３６(本図の例では３つ)を配置したため、Ａｌ合金膜４のカバレッジを低下させずにＡｌ合金膜４の成膜速度を従来と比較して速くすることができる。また、Ａｌ合金膜４のグレインサイズが小さくなるため、Ａｌ合金膜４の表面状態が良好になる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば図３の例では、第１層目の層間絶縁膜上にＡｌ合金膜を形成する場合を示したが、第２層目以降の層間絶縁膜上及びこの層間絶縁膜に形成された接続孔内にＡｌ合金膜を形成する場合にも本発明を適用することは可能である。また、Ａｌ合金膜の代わりに、Ｃｕ配線となるＣｕ膜をスパッタリング法により形成してもよい。

本発明の実施形態に係る成膜装置の構成を説明する為の平面図。 （Ａ）及び（Ｂ）は、それぞれスパッタリングチャンバー３０の構成を説明する為の平面概略図及び縦断面図。 各図は、Ａｌ合金配線となるＡｌ合金膜を形成する方法を説明する為の断面図。 従来の成膜装置の構成を説明する為の平面図。 図４に示した成膜装置で成膜されるＡｌ合金膜の構成を説明する為の断面図。

符号の説明

１，１００…シリコン基板、２，１０２…層間絶縁膜、２ａ，１０２ａ…接続孔、３，１０３…バリアメタル膜、４，１０４ａ，１０４ｂ…Ａｌ合金膜、５，１０５…反射防止膜、１０，１１０…搬送チャンバー、１１…挿入口、１２…スリットバルブ、１４…ステージ、１６…排気ポンプ、２０，３０，４０，１２０，１３１，１３２，１４０…スパッタリングチャンバー、３４，３６…スパッタリングターゲット、３８ａ，３８ｂ…電極

Claims (9)

1. 表面に半導体基板が載置されるステージと、
   前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、
   前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットと、
   を具備する成膜装置。
2. ３つ以上の前記第２のスパッタリングターゲットを具備し、
   互いに隣に位置する２つの前記第２のスパッタリングターゲットの中心それぞれと前記ステージの中心とを結ぶ２本の直線が成す角度は、いずれの前記２つの第２のスパッタリングターゲットを選択しても全て略等しい請求項１に記載の成膜装置。
3. 前記第１及び第２のスパッタリングターゲットはＡｌ合金ターゲットである請求項１又は２に記載の成膜装置。
4. 搬送チャンバーと、
   前記搬送チャンバーに繋がっている第１の処理チャンバーと、
   前記搬送チャンバーに繋がっている複数の第２の処理チャンバーと、
   を具備し、
   前記複数の第２の処理チャンバーそれぞれは、
   表面に半導体基板が載置されるステージと、
   前記ステージの上方に位置し、前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、
   前記ステージの斜め上方に位置し、前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットと、
   を有する成膜装置。
5. 前記半導体基板は、前記第１の処理チャンバーによって処理された後、前記第２の処理チャンバーに搬送され、
   前記第１の処理チャンバーにおける処理時間は前記第２の処理チャンバーにおける処理時間より短い請求項４に記載の成膜装置。
6. 表面に半導体基板が載置されるステージの上方に、第１のスパッタリングターゲットを前記ステージの表面と略平行に配置し、
   前記ステージの斜め上方に、第２のスパッタリングターゲットを前記ステージの表面に対して斜めに配置し、
   前記ステージの表面上に半導体基板を載置し、前記第１及び第２のスパッタリングターゲットを用いたスパッタリングにより、前記半導体基板に膜を形成する工程を具備する半導体装置の製造方法。
7. 前記第１及び第２のスパッタリングターゲットはＡｌ合金ターゲットであり、
   前記半導体基板は、層間絶縁膜及び前記層間絶縁膜に形成された接続孔を具備し、
   前記スパッタリングにより、半導体装置の配線となるＡｌ合金膜が前記層間絶縁膜上及び前記接続孔内に形成される請求項６に記載の半導体装置の製造方法。
8. 前記Ａｌ合金膜の厚さを２０００ｎｍ以上にする請求項７に記載の半導体装置の製造方法。
9. 搬送チャンバーと、
   前記搬送チャンバーに繋がっている第１の処理チャンバーと、
   表面に半導体基板が載置されるステージと、前記ステージの上方に位置していて前記ステージの表面と略平行に配置された第１のスパッタリングターゲットと、前記ステージの斜め上方に位置していて前記ステージの表面に対して斜めに配置された第２のスパッタリングターゲットと、を有しており、前記搬送チャンバーに繋がっている複数の第２の処理チャンバーと、
   を具備するスパッタリング装置を準備し、
   前記第１の処理チャンバーを用いて複数の半導体基板を順次処理し、
   前記第１の処理チャンバーによって処理された複数の半導体基板を、前記複数の第２の処理チャンバーを用いて並行処理することにより、前記複数の半導体基板それぞれに同一の膜を形成する、半導体装置の製造方法。
   

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