JP2007318138A - 不揮発性記憶装置の動作方法 - Google Patents

Abstract

【課題】不揮発性記憶装置の動作方法を提供する。
【解決手段】半導体基板に形成されて、それらの間にチャネル領域を画定するソース領域及びドレイン領域、チャネル領域上に積層されたトンネル絶縁膜、電荷保存層及び制御ゲート電極を備える記憶セルを有する不揮発性記憶装置の動作方法は、ゲート電極に負電圧を印加し、ソース領域及びドレイン領域のうち、少なくとも１つに正電圧を印加して、トンネル絶縁膜内に正孔を注入するステップと、トンネル絶縁膜内に注入された正孔は、トンネル絶縁膜内にトラップされた負電荷と再結合して、トンネル絶縁膜内の負電荷を除去するステップと、を含む。これにより、トンネル絶縁膜内にトラップされた電子を除去することにより、書き込み／消去サイクルが行われる間にトンネル絶縁膜に蓄積される電子の数が著しく減少して、データ変化の少ない高信頼性を有する。
【選択図】図３

Description

本発明は、半導体装置の動作方法に関し、さらに詳細には、不揮発性記憶装置の信頼性を改善することができる動作方法に関する。

代表的な不揮発性記憶装置としてはフラッシュ記憶装置があり、トンネル絶縁膜を通って電荷保存層に電荷が供給されるか、または電荷保存層の電荷の除去によってデータが書込まれるか、または消去される。初期状態で記憶セルの電荷保存層に負電荷が蓄積されれば、セルトランジスタの閾値電圧が高くなり、前記電荷保存層に保存された負電荷が除去されれば、セルトランジスタの閾値電圧が低くなる。記憶セルトランジスタは、電荷保存層に保存された電荷量によってその閾値電圧が変わる。したがって、書き込み状態の閾値電圧と消去状態の閾値電圧との間の任意の読み出し電圧でチャネル電流を感知することにより、０または１を判断することができる。不揮発性記憶装置の記憶セルアレイは、複数の記憶セルから構成されるが、セルアレイを構成する記憶セルの閾値電圧は、多様な理由によって分布される。書き込み閾値電圧と消去閾値電圧との間隔が狭い場合、記憶セルの閾値電圧の分布は、データの識別を不可能にする原因となりうる。

記憶装置の小型化及び大容量化を実現するために、マルチビットセルまたはマルチレベルセルと称される記憶装置が開示された。これらは、記憶セルの閾値電圧を複数の区間に区分し、それぞれの閾値電圧レベルにデータビットを与えて複数のデータビットを保存する方式を採択している。マルチレベルセルは、データ状態の間隔が狭い。したがって、閾値電圧の分布を厳しく制御することにより信頼性を確保することは、マルチレベルセルの正常な動作のために非常に重要である。

図１は、従来のマルチレベルセルのデータ状態による閾値電圧の分布及び外部環境による分布の変化を示すグラフである。
グラフで、横軸は、閾値電圧であり、縦軸は、分布数である。点線で表示されたものは、不揮発性記憶装置の信頼性の基準の１つである耐久性テストのために、書き込み／消去サイクルを１万回実施した記憶セルの閾値電圧の分布を示し、実線で表示されたものは、１万回の書き込み／消去サイクルの後、１５０℃で２４時間ベイクされた記憶セルの閾値電圧の分布を示す。

図１に示すように、マルチレベル記憶セルの閾値電圧は、データ状態によって００、０１、１０、１１に区分することができ、それぞれのデータ状態で所定の分布を有する。０、１の値を表現できる単一レベルの記憶セルである場合、データ状態間の閾値電圧の間隔が広いため分布が許容されうるが、データ状態間の閾値電圧の間隔が狭い場合、分布が厳しく管理されねばならない。

１万回の書き込み／消去サイクルの後、閾値電圧の分布は、データ状態間の区分が可能な程度である。しかし、１５０℃で２４時間ベイクされることにより、記憶セルの閾値電圧がシフトされ、分布が増加して、データ状態を区別することが難しい。特に、このグラフは、０１と１１との間で閾値電圧が重畳される記憶セルが発見されて、セルトランジスタの信頼性が低下するということを表す。

図２は、ベイクされることによる閾値電圧のシフト及び分布の増加を説明するためのバンドダイアグラムである。
図２に示すように、浮遊ゲートＦＧまたは基板ＳＢの電子が、トンネル絶縁膜Ｔｏｘを介してトンネリングされる書き込み／消去サイクルを繰り返すことによって、トンネル絶縁膜Ｔｏｘに欠陥が発生し、この欠陥に電子がトラップされる。トンネル絶縁膜Ｔｏｘにトラップされる電子の数は、記憶セルごとに一定ではないが、書き込み及び消去動作以後に確認することによって、閾値電圧の分布を減少させることができる。しかし、正常な分布を有する記憶セルをベイクすれば、トンネル絶縁膜Ｔｏｘにトラップされた電子がデトラップされて、記憶セルの閾値電圧がシフトされ、分布が増加して、保存された情報が変わるセルが発見される恐れがある。

本発明の目的は、トンネル絶縁膜にトラップされた電子がデトラップされることによって発生する閾値電圧のシフト及び分布の増加を最小化するために、トンネル絶縁膜内にトラップされた電子を除去することができる方法を提供することにある。
本発明の他の目的は、書き込み／消去サイクルが繰り返される間にトンネル絶縁膜に蓄積される電子の数を減少させることができる不揮発性記憶装置の動作方法を提供することにある。

前記技術的課題を解決するために、本発明は、トンネル絶縁膜に正孔を注入して再結合によって、トラップされた電子を除去する方法を提供する。
不揮発性記憶装置は、半導体基板に形成されて、それらの間にチャネル領域を画定するソース領域及びドレイン領域、前記チャネル領域上に積層されたトンネル絶縁膜、電荷保存層及び制御ゲート電極を備える記憶セルを有する。本発明は、前記ゲート電極に負電圧を印加し、前記ソース領域及び前記ドレイン領域のうち少なくとも１つに正電圧を印加して、前記トンネル絶縁膜内に正孔を注入するステップを含む。前記トンネル絶縁膜内に注入された正孔は、前記トンネル絶縁膜内にトラップされた負電荷と再結合して、トンネル絶縁膜内の負電荷を除去する。

本発明で前記正孔は、トンネル絶縁膜内に注入されてトンネル絶縁膜内の負電荷を除去する。したがって、前記ゲート電極に印加される負電圧は、正孔が前記トンネル絶縁膜を通ってトンネリングされる電圧より低いことが望ましい。
本発明に係る不揮発性記憶装置の動作は、前記電荷保存層に負電荷を供給する書き込みステップと、前記電荷保存層に保存された負電荷を除去する消去ステップと、を含む。そして、消去された記憶セルの閾値電圧を確認して、制限値以下の閾値電圧を有する記憶セルの閾値電圧を制限値以上に上げる初期化のための予備書き込みステップをさらに含む。前記予備書き込みステップで、前記電荷保存層に負電荷を供給して、過消去された記憶セルを初期化する。

トンネル絶縁膜内に正孔を注入して、トンネル絶縁膜内の負電荷を除去するステップは、消去ステップと予備書き込みステップとの間に実施する方法、予備書き込みステップの後に実施する方法、書き込みステップと消去ステップとの間に実施する方法の中から選択することができる。

本発明の不揮発性記憶装置によれば、書き込み／消去サイクルが行われる間に、トンネル絶縁膜に蓄積される電子の数が著しく減少して、データ変化の少ない高信頼性を有する。
不揮発性記憶装置の信頼性の確保のために記憶セルの構造を変更することには限界があるが、本発明は、不揮発性記憶装置の動作方法を変更して信頼性を確保することができるため、不揮発性記憶装置の構造的な限界を克服することができる。

以下、添付した図面を参照して、本発明の望ましい実施形態を詳しく説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されて示されている。また、層が他の層または基板“上”にあると説明される場合、それは、他の層または基板上に直接的に形成されるか、またはそれらの間に第３の層が介在されうる。明細書全般にわたって同じ参照番号で表示された部分は、同じ構成要素を示す。

図３は、本発明に係る記憶装置の動作方法を説明するための図面であって、正孔の注入によってトンネル絶縁膜内にトラップされた電子が除去される過程を説明するための図面である。
図３に示すように、不揮発性記憶装置は、半導体基板１０に形成されたソース領域１２及びドレイン領域１４を備える。前記ソース領域１２と前記ドレイン領域１４との間にチャネル領域が画定され、前記チャネル領域上にトンネル絶縁膜１６、電荷保存層１８、ブロッキング絶縁膜２０及び制御ゲート電極２２が積層される。前記電荷保存層１８は、浮遊ゲートまたは電荷トラップ絶縁層であることができ、金属またはシリコンナノクリスタルが内在した絶縁層であることもできる。また、前記ブロキング層は、シルリコン酸化膜、シリコン窒化膜または金属酸化膜などの高誘電膜を備えることができる。

一般的に、不揮発性記憶装置の書き込み及び消去動作は、ＦＮ（ファウラー・ノルドハイム）トンネリングまたはホットキャリア注入方法を使用する。この過程において、前記トンネル絶縁膜１６を通って電荷が移動する。数回の書き込み／消去サイクルが行われる間に前記トンネル絶縁膜１６に欠陥が発生し、前記トンネル絶縁膜１６を通過して前記半導体基板１０または前記電荷保存層１８に到達していない電子は、エネルギー状態の低い欠陥にトラップされて、前記トンネル絶縁膜１６に蓄積される。前記トンネル絶縁膜１６に蓄積される電荷量は、書き込み／消去回数、物性及び構造の偏差などの多様な原因によってセルアレイで分布を有する。前記トンネル絶縁膜１６に蓄積された電子は、データ維持状態で外部環境によって放出され、放出された電子によって狭幅に分布が調節された記憶セルの閾値電圧がシフトされ、分布が増加して、データの状態が変化する。

本発明は、データ維持状態で閾値電圧のシフト及び分布の増加を抑制するための方法として、前記トンネル絶縁膜１６に蓄積された電子を書き込み／消去サイクル毎に、または所定回数の書き込み／消去サイクル毎に除去する過程を含む。

前記トンネル絶縁膜１６に蓄積された電子は、正孔と再結合して除去することができる。前記ソース領域１２及び前記ドレイン領域１４のうち、少なくとも１つに深い空乏層を形成し、バンド間のトンネリングによって発生した正孔を前記トンネル絶縁膜１６内に注入することができる。具体的に、前記制御ゲート電極Ｖｇに前記トンネル絶縁膜１６に負電位が誘導されるように十分な負電圧を印加して、半導体基板１０の表面に正孔を蓄積し、前記ドレイン領域１４には、十分に高い正電圧を印加して、深い空乏層でバンド間のトンネリング（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ：ＢＴＢＴ）を誘導する。

図４に示すように、前記トンネル絶縁膜１６と重畳された部分のドレイン領域１４に深い空乏層１４ｄが形成され、深い空乏層でバンドの幅が縮小することによって、バンド間のトンネリングが誘導される。バンド間のトンネリングによって生成された正孔は、ゲート電圧によって前記トンネル絶縁膜１６に注入されるか、または側方向に拡散されて、チャネル領域でゲート電圧によって前記トンネル絶縁膜１６に注入される。バンド間のトンネリングによって生成された正孔は、負のゲート電圧によってエネルギーを得て、前記トンネル絶縁膜１６に注入されうる高いエネルギーのホットキャリアになることができる。前記トンネル絶縁膜１６に注入された正孔は、トラップされた電子と再結合されて、前記トンネル絶縁膜１６内の電子を除去する。本発明によれば、前記トンネル絶縁膜１６にトラップされて蓄積される電子の数が減少して、劣悪な外部環境が反映された高温のベイク工程の後にデトラップされる電子の数を最小化することができる。

バンド間のトンネリングによって生成された正孔は、前記ドレイン領域１４と重畳されたトンネル絶縁膜、及び前記ドレイン領域１４の付近のチャネル領域上のトンネル絶縁膜内にトラップされた電子を除去する。不揮発性記憶装置の高集積化によって、ナノスケールにチャネル長が縮小されれば、すべてのチャネル領域の上部のトンネル絶縁膜で電子を除去することもできる。

以上では、前記ドレイン領域１４に正電圧を印加することを例示したが、前記ソース領域１２にも、前記ドレイン領域１４と共に正電圧を印加して、ソース領域１２に隣接したトンネル絶縁膜内にトラップされた電子も除去することができる。
不揮発性記憶装置の動作は、書き込み及び消去動作を含む。初期に不揮発性記憶装置は、初期閾値電圧に調整されており、書き込み及び消去動作によってデータが記録される。不揮発性記憶装置の消去は、ブロック単位またはセクター単位で行われる。複数の記憶セルが同時に消去されるため、消去された記憶セルの閾値電圧は、確率分布を示す。記憶セルが所定の閾値電圧以下に過消去された状態でデータが歪曲され、過消去された記憶セルは、以後に書き込まれたとき、閾値電圧の分布を増加させる原因となりうる。したがって、記憶セルの閾値電圧を確認して、過消去状態である記憶セルの閾値電圧を所定値以上に上げる予期書き込みステップが必要である。

図５ないし図７は、それぞれ不揮発性記憶装置の動作過程において、トンネル絶縁膜内に蓄積される電子の数を減少させることができる方法を説明するためのフローチャートである。
図５に示すように、本発明の第１実施形態で、トンネル絶縁膜内に蓄積される電子の数を減少させるために、消去動作の後、予備書き込みステップの前に正孔注入を実施する。不揮発性記憶装置の書き込み動作（Ｓ１）と消去動作（Ｓ３）との間には、書き込まれたデータが維持され、かつ読み出し動作が行われる維持ステップ（Ｓ２）がある。前記維持ステップ（Ｓ２）で、電荷保存層に保存された電子が損失される数は厳しく管理されている。前記維持ステップ（Ｓ２）で、記憶セルの閾値電圧は、トンネル絶縁膜にトラップされた電子の電荷量が反映された値である。トンネル絶縁膜にトラップされた電子の数は、記憶セル毎に異なるため、トンネル絶縁膜にトラップされた電子が除去されれば、所定の幅に制限された閾値電圧の分布が増加する。本発明は、これを防止するために、前記維持ステップで、最小限の電子トンネル絶縁膜内に存在するように、消去動作（Ｓ３）と予備書き込み動作（Ｓ５）との間に正孔注入（Ｓ４）を実施する。前述のように、ソース領域及びドレイン領域のうち少なくとも１つのジャンクションの付近で、バンド間のトンネリングに発生した正孔をトンネル絶縁膜内に注入することができる。

消去動作（Ｓ３）の後に正孔注入（Ｓ４）を実施することによって、正孔注入による閾値電圧の変化が反映されて、予備書き込み動作（Ｓ５）の後に記憶セルの閾値電圧の分布が所定の幅以下に管理されることができる。
図６は、本発明の第２実施形態によってトンネル絶縁膜内に電子が蓄積されることを最小化することができる方法を説明するためのフローチャートである。

図６に示すように、前記第１実施形態と同様に、この実施形態でも、維持ステップでトンネル絶縁膜内にトラップされた電子の数を最小化するための方法として正孔注入を実施する。この実施形態で、正孔注入（Ｓ１５）は、予備書き込み（Ｓ１４）の後、次の書き込み動作（Ｓ１１）の前に実施する。消去動作（Ｓ１３）と予備書き込み動作（Ｓ１４）との間に正孔注入を実施する場合、予備書き込みされた記憶セルの閾値電圧は、正孔注入による電子の除去が反映されるという利点がある。これに対して、予備書き込み動作（Ｓ１４）の後に正孔注入（Ｓ１５）を実施する場合、正孔注入によって予備書き込みされた記憶セルの閾値電圧が変わりうる。しかし、予備書き込みの後、確認動作の前に正孔を注入すれば、閾値電圧がシフトされたことが確認でき、予備書き込みパルスを追加することにより、閾値電圧の分布を減らすことができる。

図７は、本発明の第３実施形態によってトンネル絶縁膜内に電子が蓄積されることを最小化することができる方法を説明するためのフローチャートである。
図７に示すように、この実施形態で、正孔注入は、書き込み動作（Ｓ２１）の後に実施する。書き込みステップ（Ｓ２１）の後に正孔注入を実施すれば、書き込まれた記憶セルの閾値電圧がシフトされるという短所がある。一般的に、不揮発性記憶装置でデータの書き込みは、書き込み動作と確認動作とが繰り返されて、記憶セルの閾値電圧が要求される程度に合わせられる。したがって、書き込み動作（Ｓ２１）の後に正孔注入（Ｓ２２）を行うことによって、トンネル絶縁膜内にトラップされた電子を除去し、確認動作（Ｓ２６）で閾値電圧を確認して、閾値電圧が低い場合、書き込み動作（Ｓ２１）、正孔注入（Ｓ２２）及び確認動作（Ｓ２６）を繰り返し実施することにより、書き込み閾値電圧を目標値に合わせることができる。

本発明に係る不揮発性記憶装置の動作は、単一ビットを保存する記憶セルだけでなく、記憶セルの閾値電圧を４つ以上の区間に区分して、２ビット以上保存することができるマルチビットセルにも適用することができる。また、本発明は、多様な形態のセルアレイの構造を有する不揮発性記憶装置にも適用されることができる。

図８は、ＮＯＲ型セルアレイの構造を有する不揮発性記憶装置で、トンネル絶縁膜にトラップされた電子を除去する過程を説明するための図面である。
図８に示すように、ＮＯＲ型セルアレイは、行方向及び列方向に配列された複数の記憶セルと、記憶セルのゲート電極が行方向に連結されたワードラインＷＬ、及び記憶セルのドレイン領域が列方向に連結されたビットラインＢＬを備える。各記憶セルのソース領域は、共通のソースラインに連結されて、一般的に、接地またはフローティングされる。

ＮＯＲ型記憶セルアレイで、正孔注入は、ドレイン領域の深い空乏層で、バンド間のトンネリングによって生成された正孔がトンネル絶縁膜に注入されて、トラップされた電子を除去する第Ｉ型と、ソース領域及びドレイン領域の深い空乏層で生成された正孔が注入されて、トラップされた電子を除去する第ＩＩ型を例示することができる。

図８の表に示すように、第Ｉ型は、選択されたワードラインに−１０Ｖ、選択されたビットラインに４Ｖ、ソース領域及び基板にそれぞれ０Ｖの電圧が印加される。このとき、図４に示すように、ドレイン領域の深い空乏層で、バンド間のトンネリングによって正孔が生成され、正孔は、トンネル絶縁膜に印加される負電位に導かれてトンネル絶縁膜に注入されて、トラップされた電子を除去する。セルトランジスタのチャネル長が十分に短い場合、バンド間のトンネリングによって生成された正孔は、チャネル領域に沿って側方向に拡散されて、垂直電界によってチャネル全域のトンネル絶縁膜でトラップされた電子と再結合されることができる。

第ＩＩ型の場合、ソース領域及びドレイン領域の両方で正孔が生成されるため、チャネル全域でトンネル絶縁膜内にトラップされた電子と再結合する確率がさらに高い。第ＩＩ型は、選択されたワードラインに−１０Ｖ、選択されたビットライン及びソース領域にそれぞれ４Ｖ、基板に０Ｖの電圧が印加される。このとき、ドレイン領域及びソース領域の深い空乏層で、バンド間のトンネリングによって正孔が生成され、正孔は、トンネル絶縁膜に印加される負電位に導かれてトンネル絶縁膜に注入されて、トラップされた電子を除去する。

図９は、ＮＡＮＤ型セルアレイの構造を有する不揮発性記憶装置で、トンネル絶縁膜にトラップされた電子を除去する過程を説明するための図面である。
図９に示すように、ＮＡＮＤ型セルアレイは、共通のソースラインＣＳＬにソース領域が連結された接地選択トランジスタと、ビットラインＢＬにドレイン領域が連結されたストリング選択トランジスタとを備える。前記接地選択トランジスタのドレイン領域と前記ストリング選択トランジスタのソース領域との間に、複数のセルトランジスタが配置され、前記セルトランジスタは、ソース領域Ｓ／Ｄ及びドレイン領域Ｓ／Ｄが直列に連結される。

直列に連結された接地選択トランジスタ及びストリング選択トランジスタ、そしてセルトランジスタは、セルストリングを構成し、ＮＡＮＤ型セルアレイは、複数のセルストリングから構成される。前記接地選択トランジスタのゲート電極は、接地選択ラインＧＳＬに連結され、前記ストリング選択トランジスタのゲート電極は、ストリング選択ラインＳＳＬに連結され、セルトランジスタのゲート電極は、ワードラインに連結される。

ＮＡＮＤ型セルアレイにおいても、ソース領域及び／またはドレイン領域の深い空乏層で、バンド間のトンネリングによって生成された正孔がトンネル絶縁膜に注入されて、トラップされた電子を除去する。ＮＡＮＤ型セルアレイの構造で、選択された記憶セルのソース領域またはドレイン領域に正電圧を印加するために、セルストリングの他の記憶セルには正のパス電圧が印加されねばならない。したがって、ゲート電極に負電圧を印加し、ソース領域またはドレイン領域に負電圧を印加するために、ＮＯＲ型記憶セルと異なる形態の動作が要求される。まず、セルストリングのソース領域及びドレイン領域に正電圧を印加するために、ビットラインＢＬおよび選択ラインＳＳＬにＶｃｃ電圧を印加し、ワードラインには正のパス電圧を印加する。ビットラインＢＬに印加されたＶｃｃ電圧が、ストリング選択トランジスタ及びセルトランジスタを介して伝達されて、セルストリングのソース領域及びドレイン領域を所定の正電圧にブースティングされる。共通のソースラインＣＳＬ及び接地選択ラインＧＳＬにもＶｃｃ電圧が印加されれば、セルストリングのすべてのソース領域及びドレイン領域が正電圧にブースティングされることができる。

セルトランジスタのチャネル領域の表面を蓄積状態に変えるために、ソース領域及び／またはドレイン領域がブースティングされた後、瞬間的にワードラインに負電圧を印加する。この期間中にソース領域及び／またはドレイン領域で生成された正孔がトンネル絶縁膜に注入されて、トラップされた電子と再結合されて電子を除去する。

正孔が注入される間に、ストリング選択トランジスタ及びビットラインをＶｃｃに維持するか、または接地選択トジスト及びストリング選択トランジスタのゲート電極に０Ｖを印加してチャネルを遮断することも考えられる。正孔の注入パルスＨＨＩは、数μｓ程度と短いため、この期間中にソース領域及び／またはドレイン領域のポテンシャルが徐々に低くなっても、正孔が注入されるには十分である。

図１０は、記憶セルの書き込み後、１５０℃で１２時間ベイクしたときの閾値電圧の変化を示すグラフである。実験は、ＮＯＲ型記憶セルを使用し、１万回の書き込み／消去サイクルを行い、書き込みの条件は、ゲート電圧７．８Ｖ、ビットライン電圧４．０Ｖ、ホットキャリアの注入時間１μｓであり、消去条件は、１８Ｖ、ＦＮトンネリング５０ｍｓである。グラフで線（ａ）は、トラップ電子を除去していない記憶セルの結果であり、線（ｂ）は、本発明によってトラップされた電子を除去した記憶セルの結果である。

図１０に示すように、従来の動作方法による記憶セルは、ベイク過程でトラップ電子が放出されるため、閾値電圧の変化が大きい。これに対して、本発明に係る記憶セルは、トラップされた電子の数が著しく減少して、ベイク過程で放出される電子の数も少ない。グラフに示すように、本発明による場合、ベイクした結果、閾値電圧の変化が従来に比べて約１Ｖ程度低減したということが分かる。

従来の技術による不揮発性記憶装置の閾値電圧の分布を示すグラフである。 従来の技術による不揮発性記憶装置の閾値電圧の分布の原因を説明するための図面である。 本発明の望ましい実施形態に係る不揮発性記憶装置の動作方法を説明するための断面図である。 本発明の望ましい実施形態に係る不揮発性記憶装置の動作方法を説明するための断面図である。 本発明に係る不揮発性記憶装置の動作方法を示すフローチャートである。 本発明に係る不揮発性記憶装置の動作方法を示すフローチャートである。 本発明に係る不揮発性記憶装置の動作方法を示すフローチャートである。 本発明の一実施形態に係る不揮発性記憶装置の動作方法を説明するための図面である。 本発明の一実施形態に係る不揮発性記憶装置の動作方法を説明するための図面である。 記憶セルの書き込みの後、１５０℃で１２時間ベイクしたときの閾値電圧の変化を示すグラフである。

符号の説明

１０ 半導体基板
１２ ソース領域
１４ ドレイン領域
１６ トンネル絶縁膜
１８ 電荷保存層
２０ ブロッキング絶縁膜
２２ 制御ゲート電極

Claims (12)

1. 半導体基板に形成されて、それらの間にチャネル領域を画定するソース領域及びドレイン領域と、前記チャネル領域上に積層されたトンネル絶縁膜、電荷保存層及び制御ゲート電極とを含む記憶セルを有する不揮発性記憶装置の動作方法において、
   前記ゲート電極に負電圧を印加し、前記ソース領域及び前記ドレイン領域のうち、少なくとも１つに正電圧を印加して、前記トンネル絶縁膜内に正孔を注入するステップと、
   前記トンネル絶縁膜内に注入された正孔によって、前記トンネル絶縁膜内にトラップされた負電荷を除去するステップと、を含むことを特徴とする不揮発性記憶装置の動作方法。
2. 前記正孔を注入するステップにおいて、
   前記ゲート電極に印加する電圧は、正孔が前記トンネル絶縁膜を通って正孔がトンネリングされる電圧より低いことを特徴とする請求項１に記載の不揮発性記憶装置の動作方法。
3. 前記ゲート電極に印加する電圧は、正孔が前記トンネル絶縁膜を通ってＦＮトンネリングされる電圧より低いことを特徴とする請求項２に記載の不揮発性記憶装置の動作方法。
4. 前記電荷保存層に負電荷を供給する書き込みステップと、
   前記電荷保存層に保存された負電荷を除去する消去ステップと、
   前記電荷保存層に負電荷を供給して、過消去された記憶セルを初期化する予備書き込みステップと、をさらに含み、
   前記正孔を注入するステップは、前記消去ステップと前記予備書き込みステップとの間に実施することを特徴とする請求項１に記載の不揮発性記憶装置の動作方法。
5. 前記電荷保存層に負電荷を供給する書き込みステップと、
   前記電荷保存層に保存された負電荷を除去する消去ステップと、
   前記電荷保存層に負電荷を供給して、過消去された記憶セルを初期化する予備書き込みステップと、をさらに含み、
   前記正孔を注入するステップは、前記予備書き込みステップの後に実施することを特徴とする請求項１に記載の不揮発性記憶装置の動作方法。
6. 前記電荷保存層に負電荷を供給する書き込みステップと、
   前記電荷保存層に保存された負電荷を除去する消去ステップと、
   前記電荷保存層に負電荷を供給して、過消去された記憶セルを初期化する予備書き込みステップと、をさらに含み、
   前記正孔を注入するステップは、前記書き込みステップと前記消去ステップとの間に実施することを特徴とする請求項１に記載の不揮発性記憶装置の動作方法。
7. 前記書き込みステップの直後に書き込み状態を確認する確認ステップをさらに含み、
   前記正孔を注入するステップは、前記書き込みステップと前記確認ステップとの間に実施することを特徴とする請求項６に記載の不揮発性記憶装置の動作方法。
8. 前記不揮発性記憶装置は、複数の記憶セル、前記記憶セルのゲート電極に連結されたワードライン、前記記憶セルのドレイン領域に連結されたビットライン、及び前記記憶セルのソース領域に連結された共通のソースラインを備えるＮＯＲ型セルアレイ構造を有し、
   前記正孔を注入するステップにおいて、選択されたワードラインに負電圧を印加し、選択されたビットラインに正電圧を印加することを特徴とする請求項１ないし請求項７のうちのいずれか一つに記載の不揮発性記憶装置の動作方法。
9. 前記不揮発性記憶装置は、複数の記憶セル、前記記憶セルのゲート電極に連結されたワードライン、前記記憶セルのドレイン領域に連結されたビットライン、及び前記記憶セルのソース領域に連結された共通のソースラインを備えるＮＯＲ型セルアレイ構造を有し、
   前記正孔を注入するステップにおいて、選択されたワードラインに負電圧を印加し、選択されたビットライン及び選択された共通のソースラインに正電圧を印加することを特徴とする請求項１ないし請求項７のうちのいずれか一つに記載の不揮発性記憶装置の動作方法。
10. 前記不揮発性記憶装置は、共通のソースライン及びビットラインと、前記共通のソースラインにソース領域が連結された第１選択トランジスタと、前記ビットラインにドレイン領域が連結された第２選択トランジスタと、前記第１選択トランジスタのドレイン領域及び前記第２選択トランジスタのソース領域の間にソース領域及びドレイン領域が直列に連結された複数の記憶セルと、前記記憶セル、前記第１選択トランジスタ及び前記第２選択トランジスタのゲート電極にそれぞれ連結されたワードライン、接地選択ライン及びストリング選択ラインと、を備えるＮＡＮＤ型セルアレイの構造を有し、
    前記正孔を注入するステップは、
    前記記憶セルに連結されたワードラインに正電圧を印加し、前記ストリング選択ライン及び前記ビットラインに正電圧を印加して、記憶セルのソース領域及びドレイン領域を正電圧にブースティングし、前記ワードラインに印加される電圧を負電圧に転換することを特徴とする請求項１ないし請求項７のうちのいずれか一つに記載の不揮発性記憶装置の動作方法。
11. 前記ワードラインに印加される電圧を負電圧に転換し、前記第１選択トランジスタ及び前記第２選択トランジスタをターンオフさせることを特徴とする請求項１０に記載の不揮発性記憶装置の動作方法。
12. 前記不揮発性記憶装置は、記憶セルの閾値電圧が４Ｖ以上の区間に区分され、各区間にデータ値が与えられたマルチビット記憶装置であることを特徴とする請求項１ないし請求項７のうちのいずれか一つに記載の不揮発性記憶装置の動作方法。

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