JP2007228145A - 半導体集積回路 - Google Patents

Abstract

【課題】回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路４０は、クロックを入力され、クロックの１周期分に相当する同相遅延素子段数ＣＴを求める遅延制御手段４１と、遅延制御手段４１により求められた同相遅延素子段数ＣＴから、所定量の遅延を発生させる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する遅延素子段数決定手段４２と、クロックを遅延素子段数決定手段４２により決定された遅延素子の段数分遅延させる遅延クロック生成手段４３_１〜４３_ｎとを有する
【選択図】図４

Description

本発明は、複数の回路を夫々異なる位相を有するクロックにより動作させる半導体集積回路に関する。

従来、半導体集積回路では、複数の回路がクロックに同期して動作する。図１に、従来の複数の回路が基準クロックに同期して動作する半導体集積回路のタイミング図を示す。図１のように、クロックの変化点においては、多くの素子が同時に動作して電流が一斉に流れるので、回路内のピーク電流が大きくなり、電源ライン及び接地ラインでノイズが発生し、性能の悪化及び誤作動の発生等の原因となることがある。このピーク電流によるノイズの発生が、半導体集積回路を搭載する機器の設計において大きな問題となっている。

特開２００２−１５８２８６号公報（特許文献１参照。）には、複数の回路が独立したクロックにより動作するよう、夫々のクロックの位相をずらすことで、ピーク電流を低減することが可能な半導体集積回路が開示されている。図２は、特許文献１に開示された半導体集積回路を実現する位相分離部の回路構成の一例を示す図を引用したものである。図２に示された位相分離部は、複数のディレイゲート２１が直列に接続され、その出力信号Ｃ_ｎが入力信号Ｃ_０に対してちょうど１周期遅れるように位相比較器２２で比較して、各ディレイゲートの遅延量を調整する。各ディレイゲート間で取り出される信号Ｃ_１〜Ｃ_ｎ−１は、ディレイゲート２１で設定された遅延に従って位相をずらされる。それらの信号及び基準となる入力信号Ｃ_ｏは、夫々、動作する回路ブロック２３_１〜２３_ｎに供給される。しかし、特許文献１に記載された半導体集積回路では、ディレイゲートによってクロックの位相をずらすため、プロセスのばらつきによって遅延もばらつくという問題がある。また、クロック周波数が高い場合、調整が困難であるという問題があった。

上記問題に対して、特開２００４−１４５４３５号公報（特許文献２参照。）には、より簡単且つ容易にクロックの位相をずらすことが可能な半導体集積回路が開示されている。図３は、特許文献２に開示された半導体集積回路の実施例を示す図を引用したものである。図３に示された半導体集積回路は、周期Ｔの基準クロックを入力とし、夫々基準クロックの整数倍の位相差をもつ複数の部分クロックＣ_１１からＣ_１ｎを出力するクロック生成回路３０と、部分クロックＣ_１１からＣ_１ｎの周期及び位相差を制御するクロック制御回路３６とを有する。クロック生成回路３０は、基準クロックをカウントするカウンタ３１から出力されるカウント値と、クロック制御回路３６から出力されるクロック制御信号とにより、部分クロック生成回路３２_１〜３２_ｎで部分クロックＣ_１１からＣ_１ｎを生成する。クロック制御回路３６は、夫々の回路ブロック３３_１〜３３_ｎの動作状態に応じて回路ブロック状態監視回路３４の部分ブロック状態監視回路３５_１〜３５_ｎから出力される信号を基にクロック制御信号を生成する。
特開２００２−１５８２８６号公報 特開２００４−１４５４３５号公報

しかし、特許文献２に記載された半導体集積回路では、クロックを制御するために、夫々の回路ブロック毎に、その動作状態を監視するための部分ブロック状態監視回路３５_１〜３５_ｎを必要とするので、半導体集積回路全体の回路規模が大きくなってしまうという問題がある。

本発明は、上記問題を鑑みて、回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供することを目的とする。

上記目的を達成するために、本発明の半導体集積回路は、クロックを入力され、該クロックの１周期分に相当する同相遅延素子段数を求める遅延制御手段と、該遅延制御手段により求められた同相遅延素子段数から、所定量の遅延を発生させる遅延素子の段数を決定する遅延素子段数決定手段と、前記クロックを前記遅延素子段数決定手段により決定された遅延素子の段数分遅延させる遅延クロック生成手段とを有することを特徴とする。

これにより、クロックにより動作する複数の回路を監視する必要がないので、回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供することができる。また、本発明の半導体集積回路は、複数の回路が夫々位相の異なるクロックにより動作することができるので、ピーク電流、電源ノイズ及びＩＲ（電流・抵抗）ドロップを抑えることが可能である。また、本発明の半導体集積回路は、出力セルでのスイッチングノイズの低減効果を得ることが可能である。

代替的に、上記目的を達成するために、本発明の集積回路は、第１のクロックを入力され、該第１のクロックの１周期分に相当する同相遅延素子段数を求める遅延制御手段と、該遅延制御手段により求められた同相遅延素子段数から、所定量の遅延を発生させる遅延素子の段数を決定する遅延素子段数決定手段と、前記第１のクロックの整数倍の周期を有する第２のクロックを入力され、該基本クロックを前記遅延素子段数決定手段により決定された遅延素子の段数分遅延させる遅延クロック生成手段とを有する。

これにより、複数の回路を動作させるための夫々のクロックの位相を容易に制御することができると共に、同相遅延素子段数を低減することが可能な半導体集積回路を提供することができる。

更に、上記目的を達成するために、本発明の集積回路は、前記遅延制御手段がＤＬＬであることを特徴とする。

本発明により、回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供することが可能となる。

以下、添付の図面を参照して、本発明の実施形態を詳細に説明する。

図４は、本発明の半導体集積回路の回路構成の一例を示すブロック図である。

図４において、半導体集積回路４０は、遅延制御手段４１と、遅延素子段数決定手段４２と、ｎ個の遅延クロック生成手段４３_１〜４３_ｎと、ｎ個の回路ブロック４４_１〜４４_ｎとを有する。半導体集積回路４０は、入力された基準クロックから生成した夫々位相の異なるクロックによりｎ個の回路ブロック４４_１〜４４_ｎを動作させる。

遅延制御手段４１は、入力されたクロックの１周期分の位相に相当する同相遅延素子段数を求める手段であって、遅延アレー４１１と、制御ロジック４１２とを有する。遅延アレー４１１は、所定の遅延量を設定されたディレイゲートの直列接続により構成されている。制御ロジック４１２は、遅延アレー４１１を制御して、入力されたクロックの１周期分の位相に相当する同相遅延素子段数ＣＴを求め、遅延素子段数決定手段４２へ出力する。このような構造を有する遅延制御手段４１は、一般に、ＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ）とも呼ばれる。

遅延素子段数決定手段４２は、制御ロジック４１２より出力された同相遅延素子段数ＣＴと、任意のギア比ＧＲとによって、夫々の回路ブロックを動作させるためのクロックの基準である基準クロックを遅延させるために必要な遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定し、出力する手段である。遅延クロック生成手段４３_１〜４３_ｎは、夫々、遅延素子段数決定手段４２より出力された遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎに応じて基準クロックの位相を遅らせる手段である。

次に、基準クロックに対する半導体集積回路４０の位相遅延動作について説明する。

半導体集積回路４０に入力された基準クロックは、遅延制御手段４１の制御ロジック４１２及び遅延クロック生成手段４３_１〜４３_ｎに入力される。

制御ロジック４１２は、基準クロック又は基準クロックと同じ周期を有する信号を遅延アレー４１１に入力し、遅延アレー４１１により位相を遅らされて出力されるフィードバッククロックと基準クロックとの間の位相差を比較し、この位相差が基準クロックの１周期分の遅延に相当するように、遅延を挿入するよう遅延アレー４１１を制御する。制御ロジック４１２は、基準クロックと遅延アレー４１１より出力されるフィードバッククロックとの間の位相差が基準クロックの１周期分の遅延に相当する同相遅延素子段数ＣＴを、２進信号として、遅延素子段数決定手段４２へ出力する。

遅延素子段数決定手段４２は、制御ロジック４１２より出力された同相遅延素子段数ＣＴと、レジスタ設定に応じて設定されるギア比ＧＲとによって、基準クロックを遅延させるために必要とされる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する。遅延素子段数決定手段４２で決定された遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎは、夫々、遅延クロック生成手段４３_１〜４３_ｎの夫々に入力される。

遅延クロック生成手段４３_１〜４３_ｎには、また、上述したように、半導体集積回路４０の回路ブロックを動作させるための基準クロックが入力される。遅延クロック生成手段４３_１〜４３_ｎは、遅延素子段数決定手段４２より入力された遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎに応じて基準クロックの位相を遅らせ、回路ブロック４４_１〜４４_ｎの夫々に位相の異なるクロックＣ_４１〜Ｃ_４ｎを供給する。

ここで、一周期を３６０度とすると、遅延素子段数決定手段４２において、遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎは、以下の（１）式により決定される：
ＤＥＧＯＵＴ＝ＣＴ×ＧＲ／３６０ ・・・ （１）
例えば、ｎ＝３、即ち、半導体集積回路４０内の回路ブロックの数が３である場合に、それら回路ブロック４４_１、４４_２、４４_３の夫々に供給されるべきクロックＣ_４１、Ｃ_４２、Ｃ_４３のギア比ＧＴが、夫々、９０度、１８０度、２７０度と設定されるとする。また、制御ロジック４１２で求められた同相遅延素子段数ＣＴの値が１００であるとすると、クロックＣ_４１、Ｃ_４２、Ｃ_４３を生成する遅延クロック生成手段４３_１、４３_２、４３_３の夫々に入力される遅延素子の段数ＤＥＧＯＵＴ１、ＤＥＧＯＵＴ２、ＤＥＯＵＴ３は、夫々、（１）式より、２５、５０、７５と求まる。

クロック生成手段４３_１、４３_２、４３_３は、夫々、上記のように求められた遅延素子の段数ＤＥＧＯＵＴ１、ＤＥＧＯＵＴ２、ＤＥＯＵＴ３の夫々に相当する遅延を基本クロックに与え、遅延クロックＣ_４１、Ｃ_４２、Ｃ_４３として出力する。図５に、この場合の半導体集積回路のタイミング図を示す。遅延クロックＣ_４１、Ｃ_４２、Ｃ_４３は、図５のように、基本ブロックに対して、夫々、周期が１／４（＝２５／１００）、１／２（＝５０／１００）、３／４（＝７５／１００）周期分遅延した信号である。これらの夫々位相の異なるクロックＣ_４１、Ｃ_４２、Ｃ_４３は、回路ブロック４４_１、４４_２、４４_３の夫々に供給される。従って、回路ブロック４４_１、４４_２、４４_３は、異なるタイミングで動作するので、半導体集積回路４０の動作電流のピーク値は、図５のように、図１に示した従来の半導体集積回路の場合に比べて小さくなる。

このように、本発明により、回路ブロックの動作状態を監視することなく、夫々の回路ブロックに供給すべきクロックを容易に制御することができる。

代替的に、回路ブロックを動作させるための基準クロックではなく、別に入力された専用クロックに基づいて、同相遅延素子段数ＣＴを決定しても良い。この場合の半導体集積回路の回路構成を図６に示す。

図６に示された半導体集積回路６０は、図４の半導体集積回路４０と比べて、遅延制御手段４１に基準クロックではなく、専用のＤＬＬクロックが入力されている点のみが異なる。その他構成要素については、機能も含め、いずれの半導体集積回路も同じである。ただし、ＤＬＬクロックは、基準クロックの整数倍の周波数を有する。即ち、基準クロックは、ＤＬＬクロックの整数倍の周期を有する。

遅延制御手段４１に入力されたＤＬＬクロックは、制御ロジック４１２に入力される。制御ロジック４１２は、ＤＬＬクロック又はＤＬＬクロックと同じ周期を有する信号を遅延アレー４１１に入力し、遅延アレー４１１により位相を遅らされて出力されるフィードバッククロックとＤＬＬクロックとの間の位相差を比較し、この位相差がＤＬＬクロックの１周期分の遅延に相当するように、遅延を挿入するよう遅延アレー４１１を制御する。制御ロジック４１２は、ＤＬＬクロックと遅延アレー４１１より出力されるフィードバッククロックとの間の位相差がＤＬＬクロックの１周期分の遅延に相当する同相遅延素子段数ＣＴを、２進信号として、遅延素子段数決定手段４２へ出力する。

遅延素子段数決定手段４２は、制御ロジック４１２より出力された同相遅延素子段数ＣＴと、レジスタ設定に応じて設定されるギア比ＧＲとによって、基準クロックを遅延させるために必要とされる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する。遅延素子段数決定手段４２で決定された遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎは、夫々、遅延クロック生成手段４３_１〜４３_ｎの夫々に入力される。

遅延クロック生成手段４３_１〜４３_ｎには、更に、半導体集積回路６０の回路ブロックを動作させるための基準クロックが入力される。遅延クロック生成手段４３_１〜４３_ｎは、遅延素子段数決定手段４２より入力された遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎに応じて基準クロックの位相を遅らせ、回路ブロック４４_１〜４４_ｎの夫々に位相の異なるクロックＣ_４１〜Ｃ_４ｎを供給する。

ここで、実施例１と同じく、半導体集積回路４０内の回路ブロックの数が３であって、それら回路ブロック４４_１、４４_２、４４_ｎの夫々に供給されるべきクロックＣ_６１、Ｃ_６２、Ｃ_６３のギア比ＧＴが、夫々、９０度、１８０度、２７０度と設定される場合を考える。実施例１では、基本クロックが遅延制御手段４１に入力され、このときの制御ロジック４１２で求められる同相遅延素子段数ＣＴの値を１００とした。本実施例では、基本クロックに代わって、ＤＬＬクロックが遅延制御手段４１に入力され、ＤＬＬクロックは基本クロックのＮ倍（Ｎは整数。）の周波数を有することができるので、同相遅延素子段数ＣＴの値は１００／Ｎとなる。例えばＮ＝５とすると、（１）式より、クロックＣ_６１、Ｃ_６２、Ｃ_６３を生成する遅延クロック生成手段４３_１、４３_２、４３_３の夫々に入力される遅延素子の段数ＤＥＧＯＵＴ１、ＤＥＧＯＵＴ２、ＤＥＯＵＴ３は、夫々、５、１０及び１５と求まる。このことより、夫々の回路ブロックを動作させるための基本ブロックのＮ倍（Ｎは整数。）の周波数を有する専用のＤＬＬクロックを遅延制御手段に入力することにより、使用する遅延素子の段数は、基本ブロックが遅延制御手段に入力される場合の段数の１／Ｎとなることが分かる。

クロック生成手段４３_１、４３_２、４３_３は、夫々、上記のように求められた遅延素子の段数ＤＥＧＯＵＴ１、ＤＥＧＯＵＴ２、ＤＥＯＵＴ３の夫々に相当する遅延を基本クロックに与え、遅延クロックＣ_６１、Ｃ_６２、Ｃ_６３として出力する。図７に、この場合の半導体集積回路のタイミング図を示す。遅延クロックＣ_６１、Ｃ_６２、Ｃ_６３は、図７のように、基本ブロックに対して、夫々、周期が１／２０（＝５／１００）、１／１０（＝１０／１００）、３／２０（＝１５／１００）周期分遅延した信号である。これらの夫々位相の異なるクロックＣ_４１、Ｃ_４２、Ｃ_４３は、回路ブロック４４_１、４４_２、４４_３の夫々に供給される。

従って、夫々の回路ブロックを動作させるための基本ブロックに代わって、基本ブロックの整数倍の周波数を有する専用のＤＬＬクロックを遅延制御手段に入力することにより、使用する遅延素子の段数を減らすことができる。

なお、本発明は、上述した実施例に限定されるものではない。

例えば、上述した実施例において、遅延制御手段で求められた同相遅延素子段数ＣＴは、２進信号として遅延素子段数決定手段へ出力されたが、可能であるならば、他の形式の信号として出力されても良い。

従来の複数の回路が基準クロックに同期して動作する半導体集積回路のタイミング図である。 特開２００２−１５８２８６号に開示された半導体集積回路を実現する位相分離部の回路構成の一例を示す図である。 特開２００４−１４５４３５号に開示された半導体集積回路の実施例を示す図である。 本発明の半導体集積回路の回路構成の一例を示すブロック図である。 図４の半導体集積回路のタイミング図の一例を示す。 本発明の半導体集積回路の回路構成の他の例を示すブロック図である。 図６の半導体集積回路のタイミング図の一例を示す。

符号の説明

２１ ディレイゲート
２２ 位相比較器
２３_１〜２３_ｎ，３３_１〜３３_ｎ，４４_１〜４４_ｎ 回路ブロック
３０ クロック生成回路
３１ カウンタ
３２_１〜３２_ｎ 部分クロック生成回路
３４ 回路ブロック状態監視回路
３５_１〜３５_ｎ 部分ブロック状態監視回路
３６ クロック制御回路
４０，６０ 半導体集積回路
４１ 遅延制御手段
４１１ 遅延アレー
４１２ 制御ロジック
４２ 遅延素子段数決定手段
４３_１〜４３_ｎ 遅延クロック生成手段
Ｃ_０〜Ｃ_ｎ，Ｃ_１１〜Ｃ_１ｎ，Ｃ_４１〜Ｃ_４ｎ，Ｃ_６１〜Ｃ_６ｎ クロック

Claims (3)

1. クロックを入力され、該クロックの１周期分に相当する同相遅延素子段数を求める遅延制御手段と、
   該遅延制御手段により求められた同相遅延素子段数から、所定量の遅延を発生させる遅延素子の段数を決定する遅延素子段数決定手段と、
   前記クロックを前記遅延素子段数決定手段により決定された遅延素子の段数分遅延させる遅延クロック生成手段とを有することを特徴とする半導体集積回路。
2. 第１のクロックを入力され、該第１のクロックの１周期分に相当する同相遅延素子段数を求める遅延制御手段と、
   該遅延制御手段により求められた同相遅延素子段数から、所定量の遅延を発生させる遅延素子の段数を決定する遅延素子段数決定手段と、
   前記第１のクロックの整数倍の周期を有する第２のクロックを入力され、該第２のクロックを前記遅延素子段数決定手段により決定された遅延素子の段数分遅延させる遅延クロック生成手段とを有することを特徴とする半導体集積回路。
3. 前記遅延制御手段は、ＤＬＬであることを特徴とする、請求項１又は２記載の半導体集積回路。

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