JP2007281028A

JP2007281028A - Piezoelectric element and manufacturing method thereof

Info

Publication number: JP2007281028A
Application number: JP2006102303A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-04-03
Filing date: 2006-04-03
Publication date: 2007-10-25

Abstract

【課題】信頼性の高い圧電素子を提供する。
【解決手段】本発明に係る圧電素子１００は，基体１と、基体１の上方に形成された下部電極４と、下部電極４の少なくとも一部を被覆する圧電体層５と、圧電体層５の上方に形成された上部電極６と、を含み、上部電極６は、平面視において，下部電極４の外縁の内側に設けられている。
【選択図】図２A highly reliable piezoelectric element is provided.
A piezoelectric element according to the present invention includes a base, a lower electrode formed above the base, a piezoelectric layer covering at least a part of the lower electrode, and a piezoelectric layer. The upper electrode 6 is provided inside the outer edge of the lower electrode 4 in a plan view.
[Selection] Figure 2

Description

本発明は、圧電素子およびその製造方法に関する。 The present invention relates to a piezoelectric element and a method for manufacturing the same.

インクジェット式記録ヘッドなどに用いられる圧電素子では、通常、電極や圧電体層がパターニングされている。例えば特開２００５−１７８２９３号公報には、上電極膜の長手方向において、上電極膜を下電極膜よりも長くパターニングしてある圧電素子が開示されている。
特開２００５−１７８２９３号公報 In a piezoelectric element used for an ink jet recording head or the like, an electrode or a piezoelectric layer is usually patterned. For example, JP-A-2005-178293 discloses a piezoelectric element in which the upper electrode film is patterned longer than the lower electrode film in the longitudinal direction of the upper electrode film.
JP 2005-178293 A

本発明の目的は、信頼性の高い圧電素子およびその製造方法を提供することにある。 An object of the present invention is to provide a highly reliable piezoelectric element and a manufacturing method thereof.

本発明に係る圧電素子は、
基体と、
前記基体の上方に形成された下部電極と、
前記下部電極の少なくとも一部を被覆する圧電体層と、
前記圧電体層の上方に形成された上部電極と、を含み、
前記上部電極は、平面視において、前記下部電極の外縁の内側に設けられている。 The piezoelectric element according to the present invention is
A substrate;
A lower electrode formed above the substrate;
A piezoelectric layer covering at least a part of the lower electrode;
An upper electrode formed above the piezoelectric layer,
The upper electrode is provided inside the outer edge of the lower electrode in plan view.

この圧電素子では、前記上部電極が、平面視において、前記下部電極の外縁の内側に設けられているため、前記圧電体層のうち、前記下部電極の外縁の外側の領域の上方には、前記上部電極が形成されていない。これにより、この領域を介して電圧が印加されるのを防ぐことができ、この圧電素子の焼損を防ぐことができる。従って、本実施形態によれば、信頼性の高い圧電素子を提供することができる。 In this piezoelectric element, the upper electrode is provided on the inner side of the outer edge of the lower electrode in a plan view, and therefore, in the piezoelectric layer, above the region outside the outer edge of the lower electrode, The upper electrode is not formed. Thereby, it is possible to prevent a voltage from being applied through this region, and it is possible to prevent burning of the piezoelectric element. Therefore, according to this embodiment, a highly reliable piezoelectric element can be provided.

なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａの上に直接Ｂが形成されているような場合と、Ａの上に他のものを介してＢが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。 In the description according to the present invention, the word “upward” refers to, for example, “another specific thing (hereinafter referred to as“ B ”) formed“ above ”a specific thing (hereinafter referred to as“ A ”)”. Etc. In the description according to the present invention, in the case of this example, the case where B is formed directly on A and the case where B is formed on A via another object. The word “above” is used to include

本発明に係る圧電素子において、
前記圧電体層は、前記下部電極の上面の少なくとも一部、および、前記下部電極の側面の少なくとも一部を少なくとも被覆していることができる。 In the piezoelectric element according to the present invention,
The piezoelectric layer may cover at least part of the upper surface of the lower electrode and at least part of the side surface of the lower electrode.

本発明に係る圧電素子において、
前記下部電極の外縁は、該下部電極の上面の外縁であることができる。 In the piezoelectric element according to the present invention,
The outer edge of the lower electrode may be an outer edge of the upper surface of the lower electrode.

本発明に係る圧電素子において、
少なくとも前記圧電体層を被覆する絶縁層と、
前記絶縁層の上方に形成され、前記上部電極と接続された配線層と、を含むことができる。 In the piezoelectric element according to the present invention,
An insulating layer covering at least the piezoelectric layer;
And a wiring layer formed on the insulating layer and connected to the upper electrode.

本発明に係る圧電素子において、
前記下部電極と前記配線層との間には、少なくとも、前記圧電体層および前記絶縁層が設けられていることができる。 In the piezoelectric element according to the present invention,
At least the piezoelectric layer and the insulating layer may be provided between the lower electrode and the wiring layer.

本発明に係る圧電素子において、
前記下部電極および前記上部電極は、矩形の平面形状を有し、
前記下部電極の長手方向は、前記上部電極の長手方向に直交し、
前記下部電極の短辺は、前記上部電極の長辺よりも長いことができる。 In the piezoelectric element according to the present invention,
The lower electrode and the upper electrode have a rectangular planar shape,
The longitudinal direction of the lower electrode is orthogonal to the longitudinal direction of the upper electrode,
The short side of the lower electrode may be longer than the long side of the upper electrode.

本発明に係る圧電素子の製造方法は、
基体の上方に下部電極を形成する工程と、
前記下部電極をエッチングする第１パターニング工程と、
前記下部電極を被覆するように圧電体層を形成する工程と、
前記圧電体層の上方に上部電極を形成する工程と、
前記上部電極および前記圧電体層をエッチングする第２パターニング工程と、
平面視において、前記下部電極の外縁の内側に入るように前記上部電極をエッチングする第３パターニング工程と、を含む。 The method for manufacturing a piezoelectric element according to the present invention includes:
Forming a lower electrode above the substrate;
A first patterning step of etching the lower electrode;
Forming a piezoelectric layer to cover the lower electrode;
Forming an upper electrode above the piezoelectric layer;
A second patterning step of etching the upper electrode and the piezoelectric layer;
A third patterning step of etching the upper electrode so as to be inside the outer edge of the lower electrode in plan view.

本発明に係る圧電素子の製造方法において、
前記第２パターニング工程は、矩形の平面形状となるように前記上部電極をエッチングし、かつ、平面視において、前記下部電極の外縁の内側に前記上部電極の短辺が入らないように前記上部電極をエッチングすることができる。 In the method for manufacturing a piezoelectric element according to the present invention,
In the second patterning step, the upper electrode is etched so as to have a rectangular planar shape, and the upper electrode is prevented from entering the short side of the upper electrode inside the outer edge of the lower electrode in plan view. Can be etched.

本発明に係る圧電素子の製造方法において、
前記下部電極を形成する工程は、ニッケル酸ランタン層を形成する工程を有し、
前記第２パターニング工程は、前記ニッケル酸ランタン層が露出するように行われることができる。 In the method for manufacturing a piezoelectric element according to the present invention,
The step of forming the lower electrode has a step of forming a lanthanum nickelate layer,
The second patterning process may be performed such that the lanthanum nickelate layer is exposed.

本発明に係る圧電素子の製造方法において、
前記第２パターニング工程は、前記下部電極が露出しないように行われることができる。 In the method for manufacturing a piezoelectric element according to the present invention,
The second patterning process may be performed so that the lower electrode is not exposed.

本発明に係る圧電素子の製造方法において、
前記下部電極を形成する工程は、ニッケル酸ランタン層を形成する工程を有し、
前記第３パターニング工程では、前記ニッケル酸ランタン層が露出していることができる。 In the method for manufacturing a piezoelectric element according to the present invention,
The step of forming the lower electrode has a step of forming a lanthanum nickelate layer,
In the third patterning step, the lanthanum nickelate layer may be exposed.

本発明に係る圧電素子の製造方法において、
前記下部電極を形成する工程は、導電層を形成する工程を有し、
前記ニッケル酸ランタン層を形成する工程は、前記導電層を形成する工程の後に行われ、
前記上部電極を形成する工程は、前記導電層と同じ材質である他の導電層を形成する工程を有することができる。 In the method for manufacturing a piezoelectric element according to the present invention,
The step of forming the lower electrode includes the step of forming a conductive layer,
The step of forming the lanthanum nickelate layer is performed after the step of forming the conductive layer,
The step of forming the upper electrode may include a step of forming another conductive layer made of the same material as the conductive layer.

本発明に係る圧電素子の製造方法において、
前記圧電体層は、一般式ＡＢＯ_３で示されるペロブスカイト酸化物からなるように形成され、
Ａは、鉛（Ｐｂ）を含み、
Ｂは、ジルコニウム（Ｚｒ）およびチタン（Ｔｉ）のうちの少なくとも一方を含むように形成されることができる。 In the method for manufacturing a piezoelectric element according to the present invention,
The piezoelectric layer is formed of a perovskite oxide represented by a general formula ABO ₃ ,
A includes lead (Pb),
B may be formed to include at least one of zirconium (Zr) and titanium (Ti).

以下、本発明に好適な実施形態について、図面を参照しながら説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

１．まず、本実施形態に係る圧電素子１００について、図１および図２を参照しながら説明する。 1. First, the piezoelectric element 100 according to the present embodiment will be described with reference to FIGS. 1 and 2.

図１は、本実施形態に係る圧電素子１００を模式的に示す断面図である。図２は、本実施形態に係る圧電素子１００を模式的に示す平面図である。なお、図１は、図２のＩ−Ｉ線における断面を示す図である。図２に示す例では、圧電素子１００が２つ配置されているが、圧電素子１００の数は特に限定されるわけではない。 FIG. 1 is a cross-sectional view schematically showing a piezoelectric element 100 according to this embodiment. FIG. 2 is a plan view schematically showing the piezoelectric element 100 according to this embodiment. 1 is a view showing a cross section taken along the line II of FIG. In the example shown in FIG. 2, two piezoelectric elements 100 are arranged, but the number of piezoelectric elements 100 is not particularly limited.

圧電素子１００は、基体１と、基体１上に形成された下部電極４と、下部電極４の一部を被覆する圧電体層５と、圧電体層５上に形成された上部電極６と、を含む。圧電素子１００は、さらに、少なくとも圧電体層５を被覆する絶縁層１４と、絶縁層１４上に形成され、上部電極６と電気的に接続された配線層２０と、を含むことができる。なお、図２では、絶縁層１４については、便宜上、その図示を省略している。 The piezoelectric element 100 includes a base 1, a lower electrode 4 formed on the base 1, a piezoelectric layer 5 covering a part of the lower electrode 4, an upper electrode 6 formed on the piezoelectric layer 5, including. The piezoelectric element 100 can further include an insulating layer 14 covering at least the piezoelectric layer 5 and a wiring layer 20 formed on the insulating layer 14 and electrically connected to the upper electrode 6. In FIG. 2, the insulating layer 14 is not shown for convenience.

基体１としては、例えば、半導体基板などを用いることができ、特に限定されない。基体１は、基板単体あるいは基板上に他の層が積層された積層体であってもよい。 As the substrate 1, for example, a semiconductor substrate or the like can be used, and is not particularly limited. The substrate 1 may be a single substrate or a laminate in which other layers are laminated on the substrate.

下部電極４は、例えば図１に示すように、導電層（以下「第１導電層」ともいう）４０と、第１導電層４０の上に形成されたニッケル酸ランタン（ＬａＮｉＯ_３）層（以下「第１ＬＮＯ層」ともいう）４２と、を含むことができる。第１導電層４０は、例えば、貴金属、該貴金属の酸化物、および該貴金属からなる合金のうちの少なくとも１種からなることができる。貴金属とは、例えば、Ｐｔ、Ｉｒ、Ｒｕなどである。第１導電層４０の膜厚は、例えば１５０ｎｍ程度とすることができる。第１ＬＮＯ層４２の膜厚は、例えば８０ｎｍ程度とすることができる。なお、下部電極４は、例えば、第１導電層４０または第１ＬＮＯ層４２のみからなることもできる。 For example, as shown in FIG. 1, the lower electrode 4 includes a conductive layer (hereinafter also referred to as “first conductive layer”) 40 and a lanthanum nickelate (LaNiO ₃ ) layer (hereinafter referred to as “first conductive layer”) 40 formed on the first conductive layer 40. 42) (also referred to as “first LNO layer”). The first conductive layer 40 can be made of, for example, at least one of a noble metal, an oxide of the noble metal, and an alloy made of the noble metal. The noble metal is, for example, Pt, Ir, Ru or the like. The film thickness of the first conductive layer 40 can be about 150 nm, for example. The film thickness of the first LNO layer 42 can be about 80 nm, for example. Note that the lower electrode 4 can be composed of only the first conductive layer 40 or the first LNO layer 42, for example.

下部電極４は、図２に示すように、２つの圧電素子１００の共通電極であることができる。これに対し、上部電極６は、例えば、２つの圧電素子１００のそれぞれに設けられた独立した電極であることができる。なお、下部電極４は、図示しないが、例えば、２つの圧電素子１００のそれぞれに設けられた独立した電極であることもできる。下部電極４および上部電極６は、例えば、短辺と長辺を有する矩形の平面形状を有する。下部電極４の長手方向（Ｙ方向）は、例えば、上部電極６の長手方向（Ｘ方向）に直交する。下部電極４の短辺は、例えば、上部電極６の長辺よりも長い。 The lower electrode 4 can be a common electrode of the two piezoelectric elements 100 as shown in FIG. On the other hand, the upper electrode 6 can be, for example, an independent electrode provided on each of the two piezoelectric elements 100. Although not shown, the lower electrode 4 may be an independent electrode provided on each of the two piezoelectric elements 100, for example. The lower electrode 4 and the upper electrode 6 have, for example, a rectangular planar shape having a short side and a long side. The longitudinal direction (Y direction) of the lower electrode 4 is orthogonal to the longitudinal direction (X direction) of the upper electrode 6, for example. The short side of the lower electrode 4 is longer than, for example, the long side of the upper electrode 6.

上部電極６は、図２に示すように、平面視において、下部電極４の外縁の内側に設けられている。より具体的には、上部電極６の下面の外縁は、平面視において、下部電極４の上面の外縁の内側に設けられている。上部電極６の下面の外縁は、例えば図２に示すように、長辺６ｘと短辺６ｙを有する矩形である。下部電極４の上面の外縁は、例えば、短辺４ｘと長辺４ｙを有する矩形である。上部電極６の下面の外縁のうちの長辺６ｘは、例えば図２に示すように、下部電極４の上面の外縁のうちの短辺４ｘから距離Ｌｘだけ内側に入って設けられている。なお、距離Ｌｘは、上部電極６の下面の外縁のうちの長辺６ｘと下部電極４の上面の外縁のうちの短辺４ｘとの間の最短距離である。同様に、上部電極６の下面の外縁のうちの短辺６ｙは、例えば図２に示すように、下部電極４の上面の外縁のうちの長辺４ｙから距離Ｌｙだけ内側に入って設けられている。なお、距離Ｌｙは、上部電極６の下面の外縁のうちの短辺６ｙと下部電極４の上面の外縁のうちの長辺４ｙとの間の最短距離である。距離Ｌｘは、例えば図２に示すように、距離Ｌｙよりも長い。 As shown in FIG. 2, the upper electrode 6 is provided inside the outer edge of the lower electrode 4 in plan view. More specifically, the outer edge of the lower surface of the upper electrode 6 is provided inside the outer edge of the upper surface of the lower electrode 4 in plan view. For example, as shown in FIG. 2, the outer edge of the lower surface of the upper electrode 6 is a rectangle having a long side 6x and a short side 6y. The outer edge of the upper surface of the lower electrode 4 is, for example, a rectangle having a short side 4x and a long side 4y. For example, as shown in FIG. 2, the long side 6x of the outer edge of the lower surface of the upper electrode 6 is provided inward from the short side 4x of the outer edge of the lower electrode 4 by a distance Lx. The distance Lx is the shortest distance between the long side 6x of the outer edge of the lower surface of the upper electrode 6 and the short side 4x of the outer edge of the upper surface of the lower electrode 4. Similarly, the short side 6y of the outer edge of the lower surface of the upper electrode 6 is provided inward from the long side 4y of the outer edge of the upper surface of the lower electrode 4 by a distance Ly as shown in FIG. Yes. The distance Ly is the shortest distance between the short side 6 y of the outer edge of the lower surface of the upper electrode 6 and the long side 4 y of the outer edge of the upper surface of the lower electrode 4. The distance Lx is longer than the distance Ly, for example, as shown in FIG.

上部電極６は、例えば図１に示すように、他の導電層（以下「第２導電層」ともいう）６０と、第２導電層６０の上に形成された他のニッケル酸ランタン（ＬａＮｉＯ_３）層（以下「第２ＬＮＯ層」ともいう）６２と、を含むことができる。第２導電層６０は、第１導電層４０と同様に、例えば、貴金属、該貴金属の酸化物、および該貴金属からなる合金のうちの少なくとも１種からなることができる。第２導電層６０の膜厚は、例えば５０ｎｍ程度とすることができる。第２ＬＮＯ層６２の膜厚は、例えば１００ｎｍ程度とすることができる。 For example, as shown in FIG. 1, the upper electrode 6 includes another conductive layer (hereinafter also referred to as “second conductive layer”) 60 and another lanthanum nickelate (LaNiO ₃₎ formed on the second conductive layer 60. ) Layer 62 (hereinafter also referred to as “second LNO layer”). Similar to the first conductive layer 40, the second conductive layer 60 can be made of, for example, at least one of a noble metal, an oxide of the noble metal, and an alloy made of the noble metal. The film thickness of the second conductive layer 60 can be about 50 nm, for example. The film thickness of the second LNO layer 62 can be about 100 nm, for example.

圧電体層５は、図１および図２に示すように、基体１の上に柱状の堆積体（以下「柱状部」という）３０を構成している。柱状部３０は、例えば図２に示すように、２つの圧電素子１００に対して１つずつ設けられることができる。圧電体層５は、下部電極４の上に乗り上げて形成されている。圧電体層５は、例えば、基体１の上面の一部、下部電極４の上面の一部、および、下部電極４の側面の一部を被覆している。圧電体層５によって被覆されていない基体１および下部電極４は、例えば、絶縁層１４によって被覆されている。 As shown in FIGS. 1 and 2, the piezoelectric layer 5 forms a columnar deposit (hereinafter referred to as “columnar portion”) 30 on the substrate 1. For example, as shown in FIG. 2, one columnar portion 30 can be provided for each of the two piezoelectric elements 100. The piezoelectric layer 5 is formed on the lower electrode 4. The piezoelectric layer 5 covers, for example, a part of the upper surface of the substrate 1, a part of the upper surface of the lower electrode 4, and a part of the side surface of the lower electrode 4. The base 1 and the lower electrode 4 that are not covered with the piezoelectric layer 5 are covered with, for example, an insulating layer 14.

圧電体層５は、例えば、一般式ＡＢＯ_３で示されるペロブスカイト酸化物からなることができ、Ａは、Ｐｂを含み、Ｂは、ＺｒおよびＴｉのうちの少なくとも一方を含むことができる。前記Ｂは、例えば、さらに、ニオブ（Ｎｂ）を含むことができる。具体的には、圧電体層５としては、例えば、チタン酸ジルコン酸鉛（Ｐｂ(Ｚｒ，Ｔｉ)Ｏ_３：ＰＺＴ）、チタン酸鉛（ＰｂＴｉＯ_３）、ニオブ酸チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３）（以下「ＰＺＴＮ」ともいう）などを用いることができる。なお、ＰＺＴＮは、ＰＺＴにＮｂを添加した誘電体である。 The piezoelectric layer 5 can be made of, for example, a perovskite oxide represented by the general formula ABO ₃ , where A includes Pb and B can include at least one of Zr and Ti. The B may further contain niobium (Nb), for example. Specifically, as the piezoelectric layer 5, for example, lead zirconate titanate (Pb (Zr, Ti) O ₃ : PZT), lead titanate (PbTiO ₃ ), lead zirconate titanate niobate (Pb ( Zr, Ti, Nb) O ₃ ) (hereinafter also referred to as “PZTN”) or the like can be used. PZTN is a dielectric obtained by adding Nb to PZT.

また、前記一般式ＡＢＯ_３におけるＡは、例えば、Ｐｂに加えて、Ｂｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａを含むことができる。これらの元素は、Ａサイトに例えば２０％以下の割合で含まれることができる。また、前記一般式ＡＢＯ_３で示されるペロブスカイト酸化物には、Ｓｉを添加することができる。 In addition, A in the general formula ABO ₃ can include, for example, Bi, La, Sr, Ca, and Ba in addition to Pb. These elements can be contained in the A site at a ratio of 20% or less, for example. In addition, Si can be added to the perovskite oxide represented by the general formula ABO ₃ .

また、圧電体層５としては、例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）などを用いることもできる。ＳＢＴには、ＳｉおよびＮｂのうちの少なくとも一方を添加することができる。 As the piezoelectric layer 5, for example, SrBi ₂ Ta ₂ O ₉ (SBT) can be used. At least one of Si and Nb can be added to SBT.

圧電体層５の膜厚は、例えば１．１μｍ程度とすることができる。 The film thickness of the piezoelectric layer 5 can be, for example, about 1.1 μm.

絶縁層１４は、基体１、下部電極４、圧電体層５、および上部電極６の表面を被覆することができる。絶縁層１４は、例えば、水分および水素のうちの少なくとも一方をバリアすることができる。絶縁層１４は、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化ジルコニウム（ＺｒＯ_２）、酸化チタンなどからなることができる。絶縁層１４の膜厚としては、例えば６０ｎｍ程度とすることができる。 The insulating layer 14 can cover the surfaces of the substrate 1, the lower electrode 4, the piezoelectric layer 5, and the upper electrode 6. For example, the insulating layer 14 can barrier at least one of moisture and hydrogen. The insulating layer 14 is made of, for example, aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO ₂ ), silicon nitride (SiN), tantalum oxide (Ta ₂ O ₅ ), zirconium oxide (ZrO ₂ ), titanium oxide, or the like. be able to. The film thickness of the insulating layer 14 can be about 60 nm, for example.

配線層２０は、図１および図２に示すように、上部電極６の一部分と接しており、そこから絶縁層１４の上に引き出されていることができる。上部電極６と接続された配線層２０と、下部電極４との間には、図１に示すように、絶縁層１４および圧電体層５が設けられている。即ち、配線層２０と下部電極４とは、絶縁層１４および圧電体層５によって絶縁されている。配線層２０としては、例えばアルミニウムなどを用いることができる。 As shown in FIGS. 1 and 2, the wiring layer 20 is in contact with a part of the upper electrode 6 and can be drawn on the insulating layer 14 therefrom. As shown in FIG. 1, an insulating layer 14 and a piezoelectric layer 5 are provided between the wiring layer 20 connected to the upper electrode 6 and the lower electrode 4. That is, the wiring layer 20 and the lower electrode 4 are insulated by the insulating layer 14 and the piezoelectric layer 5. As the wiring layer 20, for example, aluminum can be used.

２．次に、本実施形態に係る圧電素子１００の製造方法について、図面を参照しながら説明する。 2. Next, a method for manufacturing the piezoelectric element 100 according to the present embodiment will be described with reference to the drawings.

図３、図５、図７、図９は、本実施形態に係る圧電素子１００の一製造工程を模式的に示す断面図である。図４、図６、図８、図１０は、本実施形態に係る圧電素子１００の一製造工程を模式的に示す平面図である。なお、図３は、図４のIII−III線における断面を示す図であり、図５は、図６のＶ−Ｖ線における断面を示す図であり、図７は、図８のVII−VII線における断面を示す図であり、図９は、図１０のIX−IX線における断面を示す図である。 3, 5, 7, and 9 are cross-sectional views schematically showing one manufacturing process of the piezoelectric element 100 according to the present embodiment. 4, 6, 8, and 10 are plan views schematically showing one manufacturing process of the piezoelectric element 100 according to the present embodiment. 3 is a view showing a cross section taken along line III-III in FIG. 4, FIG. 5 is a view showing a cross section taken along line VV in FIG. 6, and FIG. 7 is a view taken along line VII-VII in FIG. FIG. 9 is a diagram showing a cross section taken along line IX-IX in FIG. 10.

（１）まず、基体１上に下部電極４を成膜する。下部電極４は、例えば、第１導電層４０、第１ＬＮＯ層４２を順次積層して形成され、以下では、この場合について説明する。 (1) First, the lower electrode 4 is formed on the substrate 1. For example, the lower electrode 4 is formed by sequentially laminating a first conductive layer 40 and a first LNO layer 42, and this case will be described below.

第１導電層４０は、例えば、スパッタ法、蒸着法などにより形成されることができる。第１ＬＮＯ層４２は、例えば、スパッタ法、ゾルゲル法などにより形成されることができる。特に、第１ＬＮＯ層４２は、ＲＦスパッタ法を用いて、その絶縁性ターゲット材料として、例えばケイ素（Ｓｉ）の酸化物を含むＬａおよびＮｉの酸化物を用いることによって形成されることが好ましい。この方法によって形成されたＬａＮｉＯ_３は、（１００）に配向しており、Ｓｉを含むことができる。なお、ＲＦスパッタ法においては、スパッタガスとして、例えば、アルゴンと酸素、または、アルゴンのみを用いることができる。また、本発明に係る記載において、例えば、「（１００）に配向」とは、（１００）にすべての結晶が配向している場合と、（１００）にほとんどの結晶が配向しており、（１００）に配向していない残りの結晶が（１１０）等に配向している場合と、を含む。即ち、「（１００）に配向」とは、「（１００）に優先配向」ということもできる。 The first conductive layer 40 can be formed by, for example, a sputtering method, a vapor deposition method, or the like. The first LNO layer 42 can be formed by, for example, a sputtering method, a sol-gel method, or the like. In particular, the first LNO layer 42 is preferably formed by using, for example, La and Ni oxides containing silicon (Si) oxide as the insulating target material using RF sputtering. LaNiO ₃ formed by this method is oriented to (100) and can contain Si. In the RF sputtering method, for example, argon and oxygen or only argon can be used as the sputtering gas. In the description of the present invention, for example, “oriented to (100)” means that all crystals are oriented to (100) and most crystals are oriented to (100). And the case where the remaining crystals not oriented in (100) are oriented in (110) or the like. That is, “orientation at (100)” can also be referred to as “priority orientation at (100)”.

次に、公知の方法により、下部電極４の上の所望の領域にレジスト層９０を形成し、その後、図３および図４に示すように、レジスト層９０をマスクとして、下部電極４をエッチングする第１パターニング工程を行う。まず、第１ＬＮＯ層４２をエッチングによりパターニングする。第１ＬＮＯ層４２のパターニングは、例えば、希硝酸やヘキサフルオロけい酸水溶液などを用いたウェットエッチングで行われることができる。また、第１ＬＮＯ層４２のパターニングは、例えば、ドライエッチングで行われることもできる。次に、第１導電層４０を例えばドライエッチングによりパターニングする。第１導電層４０のエッチングは、例えば、Ｃｌ_２およびＡｒガスをＩＣＰ（Inductively Coupled Plasma）などの高密度プラズマにしたものを用いて、高バイアスパワー（例えば６００Ｗ程度）、低圧力（例えば１．０Ｐａ以下）の条件で行われることができる。 Next, a resist layer 90 is formed in a desired region on the lower electrode 4 by a known method, and then the lower electrode 4 is etched using the resist layer 90 as a mask as shown in FIGS. A first patterning step is performed. First, the first LNO layer 42 is patterned by etching. The patterning of the first LNO layer 42 can be performed, for example, by wet etching using dilute nitric acid or a hexafluorosilicate aqueous solution. The patterning of the first LNO layer 42 can also be performed by dry etching, for example. Next, the first conductive layer 40 is patterned by, for example, dry etching. The first conductive layer 40 is etched using, for example, a high bias power (for example, about 600 W) and a low pressure (for example, 1.P) using a high-density plasma such as ICP (Inductively Coupled Plasma) such as Cl ₂ and Ar gas. 0 Pa or less).

本工程後の下部電極４の長手方向（Ｙ方向）の幅は、例えば８００μｍ程度とすることができ、下部電極４の長手方向に直交する方向（Ｘ方向）の幅は、例えば２．５ｃｍ程度とすることができる。 The width in the longitudinal direction (Y direction) of the lower electrode 4 after this step can be about 800 μm, for example, and the width in the direction orthogonal to the longitudinal direction of the lower electrode 4 (X direction) is about 2.5 cm, for example. It can be.

（２）次に、図５に示すように、下部電極４のすべてを被覆するように、基体１の上方に圧電体層５を成膜する。圧電体層５は、例えば、ゾルゲル法、ＭＯＤ（Metal Organic Decomposition）法などを用いて形成されることができる。 (2) Next, as shown in FIG. 5, the piezoelectric layer 5 is formed above the substrate 1 so as to cover the entire lower electrode 4. The piezoelectric layer 5 can be formed using, for example, a sol-gel method, a MOD (Metal Organic Decomposition) method, or the like.

次に、図５および図６に示すように、圧電体層５の上に上部電極６を成膜する。上部電極６は、例えば、第２導電層６０、第２ＬＮＯ層６２を順次積層して形成され、以下では、この場合について説明する。 Next, as shown in FIGS. 5 and 6, the upper electrode 6 is formed on the piezoelectric layer 5. For example, the upper electrode 6 is formed by sequentially laminating a second conductive layer 60 and a second LNO layer 62, and this case will be described below.

第２導電層６０は、例えば、スパッタ法、蒸着法などにより形成されることができる。第２ＬＮＯ層６２は、例えば、スパッタ法、ゾルゲル法などにより形成されることができる。また、第２ＬＮＯ層６２は、第１ＬＮＯ層４２と同様に、ＲＦスパッタ法を用いて、その絶縁性ターゲット材料として、例えばケイ素（Ｓｉ）の酸化物を含むＬａおよびＮｉの酸化物を用いることによって形成されることができる。 The second conductive layer 60 can be formed by, for example, a sputtering method, a vapor deposition method, or the like. The second LNO layer 62 can be formed by, for example, a sputtering method, a sol-gel method, or the like. Similarly to the first LNO layer 42, the second LNO layer 62 is formed by using, for example, La and Ni oxides including silicon (Si) oxide as an insulating target material using RF sputtering. Can be formed.

次に、図５および図６に示すように、公知の方法により、上部電極６の上の所望の領域にレジスト層９２を形成する。レジスト層９２は、例えば、短辺と長辺を有する矩形の平面形状を有することができる。レジスト層９２の長手方向（Ｘ方向）の幅は、例えば８２０μｍ程度とすることができ、レジスト層９２の長手方向に直交する方向（Ｙ方向）の幅は、例えば６０μｍ程度とすることができる。平面視において、レジスト層９２の短辺と下部電極４の長辺との距離Ｒは、例えば、圧電体層５の膜厚以上とすることができる。距離Ｒは、例えば１．５μｍ程度とすることができる。レジスト層９２の膜厚は、例えば２μｍ程度とすることができる。 Next, as shown in FIGS. 5 and 6, a resist layer 92 is formed in a desired region on the upper electrode 6 by a known method. The resist layer 92 can have, for example, a rectangular planar shape having a short side and a long side. The width of the resist layer 92 in the longitudinal direction (X direction) can be, for example, about 820 μm, and the width in the direction orthogonal to the longitudinal direction of the resist layer 92 (Y direction) can be, for example, about 60 μm. In plan view, the distance R between the short side of the resist layer 92 and the long side of the lower electrode 4 can be, for example, greater than or equal to the film thickness of the piezoelectric layer 5. The distance R can be about 1.5 μm, for example. The film thickness of the resist layer 92 can be, for example, about 2 μm.

（３）次に、図７および図８に示すように、少なくともレジスト層９２をマスクとして、上部電極６および圧電体層５をエッチングする第２パターニング工程を行う。 (3) Next, as shown in FIGS. 7 and 8, a second patterning step is performed in which the upper electrode 6 and the piezoelectric layer 5 are etched using at least the resist layer 92 as a mask.

まず、レジスト層９２をマスクとして、第２ＬＮＯ層６２をエッチングによりパターニングする。第２ＬＮＯ層６２のパターニングは、第１ＬＮＯ層４２のパターニングと同様にして、例えば、ウェットエッチングやドライエッチングで行われることができる。次に、レジスト層９２および第２ＬＮＯ層６２をマスクとして、第２導電層６０をパターニングする。第２導電層６０のパターニングは、第１導電層４０のパターニングと同様にして、例えばドライエッチングで行われることができる。 First, the second LNO layer 62 is patterned by etching using the resist layer 92 as a mask. The patterning of the second LNO layer 62 can be performed by wet etching or dry etching, for example, in the same manner as the patterning of the first LNO layer 42. Next, the second conductive layer 60 is patterned using the resist layer 92 and the second LNO layer 62 as a mask. The patterning of the second conductive layer 60 can be performed by dry etching, for example, in the same manner as the patterning of the first conductive layer 40.

以上の工程によって、上部電極６をパターニングすることができる。上部電極６は、例えば、図８に示すように、長辺６Ｘと短辺６Ｙを有する矩形の平面形状となるようにパターニングされることができる。また、上部電極６は、例えば、平面視において、下部電極４の外縁の内側に上部電極６の短辺６Ｙが入らないようにパターニングされることができる。より具体的には、上部電極６は、例えば、平面視において、下部電極４の上面の外縁のうちの長辺４ｙの内側に上部電極６の下面の短辺６Ｙが入らないようにパターニングされることができる。即ち、上部電極６は、例えば、平面視において、下部電極４の上面の外縁のうちの長辺４ｙの外側に上部電極６の下面の短辺６Ｙが出るようにパターニングされることができる。 Through the above steps, the upper electrode 6 can be patterned. For example, as shown in FIG. 8, the upper electrode 6 can be patterned to have a rectangular planar shape having a long side 6X and a short side 6Y. Further, the upper electrode 6 can be patterned so that the short side 6Y of the upper electrode 6 does not enter inside the outer edge of the lower electrode 4 in plan view, for example. More specifically, the upper electrode 6 is patterned so that the short side 6Y of the lower surface of the upper electrode 6 does not enter inside the long side 4y of the outer edges of the upper surface of the lower electrode 4 in plan view, for example. be able to. That is, the upper electrode 6 can be patterned so that the short side 6Y of the lower surface of the upper electrode 6 protrudes outside the long side 4y of the outer edges of the upper surface of the lower electrode 4 in plan view, for example.

次に、レジスト層９２および第２ＬＮＯ層６２をマスクとして、圧電体層５を例えばドライエッチングによりパターニングする。本工程により、図７および図８に示すように、基体１および下部電極４の表面を露出させることができる。 Next, using the resist layer 92 and the second LNO layer 62 as a mask, the piezoelectric layer 5 is patterned by dry etching, for example. By this step, as shown in FIGS. 7 and 8, the surfaces of the substrate 1 and the lower electrode 4 can be exposed.

圧電体層５のエッチングは、例えば、塩素系とフッ素系の混合ガスをＩＣＰなどの高密度プラズマにしたものを用いて、高バイアスパワー（例えば６００Ｗ程度）、低圧力（例えば１．０Ｐａ以下）の条件で行われることができる。該混合ガスには、塩素系のガスが流量比で６０％以上入っていることが好ましい。また、該混合ガスにＡｒなどの希ガスを添加することもできる。塩素系のガスとしては、例えば、ＢＣｌ_３、Ｃｌ_２などが挙げられる。フッ素系のガスとしては、例えば、ＣＦ_４、Ｃ_２Ｆ_６などが挙げられる。上述した条件で圧電体層５をエッチングすることにより、高エッチングレート（例えば２００ｎｍ／ｍｉｎ以上）、かつ、マイクロローディングの少ないエッチングを行うことができる。 Etching of the piezoelectric layer 5 is performed using, for example, a high-density plasma such as ICP made of a mixed gas of chlorine and fluorine, and a high bias power (for example, about 600 W) and a low pressure (for example, 1.0 Pa or less). Can be performed under the conditions of The mixed gas preferably contains a chlorine-based gas in a flow rate ratio of 60% or more. In addition, a rare gas such as Ar can be added to the mixed gas. Examples of the chlorine-based gas include BCl ₃ and Cl ₂ . Examples of the fluorine-based gas include CF ₄ and C ₂ F ₆ . By etching the piezoelectric layer 5 under the above-described conditions, it is possible to perform etching with a high etching rate (for example, 200 nm / min or more) and less microloading.

圧電体層５をエッチングする本工程において、第２ＬＮＯ層６２は、良好なエッチングマスクとして機能することができる。この理由は以下の通りである。 In this step of etching the piezoelectric layer 5, the second LNO layer 62 can function as a good etching mask. The reason is as follows.

圧電体層５は、上述したように、一般式ＡＢＯ_３で示されるペロブスカイト酸化物からなることができ、Ａは、Ｐｂを含み、Ｂは、ＺｒおよびＴｉのうちの少なくとも一方を含むことができる。表１に示すように、ＰｂとＺｒの塩化物、および、Ｔｉの塩化物とフッ化物の融点は、５００℃以下である。これに対し、第２ＬＮＯ層６２の構成元素のＬａとＮｉの塩化物とフッ化物の融点は、８５０℃以上である。このため、塩素系とフッ素系の混合ガスに対して、圧電体層５はエッチングされ易く、第２ＬＮＯ層６２はエッチングされ難い。例えば上述したエッチング条件では、圧電体層５の第２ＬＮＯ層６２に対するエッチング選択比（＝圧電体層５のエッチングレート／第２ＬＮＯ層６２のエッチングレート）を、７．５程度にすることができる。このように、本実施形態によれば、圧電体層５の第２ＬＮＯ層６２に対するエッチング選択比を例えば７以上にすることができる。なお、エッチング条件を適宜変更する（例えば、バイアスパワーを下げる、圧力を上げる等）ことによって、エッチング選択比を制御することができる。 As described above, the piezoelectric layer 5 can be made of a perovskite oxide represented by the general formula ABO ₃ , wherein A includes Pb, and B can include at least one of Zr and Ti. . As shown in Table 1, the melting points of Pb and Zr chloride, and Ti chloride and fluoride are 500 ° C. or less. On the other hand, the melting points of La and Ni chlorides and fluorides as constituent elements of the second LNO layer 62 are 850 ° C. or higher. For this reason, the piezoelectric layer 5 is easily etched and the second LNO layer 62 is difficult to be etched with respect to a mixed gas of chlorine and fluorine. For example, under the above-described etching conditions, the etching selection ratio of the piezoelectric layer 5 to the second LNO layer 62 (= etching rate of the piezoelectric layer 5 / etching rate of the second LNO layer 62) can be about 7.5. Thus, according to the present embodiment, the etching selection ratio of the piezoelectric layer 5 to the second LNO layer 62 can be set to 7 or more, for example. Note that the etching selectivity can be controlled by appropriately changing the etching conditions (for example, lowering the bias power, increasing the pressure, etc.).

また、上述したように、圧電体層５が一般式ＡＢＯ_３で示されるペロブスカイト酸化物からなる場合に、前記Ａは、例えば、Ｐｂに加えて、Ｂｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａを含むことができる。これらの元素のうちＬａ、Ｓｒ、Ｃａ、Ｂａは、表１から分かるように、塩素系やフッ素系のガスに対して化学反応性が低いが、Ａサイトに２０％以下の割合で添加されることにより、化学反応性が低いことによる影響を小さくすることができる。 Further, as described above, when the piezoelectric layer 5 is made of a perovskite oxide represented by the general formula ABO ₃ , the A contains, for example, Bi, La, Sr, Ca, Ba in addition to Pb. Can do. Among these elements, as can be seen from Table 1, La, Sr, Ca, and Ba have low chemical reactivity with respect to chlorine-based and fluorine-based gases, but are added to the A site at a ratio of 20% or less. As a result, the influence of low chemical reactivity can be reduced.

また、上述したように、前記Ｂは、例えば、Ｎｂを含むことができる。表１に示すように、Ｎｂの塩化物やフッ化物の融点は低いため、Ｎｂを含む圧電体層５の化学反応的なエッチングは容易に行われることができる。また、上述したように、前記一般式ＡＢＯ_３で示されるペロブスカイト酸化物には、Ｓｉを添加することができる。表１に示すように、Ｓｉの塩化物やフッ化物の融点は低いため、Ｓｉを含む圧電体層５の化学反応的なエッチングは容易に行われることができる。 Further, as described above, the B can include, for example, Nb. As shown in Table 1, since the melting point of Nb chloride or fluoride is low, chemical reaction etching of the piezoelectric layer 5 containing Nb can be easily performed. Further, as described above, Si can be added to the perovskite oxide represented by the general formula ABO ₃ . As shown in Table 1, since the melting point of Si chloride or fluoride is low, chemical reaction etching of the piezoelectric layer 5 containing Si can be easily performed.

また、上述したように、圧電体層５としては、例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）を用いることもできる。表１に示すように、Ｓｒの塩化物やフッ化物の融点は高いが、他の元素（ＢｉおよびＴａ）の塩化物やフッ化物の融点が低いため、ＳＢＴの化学反応的なエッチングは容易に行われることができる。また、上述したように、ＳＢＴには、ＳｉおよびＮｂのうちの少なくとも一方を添加することができる。表１に示すように、ＳｉやＮｂの塩化物やフッ化物の融点は低いため、ＳｉおよびＮｂのうちの少なくとも一方を含むＳＢＴの化学反応的なエッチングは容易に行われることができる。 As described above, for example, SrBi ₂ Ta ₂ O ₉ (SBT) can be used as the piezoelectric layer 5. As shown in Table 1, the melting point of chloride and fluoride of Sr is high, but the melting point of chloride and fluoride of other elements (Bi and Ta) is low, so that chemical reaction etching of SBT is easy. Can be done. Further, as described above, at least one of Si and Nb can be added to the SBT. As shown in Table 1, since the melting points of chlorides and fluorides of Si and Nb are low, chemical reactive etching of SBT containing at least one of Si and Nb can be easily performed.

このように、圧電体層５をエッチングする際に、第２ＬＮＯ層６２をマスクとして用いることにより、マスク後退の少ないエッチングを行うことができる。即ち、エッチング後の圧電体層５の側面と水平面（基体１の上面）との成す角（テーパ角）θを９０度に近づけることが可能となる。 As described above, when the piezoelectric layer 5 is etched, the second LNO layer 62 is used as a mask, so that etching with less mask receding can be performed. That is, the angle (taper angle) θ formed between the side surface of the piezoelectric layer 5 after etching and the horizontal plane (the upper surface of the substrate 1) can be brought close to 90 degrees.

また、圧電体層５をエッチングする本工程は、例えば、第１ＬＮＯ層４２が露出するように行われる。上述したように、圧電体層５はエッチングされ易く、ＬａＮｉＯ_３層はエッチングされ難いため、本工程において第１ＬＮＯ層４２は、良好なエッチングストッパ層として機能することができる。これにより、第１導電層４０および第１ＬＮＯ層４２から構成される下部電極４の残膜量（下部電極４の膜厚）をウェハ面内で均一にすることができる。なお、エッチング条件を上述した条件から適宜変更する（例えば、バイアスパワーを下げる、圧力を上げる等）ことによって、圧電体層５の第１ＬＮＯ層４２に対するエッチング選択比（＝圧電体層５のエッチングレート／第１ＬＮＯ層４２のエッチングレート）を制御することができる。 Further, this step of etching the piezoelectric layer 5 is performed, for example, so that the first LNO layer 42 is exposed. As described above, since the piezoelectric layer 5 is easily etched and the LaNiO ₃ layer is difficult to etch, the first LNO layer 42 can function as a good etching stopper layer in this step. Thereby, the remaining film amount (film thickness of the lower electrode 4) of the lower electrode 4 composed of the first conductive layer 40 and the first LNO layer 42 can be made uniform in the wafer surface. Note that the etching selectivity of the piezoelectric layer 5 with respect to the first LNO layer 42 (= the etching rate of the piezoelectric layer 5) is changed by appropriately changing the etching conditions from the above-described conditions (for example, lowering the bias power, increasing the pressure, etc.). / The etching rate of the first LNO layer 42).

なお、図７および図８では、エッチングによるレジスト後退が生じた場合の本工程後のレジスト層９２の形状を模式的に示してある。このことは、本実施形態における他のエッチング工程後のレジスト層の形状の図示についても同様である。本工程後、図示しないが、残存したレジスト層９２を公知の方法により除去する。 7 and 8 schematically show the shape of the resist layer 92 after this step in the case where resist recession occurs due to etching. The same applies to the illustration of the shape of the resist layer after another etching step in the present embodiment. After this step, although not shown, the remaining resist layer 92 is removed by a known method.

（４）次に、公知の方法により、所望の領域にレジスト層９４を形成し、その後、図９および図１０に示すように、レジスト層９４をマスクとして、上部電極６をエッチングする第３パターニング工程を行う。第３パターニング工程では、図１０に示すように、平面視において、下部電極４の外縁の内側に入るように上部電極６をパターニングする。より具体的には、第３パターニング工程では、平面視において、上部電極６の下面の外縁６ｘ，６ｙが下部電極４の上面の外縁４ｘ，４ｙの内側に入るように上部電極６をパターニングする。本工程では、下部電極４の上部を構成する第１ＬＮＯ層４２が、上部電極６の上部を構成する第２ＬＮＯ層６２のエッチングによりエッチングされるのを防ぐために、下部電極４の表面を覆うためのレジスト層９４の平面パターン（図１０参照）を形成することができる。レジスト層９４は、例えば図１０に示すように、下部電極４の表面を覆う部分のＸ方向の幅が、上部電極６の上面を覆う部分のＸ方向の幅よりも広い平面形状を有することができる。 (4) Next, a third pattern is formed by forming a resist layer 94 in a desired region by a known method, and then etching the upper electrode 6 using the resist layer 94 as a mask, as shown in FIGS. Perform the process. In the third patterning step, as shown in FIG. 10, the upper electrode 6 is patterned so as to be inside the outer edge of the lower electrode 4 in plan view. More specifically, in the third patterning step, the upper electrode 6 is patterned so that the outer edges 6x and 6y on the lower surface of the upper electrode 6 are inside the outer edges 4x and 4y on the upper surface of the lower electrode 4 in plan view. In this step, in order to prevent the first LNO layer 42 constituting the upper part of the lower electrode 4 from being etched by the etching of the second LNO layer 62 constituting the upper part of the upper electrode 6, the surface of the lower electrode 4 is covered. A planar pattern (see FIG. 10) of the resist layer 94 can be formed. For example, as shown in FIG. 10, the resist layer 94 has a planar shape in which the width in the X direction of the portion covering the surface of the lower electrode 4 is wider than the width in the X direction of the portion covering the upper surface of the upper electrode 6. it can.

本工程後の上部電極６の長手方向（Ｘ方向）の幅は、例えば７８０μｍ程度とすることができ、上部電極６の長手方向に直交する方向（Ｙ方向）の幅は、例えば５０μｍ程度とすることができる。 The width in the longitudinal direction (X direction) of the upper electrode 6 after this step can be about 780 μm, for example, and the width in the direction (Y direction) orthogonal to the longitudinal direction of the upper electrode 6 is about 50 μm, for example. be able to.

（５）次に、図１に示すように、下部電極４、圧電体層５、および上部電極６を被覆するように、基体１の上方に絶縁層１４を形成する。絶縁層１４は、例えば、スパッタ法、化学気相成長（ＣＶＤ）法などにより形成されることができる。 (5) Next, as shown in FIG. 1, an insulating layer 14 is formed above the substrate 1 so as to cover the lower electrode 4, the piezoelectric layer 5, and the upper electrode 6. The insulating layer 14 can be formed by, for example, a sputtering method, a chemical vapor deposition (CVD) method, or the like.

次に、上部電極６の上に、絶縁層１４を貫通するコンタクトホールを形成することができる。コンタクトホールは、絶縁層１４の所望の領域をエッチングすることにより形成される。次に、図１および図２に示すように、コンタクトホールを埋め込むように配線層２０を形成することができる。配線層２０は、例えばスパッタ法などにより形成されることができる。 Next, a contact hole penetrating the insulating layer 14 can be formed on the upper electrode 6. The contact hole is formed by etching a desired region of the insulating layer 14. Next, as shown in FIGS. 1 and 2, the wiring layer 20 can be formed so as to fill the contact hole. The wiring layer 20 can be formed by sputtering, for example.

（６）以上の工程によって、図１および図２に示すように、本実施形態に係る圧電素子１００を形成することができる。 (6) Through the above steps, the piezoelectric element 100 according to this embodiment can be formed as shown in FIGS.

３．本実施形態では、上部電極６が、平面視において、下部電極４の上面の外縁の内側に設けられている。これに対し、例えば、上部電極が、平面視において、下部電極の上面の外縁の外側に設けられている場合には、下部電極の上面の外縁の外側の圧電体層が絶縁破壊を起こし、いわゆる焼損が発生する場合がある。これは、下部電極の側面上や基体の上面上に形成された圧電体層の結晶性が良好ではないために絶縁性も良好ではなくなる場合があることが１つの原因と考えられる。この部分の圧電体層の結晶性が良好ではない場合があるのは、下部電極の側面や基体の上面が下部電極のパターニングの際にダメージを受ける場合や、下部電極の側面や基体の上面が圧電体層の成膜に適した配向ではない場合などがあるからである。 3. In the present embodiment, the upper electrode 6 is provided inside the outer edge of the upper surface of the lower electrode 4 in plan view. On the other hand, for example, when the upper electrode is provided outside the outer edge of the upper surface of the lower electrode in plan view, the piezoelectric layer outside the outer edge of the upper surface of the lower electrode causes dielectric breakdown, so-called Burnout may occur. One reason for this is considered to be that the insulating property may not be good because the crystallinity of the piezoelectric layer formed on the side surface of the lower electrode or the upper surface of the substrate is not good. The crystallinity of the piezoelectric layer in this part may not be good if the side surface of the lower electrode or the upper surface of the substrate is damaged during patterning of the lower electrode, or the side surface of the lower electrode or the upper surface of the substrate is This is because the orientation may not be suitable for forming the piezoelectric layer.

本実施形態では、上部電極６が、平面視において、下部電極４の上面の外縁の内側に設けられているため、図１および図２に示すように、圧電体層５のうち、下部電極４の上面の外縁の長辺４ｙの外側の領域（図２に示す斜線領域）５ａの上には、上部電極６が形成されていない。これにより、この領域５ａを介して電圧が印加されるのを防ぐことができ、圧電素子１００の焼損を防ぐことができる。さらに、本実施形態では、図１に示すように、上部電極６と接続された配線層２０と下部電極４とは、絶縁層１４および圧電体層５の２層で絶縁されている。これにより、いずれか１層で絶縁される場合よりも、配線層２０と下部電極４との間の絶縁性を向上させることができる。従って、本実施形態によれば、配線層２０と下部電極４との間の良好な絶縁性を得るとともに、焼損を防ぐことができるので、信頼性の高い圧電素子１００を提供することができる。 In the present embodiment, since the upper electrode 6 is provided inside the outer edge of the upper surface of the lower electrode 4 in plan view, the lower electrode 4 is included in the piezoelectric layer 5 as shown in FIGS. 1 and 2. The upper electrode 6 is not formed on a region (a hatched region shown in FIG. 2) 5a outside the long side 4y of the outer edge of the upper surface. Thereby, it is possible to prevent a voltage from being applied through the region 5a, and it is possible to prevent the piezoelectric element 100 from being burned out. Furthermore, in the present embodiment, as shown in FIG. 1, the wiring layer 20 connected to the upper electrode 6 and the lower electrode 4 are insulated by two layers of an insulating layer 14 and a piezoelectric layer 5. Thereby, the insulation between the wiring layer 20 and the lower electrode 4 can be improved as compared with the case where any one layer is insulated. Therefore, according to the present embodiment, good insulation between the wiring layer 20 and the lower electrode 4 can be obtained and burning can be prevented, so that the highly reliable piezoelectric element 100 can be provided.

また、本実施形態によれば、第１ＬＮＯ層４２は、圧電体層５のエッチングを良好に行うことのできるエッチングガス（例えば塩素系とフッ素系の混合ガスなど）に対して反応性が低く、物理的な作用によるエッチングにおいても、圧電体層５よりもエッチングレートが遅いというエッチング特性を有する。従って、第１ＬＮＯ層４２は、圧電体層５のエッチングにおいて、良好なエッチングストッパ層として機能することができる。これにより、下部電極４の残膜量をウェハ面内で均一にすることができ、より一層信頼性の高い圧電素子１００を提供することができる。 Further, according to the present embodiment, the first LNO layer 42 is low in reactivity with an etching gas (for example, a mixed gas of chlorine and fluorine) that can satisfactorily etch the piezoelectric layer 5, Etching by physical action also has an etching characteristic that the etching rate is slower than that of the piezoelectric layer 5. Therefore, the first LNO layer 42 can function as a good etching stopper layer in the etching of the piezoelectric layer 5. Thereby, the remaining film amount of the lower electrode 4 can be made uniform in the wafer surface, and the piezoelectric element 100 with higher reliability can be provided.

また、本実施形態では、第１ＬＮＯ層４２の上に圧電体層５を形成することができる。第１ＬＮＯ層４２を構成するＬａＮｉＯ_３は、容易に（１００）に配向するため、その上に形成される圧電体層５も（１００）に配向することができる。（１００）に配向した圧電体層５は、良好な圧電特性を有することができる。 In the present embodiment, the piezoelectric layer 5 can be formed on the first LNO layer 42. Since LaNiO ₃ constituting the first LNO layer 42 is easily oriented to (100), the piezoelectric layer 5 formed thereon can also be oriented to (100). The piezoelectric layer 5 oriented in (100) can have good piezoelectric characteristics.

また、第２ＬＮＯ層６２は、圧電体層５のエッチングにおいて、良好なハードマスクとして機能することができる。これにより、急峻なエッチングを行うことができ、微細加工された圧電素子１００を提供することができる。 The second LNO layer 62 can function as a good hard mask in etching the piezoelectric layer 5. Thereby, sharp etching can be performed, and the microfabricated piezoelectric element 100 can be provided.

また、第１ＬＮＯ層４２および第２ＬＮＯ層６２を構成するＬａＮｉＯ_３は導電性酸化物であるため、第１ＬＮＯ層４２および第２ＬＮＯ層６２は、圧電素子１００における電極の一部として機能することができる。 Further, since LaNiO ₃ constituting the first LNO layer 42 and the second LNO layer 62 is a conductive oxide, the first LNO layer 42 and the second LNO layer 62 can function as part of the electrodes in the piezoelectric element 100. .

４．次に、本実施形態に係る圧電素子およびその製造方法の変形例について、図面を参照しながら説明する。なお、上述した圧電素子１００およびその製造方法（以下「圧電素子１００の例」という）と異なる点について説明し、同様の点については説明を省略する。 4). Next, modified examples of the piezoelectric element and the manufacturing method thereof according to the present embodiment will be described with reference to the drawings. Differences from the above-described piezoelectric element 100 and its manufacturing method (hereinafter referred to as “example of piezoelectric element 100”) will be described, and description of similar points will be omitted.

（１）まず、第１の変形例に係る圧電素子の製造方法、および、該製造方法よって得られる圧電素子１２０について説明する。 (1) First, a method for manufacturing a piezoelectric element according to a first modification and the piezoelectric element 120 obtained by the manufacturing method will be described.

圧電素子１００の例では、上部電極６および圧電体層５をエッチングする第２パターニング工程において、基体１および下部電極４の表面を露出させる場合（図７および図８参照）について説明したが、本変形例では、図１１および図１２に示すように、第２パターニング工程において、基体１および下部電極４の表面を露出させないことができる。即ち、本変形例では、第２パターニング工程において、基体１および下部電極４の表面が露出する前に圧電体層５のエッチングを止めることができる。本工程により、図１１および図１２に示すように、上部電極６の下に圧電体層５の一部からなる柱状の堆積体（本変形例において「柱状部」という）３２が形成される。柱状部３２の下には、残りの圧電体層５が平坦に形成されていることができる。なお、図１１は、本変形例に係る圧電素子の一製造工程を模式的に示す断面図である。図１２は、本変形例に係る圧電素子の一製造工程を模式的に示す平面図である。図１１は、図１２のXI−XI線における断面を示す図である。 In the example of the piezoelectric element 100, the case where the surfaces of the base 1 and the lower electrode 4 are exposed in the second patterning step of etching the upper electrode 6 and the piezoelectric layer 5 has been described (see FIGS. 7 and 8). In the modification, as shown in FIGS. 11 and 12, the surfaces of the substrate 1 and the lower electrode 4 can be prevented from being exposed in the second patterning step. That is, in this modification, the etching of the piezoelectric layer 5 can be stopped before the surfaces of the base 1 and the lower electrode 4 are exposed in the second patterning step. By this step, as shown in FIGS. 11 and 12, a columnar deposited body (referred to as “columnar portion” in this modification) 32 made of a part of the piezoelectric layer 5 is formed under the upper electrode 6. The remaining piezoelectric layer 5 can be formed flat below the columnar portion 32. In addition, FIG. 11 is sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on this modification. FIG. 12 is a plan view schematically showing one manufacturing process of the piezoelectric element according to this modification. 11 is a diagram showing a cross section taken along line XI-XI in FIG.

このようにして圧電体層５をエッチングした後、本変形例では、図１３および図１４に示すように、レジスト層９６をマスクとして、上部電極６をエッチングする第３パターニング工程を行うことができる。なお、図１３は、本変形例に係る圧電素子の一製造工程を模式的に示す断面図である。図１４は、本変形例に係る圧電素子の一製造工程を模式的に示す平面図である。図１３は、図１４のXIII−XIII線における断面を示す図である。 After the piezoelectric layer 5 is etched in this manner, in the present modification, as shown in FIGS. 13 and 14, a third patterning step for etching the upper electrode 6 can be performed using the resist layer 96 as a mask. . FIG. 13 is a cross-sectional view schematically showing one manufacturing process of the piezoelectric element according to this modification. FIG. 14 is a plan view schematically showing one manufacturing process of the piezoelectric element according to this modification. 13 is a view showing a cross section taken along line XIII-XIII in FIG.

圧電素子１００の例の第３パターニング工程では、下部電極４の表面を覆うためのレジスト層９４の平面パターン（図１０参照）を形成することができるが、本変形例ではそのようなことなくレジスト層９６の平面パターン（図１４参照）を形成することができる。これは、上述したように、下部電極４の表面は圧電体層５により覆われており露出していないため、下部電極４の上部を構成する第１ＬＮＯ層４２が、上部電極６の上部を構成する第２ＬＮＯ層６２のエッチングによりエッチングされるのを防ぐことができるからである。本変形例では、例えば図１４に示すように、レジスト層９６の平面パターンは、Ｘ方向に沿った短辺とＹ方向に沿った長辺を有する矩形であることができる。 In the third patterning process of the example of the piezoelectric element 100, a planar pattern (see FIG. 10) of the resist layer 94 for covering the surface of the lower electrode 4 can be formed. A planar pattern of layer 96 (see FIG. 14) can be formed. As described above, since the surface of the lower electrode 4 is covered with the piezoelectric layer 5 and is not exposed, the first LNO layer 42 constituting the upper portion of the lower electrode 4 constitutes the upper portion of the upper electrode 6. This is because it is possible to prevent the second LNO layer 62 from being etched. In the present modification, for example, as illustrated in FIG. 14, the planar pattern of the resist layer 96 may be a rectangle having a short side along the X direction and a long side along the Y direction.

その後、図１５に示すように、圧電体層５および上部電極６を被覆するように、基体１の上方に絶縁層１４を形成することができる。その後、圧電素子１００の例と同様に、コンタクトホールおよび配線層２０を形成して、図１５および図１６に示すように、本変形例に係る圧電素子１２０を形成することができる。なお、図１５は、本変形例に係る圧電素子を模式的に示す断面図である。図１６は、本変形例に係る圧電素子を模式的に示す平面図である。図１５は、図１６のXV−XV線における断面を示す図である。図１６では、絶縁層１４については、便宜上、その図示を省略している。 Thereafter, as shown in FIG. 15, an insulating layer 14 can be formed above the substrate 1 so as to cover the piezoelectric layer 5 and the upper electrode 6. Thereafter, similarly to the example of the piezoelectric element 100, the contact hole and the wiring layer 20 are formed, and the piezoelectric element 120 according to this modification can be formed as shown in FIGS. FIG. 15 is a cross-sectional view schematically showing a piezoelectric element according to this modification. FIG. 16 is a plan view schematically showing a piezoelectric element according to this modification. 15 is a view showing a cross section taken along line XV-XV in FIG. In FIG. 16, the illustration of the insulating layer 14 is omitted for convenience.

圧電素子１００の例では、図２に示すように、下部電極４の一部は露出しているが、この変形例では、図１６に示すように、下部電極４のすべてが圧電体層５により覆われており露出していないことができる。 In the example of the piezoelectric element 100, as shown in FIG. 2, a part of the lower electrode 4 is exposed. However, in this modification, as shown in FIG. Can be covered and unexposed.

なお、本変形例では、例えば、上部電極６をエッチングする第３パターニング工程の後、図示しないが、平面視において、柱状部３２の周囲の圧電体層５を除去して、基体１および下部電極４を露出させることもできる。圧電体層５の除去は、例えば、レジスト層などのマスクを用いて、柱状部３２の周囲の圧電体層５をエッチングすることにより行われる。このようにして柱状部３２の周囲の圧電体層５を除去した後、圧電素子１００の例と同様に、絶縁層１４および配線層２０を形成することで、上述した図１および図２に示すような圧電素子１００を形成することができる。 In the present modification, for example, after the third patterning step of etching the upper electrode 6, the piezoelectric layer 5 around the columnar portion 32 is removed in plan view to remove the base 1 and the lower electrode. 4 can also be exposed. The removal of the piezoelectric layer 5 is performed, for example, by etching the piezoelectric layer 5 around the columnar portion 32 using a mask such as a resist layer. After removing the piezoelectric layer 5 around the columnar portion 32 in this way, the insulating layer 14 and the wiring layer 20 are formed in the same manner as the example of the piezoelectric element 100, and the above-described FIGS. Such a piezoelectric element 100 can be formed.

（２）次に、第２の変形例について説明する。 (2) Next, a second modification will be described.

圧電素子１００の例では、上部電極６が第２導電層６０と、第２導電層６０の上に形成された第２ＬＮＯ層６２と、を含む場合について説明したが、上部電極６は、例えば、第２導電層６０または第２ＬＮＯ層６２のみからなることができる。 In the example of the piezoelectric element 100, the case where the upper electrode 6 includes the second conductive layer 60 and the second LNO layer 62 formed on the second conductive layer 60 has been described. It can consist only of the second conductive layer 60 or the second LNO layer 62.

例えば、上部電極６が第２導電層６０のみからなる場合には、図１７および図１８に示すようにして、上部電極６をエッチングする第３パターニング工程を行うことができる。図１７は、この場合における圧電素子の一製造工程を模式的に示す断面図である。図１８は、この場合における圧電素子の一製造工程を模式的に示す平面図である。図１７は、図１８のXVII−XVII線における断面を示す図である。 For example, when the upper electrode 6 is composed of only the second conductive layer 60, a third patterning process for etching the upper electrode 6 can be performed as shown in FIGS. FIG. 17 is a cross-sectional view schematically showing one manufacturing process of the piezoelectric element in this case. FIG. 18 is a plan view schematically showing one manufacturing process of the piezoelectric element in this case. 17 is a view showing a cross section taken along line XVII-XVII in FIG.

圧電素子１００の例の第３パターニング工程では、下部電極４の表面を覆うためのレジスト層９４の平面パターン（図１０参照）を形成することができるが、上部電極６が第２導電層６０のみからなる場合ではそのようなことなく、例えば上述した第１の変形例と同様のレジスト層９８の平面パターン（図１８参照）を形成することができる。これは、上部電極６をエッチングする第３パターニング工程において、下部電極４の上部を構成する第１ＬＮＯ層４２は、良好なエッチングストッパ層として機能することができるからである。従って、上部電極６が第２導電層６０のみからなる場合の第３パターニング工程が、例えば第１ＬＮＯ層４２を露出させた状態で行われる場合にも、下部電極４の残膜量をウェハ面内で均一にすることができる。この形態は、第１導電層４０と第２導電層６０とが同じ材質である場合や、第１導電層４０と第２導電層６０とがほぼ同じエッチングレートを有する場合などにおいて、特に有用である。 In the third patterning process of the example of the piezoelectric element 100, a planar pattern (see FIG. 10) of the resist layer 94 for covering the surface of the lower electrode 4 can be formed, but the upper electrode 6 is only the second conductive layer 60. In such a case, for example, a planar pattern (see FIG. 18) of the resist layer 98 similar to that of the first modified example described above can be formed. This is because the first LNO layer 42 constituting the upper part of the lower electrode 4 can function as a good etching stopper layer in the third patterning step of etching the upper electrode 6. Therefore, even when the third patterning process in the case where the upper electrode 6 is composed only of the second conductive layer 60 is performed with the first LNO layer 42 exposed, for example, the remaining film amount of the lower electrode 4 is set within the wafer surface. Can be made uniform. This form is particularly useful when the first conductive layer 40 and the second conductive layer 60 are made of the same material, or when the first conductive layer 40 and the second conductive layer 60 have substantially the same etching rate. is there.

（３）なお、上述した変形例は一例であって、これらに限定されるわけではない。例えば、各変形例を適宜組み合わせることも可能である。 (3) Note that the above-described modifications are merely examples, and the present invention is not limited to these. For example, it is possible to appropriately combine the modified examples.

５．上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。 5. Although the embodiments of the present invention have been described in detail as described above, those skilled in the art will readily understand that many modifications are possible without substantially departing from the novel matters and effects of the present invention. Accordingly, all such modifications are included in the scope of the present invention.

例えば、上述した本発明の実施形態に係る圧電素子は、例えば、インクジェットプリンタ等に用いられるインクジェット式記録ヘッド、アクチュエータ等に適用されることができる。 For example, the above-described piezoelectric element according to the embodiment of the present invention can be applied to, for example, an ink jet recording head, an actuator, or the like used in an ink jet printer or the like.

本実施形態に係る圧電素子を模式的に示す断面図。FIG. 3 is a cross-sectional view schematically showing the piezoelectric element according to the embodiment. 本実施形態に係る圧電素子を模式的に示す平面図。The top view which shows typically the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically the manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically the manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically the manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on this embodiment. 本実施形態に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically the manufacturing process of the piezoelectric element which concerns on this embodiment. 第１の変形例に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on a 1st modification. 第１の変形例に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically one manufacturing process of the piezoelectric element which concerns on a 1st modification. 第１の変形例に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on a 1st modification. 第１の変形例に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically one manufacturing process of the piezoelectric element which concerns on a 1st modification. 第１の変形例に係る圧電素子を模式的に示す断面図。Sectional drawing which shows typically the piezoelectric element which concerns on a 1st modification. 第１の変形例に係る圧電素子を模式的に示す平面図。The top view which shows typically the piezoelectric element which concerns on a 1st modification. 第２の変形例に係る圧電素子の一製造工程を模式的に示す断面図。Sectional drawing which shows typically one manufacturing process of the piezoelectric element which concerns on a 2nd modification. 第２の変形例に係る圧電素子の一製造工程を模式的に示す平面図。The top view which shows typically one manufacturing process of the piezoelectric element which concerns on a 2nd modification.

Explanation of symbols

１基体、４下部電極、５圧電体層、６上部電極、１４絶縁層、２０配線層、３０、３２柱状部、４０第１導電層、４２第１ＬＮＯ層、６０第２導電層、６２第２ＬＮＯ層、９０、９２、９４、９６、９８レジスト層、１００，１２０圧電素子 DESCRIPTION OF SYMBOLS 1 Base | substrate, 4 Lower electrode, 5 Piezoelectric layer, 6 Upper electrode, 14 Insulating layer, 20 Wiring layer, 30, 32 Column part, 40 1st conductive layer, 42 1st LNO layer, 60 2nd conductive layer, 62 2nd LNO Layer, 90, 92, 94, 96, 98 resist layer, 100, 120 piezoelectric element

Claims

A substrate;
A lower electrode formed above the substrate;
A piezoelectric layer covering at least a part of the lower electrode;
An upper electrode formed above the piezoelectric layer,
The upper electrode is a piezoelectric element provided inside the outer edge of the lower electrode in plan view.

In claim 1,
The piezoelectric layer covers at least a part of the upper surface of the lower electrode and at least a part of a side surface of the lower electrode.

In claim 1 or 2,
The piezoelectric element, wherein an outer edge of the lower electrode is an outer edge of an upper surface of the lower electrode.

In any one of Claims 1 thru | or 3,
An insulating layer covering at least the piezoelectric layer;
And a wiring layer formed above the insulating layer and connected to the upper electrode.

In claim 4,
A piezoelectric element, wherein at least the piezoelectric layer and the insulating layer are provided between the lower electrode and the wiring layer.

In any one of Claims 1 thru | or 5,
The lower electrode and the upper electrode have a rectangular planar shape,
The longitudinal direction of the lower electrode is orthogonal to the longitudinal direction of the upper electrode,
A piezoelectric element in which a short side of the lower electrode is longer than a long side of the upper electrode.

Forming a lower electrode above the substrate;
A first patterning step of etching the lower electrode;
Forming a piezoelectric layer to cover the lower electrode;
Forming an upper electrode above the piezoelectric layer;
A second patterning step of etching the upper electrode and the piezoelectric layer;
And a third patterning step of etching the upper electrode so as to be inside the outer edge of the lower electrode in plan view.

In claim 7,
In the second patterning step, the upper electrode is etched so as to have a rectangular planar shape, and the upper electrode is prevented from entering the short side of the upper electrode inside the outer edge of the lower electrode in plan view. A method of manufacturing a piezoelectric element.

In claim 7 or 8,
The step of forming the lower electrode has a step of forming a lanthanum nickelate layer,
The method of manufacturing a piezoelectric element, wherein the second patterning step is performed so that the lanthanum nickelate layer is exposed.

In claim 7 or 8,
The method of manufacturing a piezoelectric element, wherein the second patterning step is performed so that the lower electrode is not exposed.

In claim 7 or 8,
The step of forming the lower electrode has a step of forming a lanthanum nickelate layer,
The method of manufacturing a piezoelectric element, wherein the lanthanum nickelate layer is exposed in the third patterning step.

In claim 11,
The step of forming the lower electrode includes the step of forming a conductive layer,
The step of forming the lanthanum nickelate layer is performed after the step of forming the conductive layer,
The method of manufacturing a piezoelectric element, wherein the step of forming the upper electrode includes a step of forming another conductive layer made of the same material as the conductive layer.

In claim 9, 11 or 12,
The piezoelectric layer is formed of a perovskite oxide represented by a general formula ABO ₃ ,
A includes lead (Pb),
B is a method for manufacturing a piezoelectric element, which is formed so as to include at least one of zirconium (Zr) and titanium (Ti).