JP2007272358A - 情報処理装置 - Google Patents

Abstract

【課題】集積回路装置においては、ＣＰＵ並列処理の制御が難しく、制御プログラムを個別的に開発しなくてはならないという問題が生じる。
【解決手段】情報処理装置は、ＣＰＵとユーザロジックとブリッジとを内部バスを介して接続可能に構成された集積回路を、外部バスを介して複数接続させた情報処理装置であって、複数の集積回路のうち、一の集積回路は複数の集積回路を統合するマスター集積回路と設定され、他の集積回路はＣＰＵをリセット状態に固定したスレーブ集積回路と設定されており、マスター集積回路のＣＰＵは、スレーブ集積回路のユーザロジックを、ブリッジと外部バスを介して制御する。また、マスター集積回路のＣＰＵは、スレーブ集積回路のユーザロジック用のメモリアドレス空間を異なるメモリ空間アドレスとして管理する。
【選択図】 図２

Description

本発明は、情報処理装置に関し、特に、ＣＰＵとユーザロジックとブリッジとを内部バスを介して接続可能に構成された集積回路を、外部バスを介して複数接続させた情報処理装置に関するものである。

従来の複数集積回路を備えた情報処理装置について、図１を参照して説明する。図１は、従来例である集積回路を複数備えた情報処理装置のブロック図とアドレス空間概念図である。

図１に示すように、集積回路１０（２０）は、ＣＰＵ１２（２２）と、ユーザロジック１４（２４）と、それらを接続する内部バス１６（２６）とを備えて構成される。集積回路を複数（１０、２０）用いる場合、両者ＣＰＵ（１２、２２）の並列処理を同期化するために、同期通信ライン３０が集積回路１０と集積回路２０を接続する。

集積回路１０または集積回路２０による処理は、外部バス４０を介してそれぞれプログラム格納ＲＯＭ５１またはプログラム格納ＲＯＭ５２に格納されたプログラムを読み出して実行される。

ここで、図１においては、両者ＣＰＵ（１２、２２）が、各ユーザロジック（１４、２４）に処理実行させる場合に、同じメモリ空間アドレスを使用することになる。そのため、同一のメモリ空間アドレスを使用する場合のアドレス管理方法として特許文献１のような方法が存在する。

特許文献１は、複数のＣＰＵによってそれぞれ実行される制御プログラムを、共用バス上に配置されるメモリに一括して記憶し、各ＣＰＵが同一アドレスによってデータの読み出しを行う際に、識別用レジスタが読み出されるデータそれぞれに割り当てられている識別用データを読み出すと同時に読み出すものである。

特開２００３−１９６２５１号公報

しかしながら、上述した特許文献１に記載の集積回路装置においては、ＣＰＵ並列処理の同期制御が難しく、また、各ＣＰＵごとに個別的に制御プログラムを開発しなくてはならないという問題が生じる。

特に、プラズマディスプレイなどの装置等に内蔵する情報処理装置の集積回路においては、ＣＰＵの演算機能のうち、処理に負担のかかる画像演算機能をＣＰＵとは別にＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等を用いてユーザロジックとして実現することが多い。

しかし近年、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）方式からＸＧＡ（Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）方式へ、さらにフルスペック表示方式への画像表示技術の発展により、従来のユーザロジックでは、画像処理に負担がかかり過ぎる問題が生じてきた。そこで、同一集積回路基板上で、１台のＣＰＵに対し複数のユーザロジックを接続させるという解決方法も考えられるが、これでは基盤のユーザロジック数を増やすたびに改めて集積回路を設計・製造しなければならず、量産性に問題がある。

一方、特許文献１の集積回路装置のように集積回路を複数台接続させる場合には、各ＣＰＵごとに、それぞれＣＰＵ並列処理のための複雑なプログラムを開発しなくてはならず、開発コストが増大するという問題がある。

本発明が解決しようとする課題には上述した問題が一例として挙げられる。

本発明は、上記に鑑みてなされたものであって、ＣＰＵとユーザロジックを備えた集積回路を複数台使用する場合において、ＣＰＵの同期（調停）を不要とし、簡単な制御で高度な論理回路（ユーザロジック）による並列処理を可能とする情報処理装置を提供することを目的とするものである。

このような目的を達成するため、請求項１に記載の情報処理装置は、ＣＰＵとユーザロジックとブリッジとを内部バスを介して接続可能に構成された集積回路を、外部バスを介して複数接続させた情報処理装置であって、上記複数の集積回路のうち、一の集積回路は上記複数の集積回路を統合するマスター集積回路と設定され、他の集積回路は上記ＣＰＵをリセット状態に固定したスレーブ集積回路と設定されており、上記マスター集積回路の上記ＣＰＵは、上記スレーブ集積回路の上記ユーザロジックを、上記ブリッジと上記外部バスを介して制御するユーザロジック制御手段と、上記ユーザロジック制御手段によって制御する場合に、上記スレーブ集積回路の上記ユーザロジック用のメモリアドレス空間を、異なるメモリ空間アドレスとして管理するアドレス管理手段と、を備えたことを特徴とする。

以下に、本発明にかかる情報処理装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。

特に以下の実施の形態においては、本発明を画像処理技術分野に適用した例について説明するが、この場合に限られず、全ての技術分野において、同様に適用することができる。

［本情報処理装置の概要］
以下、本情報処理装置の概要について説明し、その後、本情報処理装置の構成および処理等について詳細に説明する。

本情報処理装置は、概略的に、以下の基本的特徴を有する。すなわち、本情報処理装置は、ＣＰＵとユーザロジックとブリッジとを内部バスを介して接続可能に構成された集積回路を、外部バスを介して複数接続させた情報処理装置であって、複数の集積回路のうち、一の集積回路は複数の集積回路を統合するマスター集積回路と設定され、他の集積回路はＣＰＵをリセット状態に固定したスレーブ集積回路と設定されており、マスター集積回路のＣＰＵは、スレーブ集積回路のユーザロジックを、ブリッジと外部バスを介して制御する。

ここで、「ユーザロジック」とは、ＡＳＩＣやＦＰＧＡなどの集積回路上で、ＣＰＵとは別にユーザが特定の論理回路を利用して実現した論理演算処理手段をいう。例えば、画像演算処理手段をユーザロジックとすることができる。

このように、スレーブ集積回路のＣＰＵをリセット状態に固定し、マスター集積回路のＣＰＵのみを用いて、複数の集積回路のユーザロジックを制御するので、制御プログラムが一つで済み、また制御そのものも複雑化しないため、安価にシステムを構築することができる。また、マスター集積回路とスレーブ集積回路の同期を取るための通信ラインが不要となり、および、制御プログラム格納ＲＯＭが一つで済むことにより、材料費の削減を図ることができる。

つぎに、本情報処理装置は、ユーザロジック制御手段によって制御する場合に、スレーブ集積回路のユーザロジック用のメモリアドレス空間を、異なるメモリ空間アドレスとして管理する。

このように、スレーブ集積回路のユーザロジック用のメモリアドレス空間を、各々スレーブ集積回路のユーザロジック用のメモリ空間アドレスとして管理することにより、メモリアドレス空間の競合を防ぐことができる。

［システム構成］
まず、本システムの構成について説明する。図２は、本情報処理装置が適用される本システム構成の一例を示すブロック図とメモリ空間概念図であり、該構成のうち本情報処理装置に関係する部分のみを概念的に示している。本システムは、概略的にマスター集積回路１００とスレーブ集積回路２００とを外部バス４００を介して信号を送受信可能に接続して構成されている。

図２においてマスター集積回路１００は、概略的に、情報処理装置を統括的に制御するＣＰＵ１０２、ユーザによってカスタマイズ可能な、またはカスタマイズされた論理回路であるユーザロジック１０４、マスター集積回路１００上でＣＰＵ１０２とユーザロジック１０４を相互に連絡する内部バス１０６、マスター集積回路１００上または外部バス４００上を流れるデータのアドレスを読み、対応するデータの送出受入の判断を行うブリッジ１０８、およびマスター集積回路とスレーブ集積回路とのどちらか一方に切り替えるためのＭ／Ｓ（Ｍａｓｔｅｒ／Ｓｌａｖｅ）選択ポート１１０を備えて構成されている。ここで、マスター集積回路１００においては、Ｍ／Ｓ選択ポート１１０はマスター側に設定されており、ＣＰＵ１０２は正常に起動する。

ここでＣＰＵ１０２は、プログラム格納ＲＯＭ５０１に格納されたＯＳ等の制御プログラム、各種の処理手順等を規定したプログラム等により、種々の処理を実行するための情報処理を行う装置である。ＣＰＵ１０２は複数の集積回路全体を統合するように設定されており、外部バス４００とブリッジ２０８を介してユーザロジック２０４を制御するユーザロジック制御手段と、ユーザロジック１０４に用いられるメモリ空間アドレスと異なるメモリ空間アドレスを管理するアドレス管理手段として機能する。

また、スレーブ集積回路２００は、概略的に、ＣＰＵ２０２、ユーザによってカスタマイズ可能な、またはカスタマイズされた論理回路であるユーザロジック２０４、スレーブ集積回路２００上でＣＰＵ２０２とユーザロジック２０４を相互に連絡する内部バス２０６、スレーブ集積回路２００上または外部バス４００上を流れるデータのアドレスを読み、対応するデータの送出受入の判断を行うブリッジ２０８、およびＭ／Ｓ選択ポート２１０を備えて構成されている。ここで、スレーブ集積回路２００においては、Ｍ／Ｓ選択ポート２１０はスレーブ側に設定されており、ＣＰＵ２０２はリセット状態に固定される。

ここで、同期を取るための通信ラインは、従来、集積回路１００と集積回路２００との間における同期制御を行っていたものである。しかし、スレーブ集積回路２００においてＣＰＵ２０２をリセット状態に固定するため不要となるので、従来、並列処理用に同期を取るための同期通信ラインは不要となる。このことで材料費削減の効果が生まれる。また、同期を制御するためのプログラムを開発する必要がなくなり、開発コスト削減の効果も生じる。

図２において、外部バス４００は、マスター集積回路１００と、スレーブ集積回路２００と、プログラム格納ＲＯＭ５０１と、その他の部位とを相互に接続する機能を有する。

またプログラム格納ＲＯＭ５０１は、ＣＰＵ１０２がＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）や各種処理を行うためのプログラムを記憶する。

一方、スレーブ集積回路２００では、Ｍ／Ｓ選択ポート２１０を、ＣＰＵ２０２がリセット状態になるよう構成したので、並列処理のためＣＰＵ２０２に対応するプログラム格納ＲＯＭを用意する必要がなく、図１の従来技術と比べてコスト削減につながる。

［システムの処理］
次に、このように構成された本実施の形態における本システムの処理の一例について、以下に詳細に説明する。

［ユーザロジック制御処理］
スレーブ集積回路のユーザロジックを、ブリッジと外部バスを介して制御するユーザロジック制御処理の詳細について説明する。

まず、ＣＰＵ１０２は、起動後、自己の属する集積回路が、マスター集積回路であるかスレーブ集積回路であるかの判断を行う。マスター集積回路以外のスレーブ集積回路のＭ／Ｓ選択ポートは、スレーブ側にセットされ、ＣＰＵは常にリセット状態であるので、ＣＰＵが正常起動した場合、ＣＰＵは、自己の属する集積回路をマスター集積回路と判断する。

つぎに、ＣＰＵ１０２は、ユーザロジックに処理させるデータのうち、マスター集積回路１００のユーザロジック１０４に処理させるデータを内部バス１０６を介してユーザロジック１０４に送信し、スレーブ集積回路２００のユーザロジック２０４に処理させるデータを外部バス４００とブリッジ２０８を介してユーザロジック２０４に送信する。

例えば、ＣＰＵ１０２は、画像処理用データのうち画面右半分に該当するものをユーザロジック１０４に処理させ、画面左半分に該当するものをユーザロジック２０４に処理させるように制御する場合においては、右半分の画像処理用データを内部バス１０６に送信し、左半分の画像処理用データを外部バス４００に送信する。

これにて、ユーザロジック制御処理が終了する。なお、上記例示したものに限らず、画面上半分の画像処理用データを内部バス１０６で送信し、画面下半分の画像処理用データを外部バス４００に送信するようにしてもよく、また処理速度・転送速度を考慮して互いに非対称なデータを送信するようにしてもよい。

［アドレス管理処理］
次に、アドレス管理処理の詳細について説明する。

ＣＰＵ１０２は、ユーザロジック制御手段によって制御する場合に、スレーブ集積回路の上記ユーザロジック用のメモリアドレス空間を、異なるメモリ空間アドレスとして管理する。

例えば、ＣＰＵ１０２は、マスター集積回路のユーザロジックとスレーブ集積回路のユーザロジックが同一基板上のものとして扱うことで、アドレス管理を実現する。つまり、ＣＰＵ１０２は、ユーザロジック１０４の処理能力がユーザロジック２０４の処理能力分だけ増大し、割り振ることができるメモリ空間が広がったと解釈することにより、同一のアドレスを割り振ることを防ぐ（図２下図参照）。

これにて、アドレス管理処理が終了する。なお、上記例示のごとくアドレスが割り振られたデータは、アドレスのオフセット処理を行うことにより、画面の左右の位置関係に対応する画像データとして取り出すことができる。

上記のように本情報処理装置を構成したので、通常、集積回路の数だけ必要であった制御のためのプログラムが、集積回路の数に依存せず１つで済み、開発コストを削減することができる。また、通常、集積回路の数だけ必要だったプログラム格納ＲＯＭが集積回路の数に依存せず１台で済み、材料費の削減という効果を生ずる。さらに、１つのＣＰＵで全ての集積回路が制御可能となる結果、複数ＣＰＵを起動させる場合に比べ、ＣＰＵ同士の調停をとる必要が無くなり、制御の簡素化という効果を生ずる。

［他の実施の形態］
さて、これまで本発明の実施の形態について説明したが、本発明は、上述した実施の形態以外にも、上記特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施の形態にて実施されてよいものである。

特に上記の実施の形態においては、１つのマスター集積回路と１つのスレーブ集積回路を組み合わせた例を示したが、これに限られず１つのマスター集積回路に対して２以上のスレーブ集積回路を組み合わせてもよい。

このほか、上記文献中や図面中で示した処理手順、制御手順、具体的名称等については、特記する場合を除いて任意に変更することができる。

また、図２で示したマスター集積回路１００およびスレーブ集積回路２００を含むシステム構成に関して、図示の各構成要素は機能概略的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。

更に、情報処理装置の分散・統合の具体的形態は図示するものに限られず、その全部または一部を、各種の付加等に応じた任意の単位で、機能的または物理的に分散・統合して構成することができる。

従来例である集積回路を複数備えた情報処理装置のブロック図とアドレス空間概念図である。 本情報処理装置が適用される本システム構成の一例を示すブロック図とメモリ空間概念図である。

符号の説明

１０、２０ 集積回路
１００ マスター集積回路
２００ スレーブ集積回路
１２、２２、１０２、２０２ ＣＰＵ
１４、２４、１０４、２０４ ユーザロジック
１６、２６、１０６、２０６ 内部バス
１０８、２０８ ブリッジ
１１０、２１０ Ｍ／Ｓ選択ポート
３０ 同期通信ライン
４０、４００ 外部バス
５１、５２、５０１ プログラム格納ＲＯＭ

Claims (1)

1. ＣＰＵとユーザロジックとブリッジとを内部バスを介して接続可能に構成された集積回路を、外部バスを介して複数接続させた情報処理装置であって、
   上記複数の集積回路のうち、一の集積回路は上記複数の集積回路を統合するマスター集積回路と設定され、他の集積回路は上記ＣＰＵをリセット状態に固定したスレーブ集積回路と設定されており、
   上記マスター集積回路の上記ＣＰＵは、
   上記スレーブ集積回路の上記ユーザロジックを、上記ブリッジと上記外部バスを介して制御するユーザロジック制御手段と、
   上記ユーザロジック制御手段によって制御する場合に、上記スレーブ集積回路の上記ユーザロジック用のメモリアドレス空間を、異なるメモリ空間アドレスとして管理するアドレス管理手段と、
   を備えたことを特徴とする情報処理装置。

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