JP2007129115A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】超接合半導体装置のドリフト層形成のための超接合構造表面の平坦化を、簡略化された工程で、前記アライメントマーカーの精度を劣化させることなく、いっそう高度の平坦度で研磨する方法を含む半導体装置の製造方法の提供。
【解決手段】低抵抗半導体基板に一導電型半導体層が積層された半導体基板表面に、トレンチ形成用並列絶縁膜と該並列絶縁膜をマスクにして形成される並列トレンチとマーカーとを形成し、前記並列トレンチ内に他導電型半導体層の充填後、その突出部を除去する第一研磨工程と、前記並列絶縁膜と前記他導電型半導体層との研磨に続いて下層の半導体層の研磨を行う第二研磨工程とを連続的に行う半導体素子の製造方法において、前記第一および第二研磨工程ではそれぞれ前記絶縁膜と半導体層に対する研磨レートが異なる研磨スラリーを用いる半導体素子の製造方法とする。
【選択図】 図１−４

Description

本発明は、半導体基板の製造方法に関し、特に第一導電型の半導体基板の主面に垂直に形成された複数のトレンチ内に第二導電型の半導体をエピタキシャル成長させることにより、前記第一導電型半導体基板の残りの領域と前記エピタキシャル成長で形成された第二導電型半導体領域とがそれぞれ前記主面に垂直であって交互に並列に接するようにして、その結果、前記主面に垂直で互いに並列な複数のｐｎ接合面を有する、いわゆる超接合構造を効率よく形成できるように改良された半導体装置の製造方法に関する。

一般に、半導体素子は、電極が半導体基板の片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ⁻ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ⁻ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
その一方で、高抵抗のｎ⁻ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ⁻ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ⁻ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ層構造とした超接合半導体素子が公知である（特許文献１、２、３、４）。このような構造の半導体素子では、並列ｐｎ層構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。

前述のような超接合半導体素子は、その超接合構造が複雑であり、半導体基板に超接合構造を安価に作成することが難しい。そのような並列ｐｎ層構造を有する半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型シリコン半導体基板に並列トレンチを形成し、そのトレンチの内部をｐ型シリコン半導体よりなるエピタキシャル成長層で埋め込むことにより超接合構造を形成する方法が公知である（特許文献５、６、７、８）。
この方法では、図９に示すように、ｎ^＋＋型シリコン半導体基板１上にｎ型シリコンエピタキシャル層２を形成したウエハについて、ウエハ表面に設けられた酸化膜４をエッチングマスクとしてトレンチ２−２を形成後、このトレンチ２−２内にｐ型シリコン半導体２−１をエピタキシャル成長により充填すると、ウエハ表面には、１〜数μｍの段差や、酸化膜４およびｐ型エピタキシャルシリコン層２−１などの突出部が存在して平坦でないため、半導体基板の表面をＣＭＰ（ケミカルメカニカルポリッシュ）装置等により研磨して、酸化膜４やｐ型エピタキシャルシリコン層２−１を除去するとともに平坦化する必要がある。

また、変形例として図１０（ａ）に示すように、ウエハ表面をトレンチエッチングの際にマスクとして使用した酸化膜４をストッパー膜としてＣＭＰ装置により研磨して平坦化し、その後、図１０（ｂ）に示すようにフッ酸エッチングに浸漬して酸化膜４を除去した後に、再度前記ＣＭＰ装置により表面のｎ型エピタキシャルシリコン層２−１の突出部を研磨し、さらに点線２−３に示す深さまでウエハを研磨して鏡面にする方法が知られている（特許文献１３）。しかし、この種の半導体基板（ウエハ）の製造では、研磨後のウエハ表面は完全な鏡面となってしまい、光学的なｐｎ接合構造の確認が不可能になるため、図１０にも示すように予め幅１０〜２０μｍ、深さ１〜５０μｍの位置合わせ用のマーカー（アライメントマーカー）３を形成し、ウエハ完成後まで残す技術が公知である（特許文献９）。

ＣＭＰ装置による研磨の際における終点検出技術として、研磨中に、研磨速度の遅いストッパ膜に到達したことを、その際に現われる、ＣＭＰ装置の支持台の回転に用いられるモータの負荷電流の増加を検出して研磨終点とする技術が知られている（特許文献１０）。
また、透光性ののぞき窓を設けた研磨パッドを用い、研磨中のウエハに白色あるいは単色のプローブ光を照射して、その反射スペクトルから終点を検出する技術が知られている（特許文献１１、特許文献１２）。
欧州特許出願第００５３８５４号公報 米国特許第５２１６２７５号 米国特許第５４３８２１５号 特開平９−２６６３１１号公報 特開２００２−１２４４７４号公報 特開２００１−１２７２８９号公報 特開２００１−１９６５７３号公報 特開２００４―６３８９４号公報 特開２００４−６３８９４号公報 特開２００２−９０３１号公報 特開２０００−１８６９１８号公報 特開２０００−１８３００１号公報 特開２００５−５７１４２号公報

しかしながら、前記特許文献１３に示すように、トレンチにエピタキシャル層を埋め込んだ後に、フッ酸による酸化膜のエッチング除去、ＣＭＰ研磨の順に行って平坦化を行う場合には、次に示す四つの問題がある。
第一の問題は、図９（ａ）に示すように、ｐ型エピタキシャル層２−１がウエハ表面の酸化膜４から上にせり出して突出しているので、部分的にｐ型エピタキシャル層同士が接触しているところでは酸化膜４がエッチングされずに残ることがあるため、その影響でＣＭＰ装置による平坦化が正常に行えなくなり、平坦化に支障がでる場合がある。
第二の問題は、酸化膜４が全て除去されたとしても、せり出したｐ型エピタキシャル層２−１を研磨する際に、ｐ型エピタキシャル層２−１に割れなどが生じ、それが大きな削りカスとなって表面に残り、その削りカスがウエハ表面に多量のスクラッチ傷をつくる原因になる。

第三の問題は、数μｍ程度突出したｐ型エピタキシャル層２−１を研磨するには、ディッシングの影響で最低でもウエハ表面を余分に数μｍ程度削りこまないと平坦化されない。通常、ウエハ表面を５〜１０μｍ程度余分に研磨する必要があると考えられ、研磨時間が長くなって、スラリーや研磨パッドの消耗品コストが増加し、コストアップにつながる。
第四の問題は、前述のようにウエハ表面を５〜１０μｍ程度余分に研磨すると、１０μｍ以下の浅いアライメントマーカー３では研磨中にマーカー３が消失してしまい、深いアライメントマーカー３では、研磨時の削りカスをマーカーの凹部に取り込みパーティクル発生の原因になり、いずれの場合でも問題となる。特に、アライメントマーカー３の表面は酸化膜４が除去されて疎水性のシリコン面が露出している。このため、ＣＭＰ装置内で行われる洗浄工程でもマーカー部３に入り込んだゴミが十分に排出されず残ってしまうことである。

前記の問題点に対する対策として、図１０（ａ）のように、酸化膜４をストッパー膜として用いてＣＭＰ措置により平坦化し、続いて図１０（ｂ）のようにフッ酸によって酸化膜４を除去し、最後にＣＭＰ装置で再度平坦化する方法も考えられている。しかし、この方法にはウエハ表面へのスクラッチ傷抑制、シリコン研磨量の抑制には有効であるが、次に説明するような２つの問題がある。
第一は、最後のＣＭＰ工程においてアライメントマーカー部３は疎水性のシリコン面が露出しているため、洗浄工程でゴミが除去しにくいという問題であり、第二の問題は、１μｍ程度の厚い酸化膜４をエッチングする工程をＣＭＰ装置の中で行うことは困難なため、平坦化工程がＣＭＰ工程、酸化膜エッチング工程、ＣＭＰ工程と３工程に分けて行う必要があることである。

このため、半導体基板製造のコストアップにつながる。また、酸化膜４をハードマスクにして５０μｍ程度の深いトレンチ２−２を形成する場合、トレンチエッチング後の酸化膜の膜厚がウエハの外周部と中央部とで、０．５μｍ程度の高低差の凸形膜厚分布（外周部で薄く、中央で厚い酸化残膜分布）を有することが一般的に知られている。このため、酸化膜研磨とシリコン層鏡面研磨をＣＭＰで連続的に行うと、中央部と外周部との間の高低差が酸化膜の研磨後のシリコン層の研磨後にも維持され、アライメントマーカー３の深さにも分布を生じ、マーカー精度が劣化するという問題がある。
さらに、通常、酸化膜の研磨レートに比べてシリコン層の研磨レートは大きいため、シリコン層鏡面研磨後の高低差は選択比（シリコン研磨レート／酸化膜研磨レート）を倍率にして研磨前の高低差にかけ合わせた程度に増長される。例えば、初期の酸化膜厚段差０．５μｍの場合、選択比２の条件で研磨するとシリコン層の高低差は１μｍ程度に拡大する。さらに、シリコンの研磨量を一定値に制御するための終点検出技術も確立されていない。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、超接合半導体装置のドリフト層形成のために、半導体基板表面に垂直な並列トレンチと、該トレンチをエッチング形成するためのマスク酸化膜パターンと、アライメントマーカーとを前記半導体基板表面に形成し、前記トレンチ内にエピタキシャル層を充填した後に、簡略化された工程で、前記アライメントマーカーの精度を劣化させることなく、前記半導体基板表面をいっそう高度の平坦度で研磨する方法を含む半導体装置の製造方法の提供である。

特許請求の範囲の請求項１記載の本発明によれば、低抵抗半導体基板に一導電型半導体層が積層された半導体基板の前記一導電型半導体層表面に、トレンチ形成用並列絶縁膜パターンと、該並列絶縁膜パターンをマスクにエッチングされる前記半導体表面に垂直な並列トレンチと、アライメントマーカーとをそれぞれ形成し、前記並列トレンチ内に他導電型半導体層を充填した後、突出した部分の他導電型半導体層を除去する第一研磨工程と、前記並列絶縁膜パターンと前記他導電型半導体層との研磨を同時に行い、続いて下層の半導体層の研磨を行う第二研磨工程とを連続的に行う半導体素子の製造方法において、前記第一および第二研磨工程ではそれぞれ前記絶縁膜と半導体層に対する研磨レートが異なる研磨スラリーを用いる半導体素子の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の本発明によれば、前記研磨が、回転テーブル上に保持された研磨パッドを回転させながら研磨スラリーを供給し、研磨ヘッドに保持された半導体基板を回転させながら前記研磨パッド上面に押圧して研磨するＣＭＰ装置を用いて行われる半導体素子の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記第二研磨工程における並列絶縁膜パターンに対する、前記半導体基板面内の研磨レート分布を、前記並列絶縁層パターンの半導体基板面内における膜厚分布を補正して平坦化されるように、半導体基板の中央部で大きく、外周部に向かって次第に小さくなるように研磨条件を設定する請求項１または２記載の半導体素子の製造方法とすることがより好ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記第一研磨工程には、半導体層の研磨レート／絶縁膜の研磨レートで表される選択比が３０以上、好ましくは６０以上の高選択比スラリーを用い、第二研磨工程には、前記選択比が３以下、好ましくは２以下の低選択比スラリーを用いる請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることがいっそう好ましい。

特許請求の範囲の請求項５記載の本発明によれば、前記第二研磨工程では、格子状の溝を設けた研磨パッドを用いる請求項２乃至４のいずれか一項に記載の半導体装置の製造方法とすることも好ましい。
特許請求の範囲の請求項６記載の本発明によれば、前記第二研磨工程では、前記ＣＭＰ装置における回転テーブルの回転数が４２回転以上で行われる請求項２乃至５のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項７記載の本発明によれば、前記絶縁膜が熱酸化膜あるいは熱ＣＶＤまたはプラズマＣＶＤによる酸化膜である請求項１乃至６のいずれか一項に記載の半導体装置の製造方法とすることがより好適である。
特許請求の範囲の請求項８記載の本発明によれば、前記熱ＣＶＤあるいはプラズマＣＶＤによる酸化膜がＢＰＳＧ酸化膜である請求項７記載の半導体装置の製造方法とすることがいっそう好適である。

特許請求の範囲の請求項９記載の本発明によれば、前記第二研磨工程では、半導体基板の中央部の受ける前記押圧力が外周部に比べて高くなるような圧力分布で研磨される請求項３乃至８のいずれか一項に記載の半導体装置の製造方法とすることも好適である。
特許請求の範囲の請求項１０記載の本発明によれば、前記第二研磨工程における研磨終点検出に研磨ヘッドあるいは回転テーブルの負荷電流の変化を用いる請求項２乃至９のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１１記載の本発明によれば、前記第二研磨工程で、研磨中の絶縁膜の膜厚を監視するために絶縁膜に対する単色あるいは白色光による光学反射スペクトルを測定する請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法とすることも望ましい。

特許請求の範囲の請求項１２記載の本発明によれば、前記絶縁膜の研磨終点検出をリファレンス反射スペクトルとの比較から検出する請求項１１記載の半導体装置の製造方法とすることもできる。
特許請求の範囲の請求項１３記載の本発明によれば、絶縁膜の膜厚を薄膜の光学フィッティングから導出する請求項１１または１２記載の半導体装置の製造方法とすることもよい。
特許請求の範囲の請求項１４記載の本発明によれば、前記絶縁膜を完全に除去した後に、さらに半導体層を０．２〜２μｍの厚さの範囲で研磨する請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法とすることがいっそう望ましい。
特許請求の範囲の請求項１５記載の本発明によれば、前記第二研磨工程後の研磨面を基準としたアライメントマーカーの凹部の深さが０．５μｍから８μｍの範囲にある請求項１乃至１４のいずれか一項に記載の半導体装置の製造方法とすることが薦められる。

特許請求の範囲の請求項１６記載の本発明によれば、前記第二研磨工程後のアライメントマーカーが絶縁膜で覆われている半導体装置の製造方法とすることがよりいっそう望ましい。
さらに本発明は、具体化して要約すると、ＣＭＰ研磨を２工程に分け、高選択比スラリーを用いる第一研磨工程と低選択比スラリーを用いる第二研磨工程を連続的に行うものとする。第一研磨工程では、酸化膜をストッパーとして半導体基板表面を平坦化し、第二研磨工程で酸化膜とｐ型半導体層とを同時に研磨除去し、その下側の半導体層を０．５〜２μｍ程度、さらに研磨して平坦な鏡面になった時点で研磨工程を終了する。
これら２つの工程は、その際、第一研磨工程の選択比は３０以上、さらには６０以上が望ましく、第二研磨工程の選択比は３以下、さらには２以下が望ましい。なお、第一研磨工程および第二研磨工程は１台のＣＭＰ装置で連続処理する場合は、実質的に１工程とすることもできる。また、アライメントマーカーからのゴミの発生を防ぐには、研磨プロセス途中も含めてアライメントマーカーの深さを１０μｍ以下にする、第二研磨工程後においてアライメントマーカー表面が酸化膜で覆われていることが必要である。

トレンチエッチングによって生じる凸型の酸化膜厚の半導体基板内分布（半導体基板内の中央部の酸化膜厚が外周部の酸化膜厚より大きい分布）に対応するため、第二研磨工程の研磨レート分布が凸形（半導体基板の中央部の研磨レートが外周部より大きい研磨レート分布）になるようにして酸化膜の凸形膜厚分布が平坦化されるように補正する。そのためには、格子溝のついた研磨パッドを用いること、研磨テーブルの回転数を４２ｒｐｍ以上にすることが有効である。さらには、酸化膜にＢＰＳＧ膜を用いること、ＣＭＰ研磨の際に、半導体基板の中心部における研磨パッドの押圧力が外周部に比べて高くなるような圧力分布をもたせることが有効である。
第二研磨工程において、研磨終点を適正に決定するには以下２つの終点検出技術のどちらかを用いることが有効である。まず、第一の方法として、研磨テーブルまたは研磨ヘッドのモーター負荷電流を用いることがあげられる。第二研磨工程において、酸化膜を完全に除去した後はモーター負荷電流が安定するので、その長さから半導体層の研磨時間を決める方法。第二の方法として、研磨中のウエハの反射スペクトルを計測する方法があげられる。その方法としては、ベアシリコンウエハをリファレンスにして比較する方法、計算による反射スペクトルとの光学フィッティングから研磨中の酸化膜厚を導出する方法がある。

本発明によれば、アライメントマーカーの認識性を劣化させず、一連の研磨工程が位置工程で済むため、工程を簡略化でき、超接合半導体素子の製造に必要な半導体基板表面の平坦化のための研磨工程における膜厚バラツキが小さく、且つスクラッチ傷やアライメントマークからのゴミの発生がなく、高い良品率が得られる半導体装置の製造方法を提供することができる。

以下、本発明の半導体装置の製造方法にかかる実施例について、図面に基づいて詳細に説明する。ただし、本発明は、その要旨を超えない限り、以下の実施例の記載に限定されるものではない。
図１−１〜図１−４は、本発明の半導体装置の製造方法にかかる実施例１に記載の製造工程ごとに示した半導体基板の要部断面図、図２は、本発明にかかるトレンチエッチング後の酸化膜厚分布図、図３は、本発明にかかる酸化膜表面研磨後の半導体基板の断面図、図４は、本発明にかかる研磨パッドおよび研磨テーブルの回転数をパラメータとしたときの半導体基板の半径方向研磨レート分布図、図５は、本発明にかかる第二研磨工程におけるモーター負荷電流と研磨時間との関係図、図６は、本発明にかかる３種類の酸化膜（熱酸化膜、ＬＰ−ＴＥＯＳ膜、ＢＰＳＧ膜）に対する半導体基板半径方向研磨レート分布図、図７は、本発明にかかる研磨中の反射スペクトルを評価するための光学計測システム概略図、図８は、本発明にかかる半導体基板の研磨中における反射スペクトル図である。

図１は縦型の超接合ＭＯＳＦＥＴの超接合構造部分の製造方法を説明するための半導体基板の製造工程毎の要部断面図である。まずアンチモンドープ、砒素ドープなどによるｎ^＋＋型で高不純物濃度の低抵抗シリコン基板１を準備する。この結晶の面方位は主面が（１００）であり、オリエンテーションフラットが（１００）面となっている。また前記ｎ^＋＋型低抵抗基板１の不純物濃度は２×１０^１８ｃｍ^−３程度である。この低抵抗基板１に厚さが５０μｍ程度、リンドープで不純物濃度が６×１０^１５ｃｍ^−３程度のエピタキシャルシリコン層２成長を行なう（図１（ａ））。
その後、アライメントマーカー３を前記リンドープによるｎ型エピタキシャル成長層２の表面に形成する。このとき、アライメントマーカー３の深さは１〜１０μｍ程度である。なお実施例１ではアライメントマーカー３の深さは３μｍとした（図１（ｂ））。アライメントマーカーはフォトリソグラフィ工程において、マスク合わせ精度を高めるために用いられる。このアライメントマーカー３の形成はドライエッチングで行ない、異方性、等方性のいずれのエッチングでもよい。

異方性エッチングの場合、後に述べるトレンチ形成時にハードマスクとなる絶縁膜の厚さを厚くする必要があるが、マスク合わせでのアライメント精度を確保できる。また等方性エッチングの場合には、アライメント精度は異方性エッチングの場合よりも悪くなるが、トレンチ形成時のハードマスクとなる絶縁膜の厚さを薄くできる。
以下では異方性エッチングでターゲットを形成した例について説明する。アライメントマーカー３をドライエッチングによって形成した後、トレンチ形成時のハードマスクとなる絶縁膜４を形成する。実施例１ではアライメントマーカー３を形成した後の半導体基板に、約２．４μｍの膜厚で熱酸化膜４を形成した。この絶縁膜は熱酸化膜以外でもよく、熱ＣＶＤあるいはプラズマＣＶＤによるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）等の酸化膜でもよい。

その後、この酸化膜４をパターニングによりトレンチエッチングを行なう箇所を選択的に開口部４−１を形成する（図１（ｃ））。実施例１では、前記酸化膜４に形成した開口部４−１の幅は約５μｍ、酸化膜４を残した部分の幅は約５μｍである。これにより、５μｍ間隔で５μｍ幅のトレンチが形成可能となる。次にこの選択的に開口した酸化膜４をハードマスクとし、トレンチ５を形成する。実施例１では深さが５０μｍ程度のトレンチ５を形成した。この際、トレンチ５形成時のマスクとなっている酸化膜４も約１．４μｍエッチングされ、酸化膜４の残り膜厚は約１μｍ程度となる（図１（ｄ））。
図２はトレンチエッチング後の酸化膜４について、半導体基板内の残膜厚分布を示す。横軸に直径１５０ｍｍの半導体基板の位置、縦軸にトレンチエッチング後の酸化膜４の残膜厚（オングストロームの単位）をとった。図２に示すように、トレンチエッチング後の酸化膜４は半導体基板の外周部と中央部との間で０．４μｍ程度の幅をもった中央部の酸化膜厚が厚い凸型の分布となっている。

次に５０μｍ深さのトレンチ５にボロンドープのｐ型エピタキシャル成長を行ない、ｐ型シリコンエピタキシャル層２−１を充填する。トレンチ５へのエピタキシャル成長は常圧で行なうが、それに先立ち常圧の水素雰囲気で自然酸化膜を除去することが好ましい。トレンチ５への前記ｐ型エピタキシャル層２−１の成長を行なうと、図１（ｅ）に示すように、前記ｐ型エピタキシャル層２−１中心部表面が凹の形状となるが、その凹部の底部の高さが、残ったハードマスクの酸化膜４の表面よりも高くなるようにエピタキシャル層を成長させる必要がある。
また図示しないが、幅が異なる２種類のトレンチを形成した場合には、最も幅の広いトレンチを埋め込んだ凹部の底部の高さが、残った酸化膜の表面よりも高くなるようにエピタキシャル成長層で充填するとよい。このときのエピタキシャル成長層２−１の不純物濃度はボロンドープで６×１０^１５ｃｍ^−３程度である。この不純物濃度は低抵抗基板１上に形成したｎ型エピタキシャル成長層２と導電型が逆ではあるが、不純物濃度としては同じである。

このようにすることにより、超接合半導体素子のドリフト層に超接合構造として不純物濃度を同じにした並列ｐｎ層を形成できる。なお、アライメントマーカー３は酸化膜４で覆われているため、ｎ型エピタキシャル層２−１はほとんどアライメントマーカー部３には成長しない（図１（ｅ））。この半導体基板をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）装置に搬入し、熱酸化膜４をストッパーとして、酸化膜よりシリコンに対するエッチングレートの大きい研磨液（スラリー）を用いてトレンチ５の上方に突出したｐ型エピタキシャル層２−１を矢印２−４に示す酸化膜表面まで研磨し、平坦化する（ＣＭＰ装置に搬入後、ここまでを第一研磨工程とする）（図１（ｆ））。
次に、酸化膜４と酸化膜４間に位置するｐ型エピタキシャル層２−１の同時研磨と、その終了後、続いて鏡面処理を目的とした研磨を点線２−５までを連続して行うと、図１（ｇ）に示すように、アライメントマーカー３の凹部は適正に残ったまま、並列ｐｎ層の表面は鏡面処理にすることができる（ここまでを第二研磨工程とする）。ここでは、ＣＭＰ装置としての荏原製作所製のＥＰＯ−１１３Ｄを用いた。この装置の研磨圧力制御方式はバッキングフィルムタイプである。第一および第二研磨工程における各研磨条件を下記表１に示す。

まず、ＣＭＰ装置において、エッチング選択比（シリコン研磨レート／酸化膜研磨レート）が３０以上の高選択比スラリーを供給しながら、研磨ヘッドを研磨パッドに押し当て第一研磨工程を行った。研磨スラリーには代表的な高選択比スラリーであるフジミ社製のＰｌａｎｅｒｌｉｔｅ ６１０１を用い、研磨パッドにはロデール社製のＩＣ１０００／ｓｕｂａ４００複合パッドを用いた。なお、研磨パッドには、通常、研磨スラリーの供給や排出を促進するために、穴や格子状あるいは同心円上の溝が設けられている。これらの形状により研磨レート分布に若干の相違が見られるが、第一研磨工程では酸化膜４が良好なストッパーになるため、どの研磨パッドを用いてもよい。ここでは、後述の穴と格子状の溝の双方を設けた研磨パッドを用いた。前記表１に示すように、第一研磨工程におけるエッチング選択比は１２０と高いため、突出したｐ型エピタキシャル層２−１を選択的に除去し、平坦になった時点で研磨を止めることは容易にできる。

研磨時間については、一定時間研磨または終点信号を用いる方法が有効である。前者の一定時間研磨法としては、ｐ型エピタキシャル層２−１を完全に除去するまでの時間を基準とし、それに１．１〜１．３程度の係数を掛けた一定時間研磨により良好な形状が得られる。後者の終点信号法としては、研磨ヘッドあるいは研磨テーブルの負荷電流の変化を終点検知に利用することが有効である（研磨テーブルという場合は回転テーブルと研磨パッドを合わせたものをいう）。ｐ型エピタキシャル層２−１が除去され酸化膜４が現われると負荷電流が変化するため終点として検出することができる。
第一研磨工程が終了した後に、同一の研磨パッドで第二研磨工程を行った。なお、第一研磨工程と第二研磨工程の間には研磨スラリーが混じらないように５〜３０秒程度の純水置換を行った。第二研磨工程には選択比３以下の低選択比スラリーを用い、酸化膜を有する層の研磨除去とその下層のｐ層とｎ層との並列エピタキシャル成長層のミラー（鏡面）研磨を連続的に行った。

理想的な第二研磨工程の半導体基板のイメージを図３に模式的に示す。第二研磨工程の直前の酸化膜４は、前述のトレンチ５形成の影響で、半導体基板内で凸型の膜厚分布（半導体基板の中央部の酸化膜厚が外周部より大きい膜厚分布）をもっており、そのまま酸化膜４を研磨すると、凸型の膜厚分布は酸化膜４が完全に研磨除去された後も、鎖線６−１に示すようにそのまま凸型形状を維持する。（図３（ａ））。したがって、図３（ｂ）に示すように、これを補正するように凸型の研磨レート（凸型の研磨レートとは、中心部の研磨レートが外周部より高い研磨レートのこと）で研磨し、連続して鎖線６−２で示すようにｐ型とｎ型との並列シリコンエピタキシャル層の研磨終了ラインまで研磨して平坦になった時点で停止するのが理想である。これを実現するには以下の２つの条件が必要である。

第一の条件は、酸化膜４とシリコンエピタキシャル層の研磨レートを極力１に近づける。第二の条件は、半導体基板の外周の研磨レートを中心部よりも１５〜３０％低くした凸型の研磨レートで酸化膜を研磨する。まず、前記第一の条件に関して述べる。一般に、シリコンの研磨レートは酸化膜に比べて大きく選択比は１よりも大きくなる。今回、極力１に近い研磨スラリーとしてキャボット社ＳＳ−２５Ｅを用いた。今回の研磨条件での選択比は約２．３である。つぎに、前記第二の条件に関しては、凸型の研磨レート分布を実現する条件を鋭意検討した結果、研磨パッドの形状と回転テーブルの回転数の選択が重要であることを見出した。
図４に３種類の研磨パッドによる研磨レート分布を示す（図４（ａ）、図４（ｂ）、図４（ｃ））。３種類の研磨パッドは（ａ）穴パッド、（ｂ）ＸＹ（格子）溝パッド、（ｃ）ＸＹ（格子）溝＋穴パッドである。それぞれ、回転テーブルの回転数（２１ｒｐｍを◆印、４２ｒｐｍを□、６３ｒｐｍを△、８４ｒｐｍを×、１２０ｒｐｍを＊印）をパラメータとした。規格化研磨レートを縦軸、横軸にウエハ中心からの距離（ｍｍ）をとり、研磨レートは４９ポイントサークルスキャン（１２方向に原点（ウエハ中心）からの距離が１２．５、２５．２７．５、５２．５、７０ｍｍの点の膜厚を計測）から導出し、同心円ごとに平均化して相対値としてプロットした。この結果から、図４（ｂ）、図４（ｃ）に示すように、格子溝（ＸＹ溝）または格子溝と穴の双方をそれぞれ設けた研磨パッドを用い、極力回転テーブルの回転数を高回転数（６３ｒｐｍ以上）で研磨することにより凸型の研磨レート分布を実現できることが分かった。図４（ａ）は１２０ｒｐｍの高速回転を除いて中心部の研磨レートが低い凹型の研磨レートを示す傾向が強く、図４（ｂ）および図４（ｃ）でも、低速の２１ｒｐｍ回転になると、必ずしも中心の研磨レートが最も高いとは言えないことを示している。

研磨パッドは格子溝（溝ピッチ１５ｍｍ）だけのもの（図４（ｂ））と格子溝と穴の双方を設けたもの（溝ピッチ４０ｍｍ、穴径１．５ｍｍ）（図４（ｃ））のどちらでもよいが、前者の方が若干良好である。そこで、前記表１に示すように格子溝パッドを用い、回転テーブルの回転数１２０ｒｐｍとした。なお、この研磨条件で凸型の研磨レート分布（ウエハ中心部の研磨レートが外周部より大）を実現できる理由としては以下の三つが考えられる。
（理由１）穴パッドを用いると、ウエハ外周から中心部への研磨スラリーの流入が悪く結果として凹型分布になり易い。溝パッドを用いると研磨スラリーの流入が多くなるため、凸型の方向に働く。（理由２）回転テーブルの回転数を上げると研磨スラリーの流入がさらに改善される。（理由３）回転テーブルの回転数を上げるとウエハ面の平均温度が上昇する。また、研磨ヘッドの外周部は研磨スラリーや空気等により冷却されるため、凸型の温度分布になる。結果として、回転数を上げると中心部と外周部の温度差が大きくなり凸型の研磨レート分布になる。

第二研磨時間は、第一研磨工程と同様に一定時間研磨または終点信号の検出による研磨時間の決定法のどちらを用いてもよい。ただし、第二研磨工程には第一研磨工程のときのような研磨終点を決めるための基準となるストッパー膜（酸化膜）が存在しないため、より精密な制御が必要であり、何らかの終点信号を用いることが望ましい。一例として、研磨テーブル、研磨ヘッドあるいは回転テーブルのモーター負荷電流を用いることが有効である。
図５に、半導体基板の研磨中におけるモーター負荷電流の時間変化の概念図を示す。負荷電流は、Ａ領域：酸化膜全面被覆、Ｂ領域：酸化膜部分除去、Ｃ領域：酸化膜完全除去というように連続的に変化する。酸化膜が完全に除去されると負荷電流がほぼ一定値になるので、シリコン層だけを研磨する場合の終点の決定は、領域Ｃの時間とシリコンの研磨レートの積を所定の値にすることで、所定の位置でシリコン研磨を停止することができる。シリコン層の研磨膜厚は０．５〜５μｍとすることが有効であるが、ここでは１μｍとした。

図１（ｇ）に示すように、アライメントマーカー部３に酸化膜４が残った状態で工程完了となる。アライメントマーカー部３のシリコンの段差を調べるため、アライメントマーカー部３に残った酸化膜４をふっ酸でエッチングした後に表面粗さ計で評価した。６インチウエハ面内に形成した５０個のマーカーの段差は３．０±０．１２μｍに小さくなっていることが分かった。トレンチエッチング後の酸化膜厚分布は±０．２〜０．２５と大きいため、狙いどおりの効果で段差が半減していることが確認できた。以上の工程により、安定した、精度高い形状のアライメントマーカー部３を残しつつ平坦な表面形状を持った超接合半導体装置用の超接合構造を形成するための半導体結晶基板の製造工程が完了する。
なお、実施例１では第一研磨工程と第二研磨工程を１組の研磨ヘッドおよび研磨パッドで連続して行ったが、２個以上の研磨ヘッドや研磨パッドをもつＣＭＰ装置で研磨する場合は、それぞれ別の研磨ヘッドや研磨パッドで行ってもよい。また、実施例１ではバッキングフィルムタイプの研磨ヘッドを用いたが、より均一な圧力制御が可能なエアバックタイプあるいはエアフロータイプの装置を用いてもよい。さらには、中心部に比べて外周部の圧力を小さくするような圧力分布をもたせることが可能な研磨ヘッドを用いるとよい。

実施例２は、トレンチ形成用のハードマスクとして、ボロンおよびリンをそれぞれ数％添加した酸化膜いわゆるＢＰＳＧ（ボロフォスホシリケートガラス）膜を用いる方法である。この場合、前記実施例１における酸化膜形成の工程をＢＰＳＧ成膜に置き換えればよい。ＢＰＳＧの成膜方法は熱ＣＶＤあるいはプラズマＣＶＤのどちらでもよい。ＢＰＳＧを用いた場合のトレンチエッチングの際のエッチング選択比は前記実施例１の熱酸化膜よりも１〜２割程度低下する。この点を考慮してＢＰＳＧ膜厚は熱酸化膜の場合に比べ若干厚く設定する必要がある。実施例２でのＢＰＳＧ膜厚は２．６μｍとした。また、実施例２による研磨条件を表２に示す。

ＢＰＳＧ膜を用いると、二つのメリットが得られる。まず、図６に３種類の酸化膜（熱酸化膜◆印、ＬＰ−ＴＥＯＳ膜□印、ＢＰＳＧ膜△印）を用いたときの、ウエハの半径方向の研磨レート分布を示す。図６の縦軸は規格化された研磨レート、横軸はウエハ中心からの距離である。この結果から、ＢＰＳＧ膜を用いると研磨レート分布が熱酸化膜やＬＰ−ＴＥＯＳ膜に比べ凸型化（中央部の研磨レートが大きい）がさらに進んでいることが分かる。このときの外周部の研磨レートは中心部よりも約２６％低く、トレンチエッチング工程で生じる酸化膜厚分布を打ち消すような理想的な形状が得られることが分かった。
次に、前記表２に示すように、ＢＰＳＧ膜を用いると第一研磨工程における選択比が前記表１の熱酸化膜より若干低下（１２０が７５に低下）するものの、第二研磨工程における選択比も低下（２．３から１．１に低下）して、ほぼ１に近い１．１になることが分かった。第二研磨工程は、酸化膜の研磨除去とその後の下層のシリコン層の鏡面研磨が連続的であるため、選択比が大きいと最終的な研磨量バラツキを増大させてしまう。選択比が１に近いということは酸化膜研磨からシリコン層研磨へ移る際に研磨レートの変化が無いということであって非常に理想的なことであり、ＢＰＳＧ膜とシリコンとを連続体として研磨でき、研磨量バラツキの抑制が容易になる。

最後に、実施例１と同様な方法で６インチウエハ面内に形成した５０個のマーカーの段差を調べた。その結果、段差は３．０±０．０７μｍになっており、実施例１以上に段差バラツキが押えられることを確認した。

実施例３は、第二研磨工程における酸化膜の残膜厚モニタリング方法として光学反射率計測を用いる方法である。この方法では、ＣＭＰ装置に光学計測系を付加した図７に示すような光学計測システムを用いる。回転テーブル９、研磨パッド１０に設けた石英窓１１および回転テーブルに設けられた孔を通してランプ１２から白色光１２−１を、研磨ヘッド８に保持され回転させながらスラリー１５による研磨が行われるウエハ７に照射し、回転テーブル９の回転に同期させてその反射スペクトルを計測し、光検出装置１３を介してコンピュータ１４にデータを保存する。この光学計測システムを用いて、本発明にかかる半導体基板（ウエハ）の表面研磨中に測定された代表的な反射スペクトル波形を図８に示す。
図８に示す反射スペクトル図は、研磨によってマーカー部３以外の酸化膜４が完全に除去された後（たとえば、図１（ｆ）に示す点線２−５まで研磨した後の状態を示すで図１（ｇ））は、図８の鎖線で示すように、研磨初期と中期のスペクトル（太、細実線）に見られるような多重干渉によるフリンジが消失して、反射スペクトルの反射率に時間変化が見られなくなり、反射率が一定になることを示している。この反射スペクトル計測を用いて終点を検出する方法としては次の二つの方法が考えられる。

第一の終点検出方法は、リファレンス反射スペクトルとの比較を行う方法である。シリコン鏡面を研磨した際の反射スペクトルをリファレンスとしてコンピュータ１４にあらかじめ入力し、第二研磨工程中の反射スペクトルに対して逐次比較する。第二研磨工程中の反射スペクトルが前記リファレンススペクトルと合致した時点で酸化膜完全除去と判定し、その時点から所定量の半導体層の研磨を余分に行うことにより第二研磨工程を終了させる。
第二の終点検出方法は、反射スペクトルを光学モデルにより光学フィッティングし、計算により酸化膜の残膜厚を逐次導出する方法である。この実施例３の場合、半導体基板の光学的な層構成は図３からも分かるように、酸化膜４とシリコン２との２つの領域に分かれると考えられる。前記酸化膜４とシリコン層２とについて、反射スペクトルを測定する対象部分のそれぞれの厚さ（１μｍ程度）の比率は１：１程度となる。この点を考慮して反射スペクトルの光学フィッティングを行うことにより、酸化膜の残膜厚を逐次モニタリングできる。この方法は前記モーター負荷電流の時間変化が小さくて終点検出に使えない場合に特に有効である。前記光学モデルの光学フィッティングによる酸化膜の残厚のモニタリング方法そのものは特開２００１−２１３１７号公報などに詳細に説明されている。

以上の実施例１，２，３によれば、アライメントマーカーの認識性を劣化させずに研磨工程を連続化できるなどのように簡略化でき、超接合半導体装置の製造に必要な並列細条のｐ型半導体層とｎ型半導体層を半導体基板の主面に垂直な方向に備える超接合構造を有する半導体基板表面の平坦化のための研磨工程において膜厚バラツキを小さくでき、高い良品率とすることができる。
なお、以上説明した実施例１、２、３ではシリコンを用いた超接合半導体装置を想定して本発明の半導体装置の製造方法について詳細に説明してきたが、ＳｉＣなどの他の半導体結晶を用いた超接合半導体装置の場合にも本発明は適用できる。さらに、前記実施例１、２、３ではｎ型シリコンエピタキシャル領域に形成されたトレンチにｐ型シリコンエピタキシャル層を埋め込む場合について説明したが、適切に導電型を変更することによりｐ型エピタキシャル層のトレンチにｎ型エピタキシャル層を埋め込んだ場合にも適用できることは言うまでもない。

本発明の半導体装置の製造方法にかかる実施例１の半導体基板の工程断面図（その１） 本発明の半導体装置の製造方法にかかる実施例１の半導体基板の工程断面図（その２） 本発明の半導体装置の製造方法にかかる実施例１の半導体基板の工程断面図（その３） 本発明の半導体装置の製造方法にかかる実施例１の半導体基板の工程断面図（その４） 本発明にかかるトレンチエッチング後の酸化膜厚分布図、 本発明にかかる酸化膜表面研磨後の半導体基板の断面図、 本発明にかかる研磨パッドおよび研磨テーブルの回転数をパラメータとしたときの半導体基板の半径方向研磨レート分布図、 本発明にかかる第二研磨工程におけるモーター負荷電流と研磨時間との関係図、 本発明にかかる３種類の酸化膜（熱酸化膜、ＬＰ−ＴＥＯＳ膜、ＢＰＳＧ膜）に対する半導体基板半径方向研磨レート分布図、 本発明にかかる研磨中の反射スペクトルを評価するための光学計測システム概略図、 本発明にかかる半導体基板の研磨中における反射スペクトル図、 従来の製造方法を説明するための半導体基板の要部断面図、 従来の異なる製造方法を説明するための半導体基板の要部断面図である。

符号の説明

１： ｎ^＋＋低抵抗基板、
２： ｎ型エピタキシャル成長層、
２−１：ｐ型エピタキシャル成長層、
２−２：トレンチ、
２−３：研磨終了位置、
２−４：研磨終了位置、
２−５：研磨終了位置、
３： アライメントマーカー、
４： トレンチ形成用マスク酸化膜、
５： トレンチ、
６： 第二研磨工程での研磨終了ライン、
７： ウエハ、
８： 研磨ヘッド、
９： 回転テーブル、
１０：研磨パッド、
１１：石英窓
１２：光学ヘッド、
１３：分光反射率測定装置、
１４：コンピュータ。

Claims (16)

1. 低抵抗半導体基板に一導電型半導体層が積層された半導体基板の前記一導電型半導体層表面に、トレンチ形成用並列絶縁膜パターンと、該並列絶縁膜パターンをマスクにエッチングされる、前記半導体表面に垂直な並列トレンチと、アライメントマーカーとをそれぞれ形成し、前記並列トレンチ内に他導電型半導体層を充填した後、突出した部分の前記他導電型半導体層を除去する第一研磨工程と、前記並列絶縁膜パターンと前記他導電型半導体層との研磨を同時に行い、続いて下層の半導体層の研磨を行う第二研磨工程とを連続的に行う半導体素子の製造方法において、前記第一および第二研磨工程ではそれぞれ前記絶縁膜と前記半導体層に対する研磨レートが異なる研磨スラリーを用いることを特徴とする半導体素子の製造方法。
2. 前記研磨が、回転テーブル上に保持された研磨パッドを回転させながら研磨スラリーを供給し、研磨ヘッドに保持された半導体基板を回転させながら前記研磨パッド上面に押圧して研磨するＣＭＰ装置を用いて行われることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第二研磨工程における並列絶縁膜パターンに対する、前記半導体基板面内の研磨レート分布を、前記並列絶縁層パターンの半導体基板面内における膜厚分布を補正して平坦化されるように、半導体基板の中央部で大きく、外周部に向かって次第に小さくなるように研磨条件を設定することを特徴とする請求項１または２記載の半導体素子の製造方法。
4. 前記第一研磨工程には、半導体層の研磨レート／絶縁膜の研磨レートで表される選択比が３０以上、好ましくは６０以上の高選択比スラリーを用い、第二研磨工程には、前記選択比が３以下、好ましくは２以下の低選択比スラリーを用いることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法
5. 前記第二研磨工程では、格子状の溝を設けた研磨パッドを用いることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第二研磨工程では、前記ＣＭＰ装置における回転テーブルの回転数が４２回転以上で行われることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記絶縁膜が熱酸化膜あるいは熱ＣＶＤまたはプラズマＣＶＤによる酸化膜であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
8. 前記熱ＣＶＤあるいはプラズマＣＶＤによる酸化膜がＢＰＳＧ酸化膜であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第二研磨工程では、半導体基板の中央部の受ける前記押圧力が外周部に比べて高くなるような圧力分布で研磨されることを特徴とする請求項３乃至８のいずれか一項に記載の半導体装置の製造方法。
10. 前記第二研磨工程における研磨終点検出に研磨ヘッドあるいは回転テーブルの負荷電流の変化を用いることを特徴とする請求項２乃至９のいずれか一項に記載の半導体装置の製造方法。
11. 前記第二研磨工程で、研磨中の絶縁膜の膜厚を監視するために絶縁膜に対する単色あるいは白色光による光学反射スペクトルを測定することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記絶縁膜の研磨終点検出をリファレンス反射スペクトルとの比較から検出することを特徴とする請求項１１記載の半導体装置の製造方法。
13. 絶縁膜の膜厚を薄膜の光学フィッティングから導出することを特徴とする請求項１１または１２記載の半導体装置の製造方法。
14. 前記絶縁膜を完全に除去した後に、さらに半導体層を０．２〜２μｍの厚さの範囲で研磨することを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法。
15. 前記第二研磨工程後の研磨面を基準としたアライメントマーカーの凹部の深さが０．５μｍから８μｍの範囲にあることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記第二研磨工程後のアライメントマーカーが絶縁膜で覆われていることを特徴とする半導体装置の製造方法。

Images