JP2007123570A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、トレンチ構造を有する半導体装置に係わり、特に半導体装置の安定した耐圧を確保する技術に関する。 The present invention relates to a semiconductor device having a trench structure, and more particularly to a technique for ensuring a stable breakdown voltage of a semiconductor device.
従来、半導体装置は耐圧を確保するために、半導体基板に電気的にフローティングされたトレンチ（溝）を複数形成する構造や、深い拡散を形成しないで耐圧を確保する終端領域を形成する構造が用いられている。 2. Description of the Related Art Conventionally, a semiconductor device has a structure in which a plurality of electrically floating trenches (grooves) are formed in a semiconductor substrate or a structure in which a termination region is formed to ensure a breakdown voltage without forming a deep diffusion in order to ensure a breakdown voltage. It has been.
例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor: 金属酸化膜半導体型電界効果トランジスタ）やＩＧＢＴ（Insurated Gate Bipolar Transistor）などに用いられている。 For example, it is used for MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors), IGBTs (Insurated Gate Bipolar Transistors), and the like.
図６に特許文献１に記載のＭＯＳＦＥＴ１ａの構造を示す。図６は、ＭＯＳＦＥＴ１ａの断面の一部を示す図で、アクティブ素子領域２と終端領域３とガードリング領域４の断面の構造を示している。アクティブ素子領域２は、主電流が流れる領域であり、このアクティブ素子領域２を包囲するように終端領域３が配設され、さらにこの終端領域を包囲するようにガードリング領域４が配設される。 FIG. 6 shows the structure of the MOSFET 1a described in Patent Document 1. FIG. 6 is a diagram showing a part of a cross section of the MOSFET 1a, and shows a cross sectional structure of the active element region 2, the termination region 3, and the guard ring region 4. FIG. The active element region 2 is a region through which a main current flows. A termination region 3 is disposed so as to surround the active element region 2, and a guard ring region 4 is disposed so as to surround the termination region. .
これらの領域は高抵抗のｎ-型層５（第１導電型層）に形成される。アクティブ素子領域２と終端領域３では、ｎ-層５の表面付近にｐ-層６が拡散形成され、ガードリング領域４では、ｎ-層５の表面付近にｎ+層７が拡散形成されている。 These regions are formed in the high resistance n − -type layer 5 (first conductivity type layer). In the active element region 2 and the termination region 3, the p − layer 6 is diffused and formed near the surface of the n − layer 5. In the guard ring region 4, the n + layer 7 is diffused and formed near the surface of the n − layer 5. Yes.
アクティブ素子領域２において、ｐ-型層６とｎ-型層５には、ｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さの複数のトレンチ８が形成されている。トレンチ８内壁には絶縁膜９を形成した後、ゲート電極１０（Ｐｏｌｙ−Ｓｉ：多結晶シリコン膜等）が堆積されて埋め込み形成される。トレンチ８は、ストライプ状に微小な間隔で平行に配設され、トレンチ８の間に半導体からなるトレンチ間領域として、電流通路が規定される。また、ｐ-型層６の表面から内側にはトレンチ８の上部に接するように低抵抗のｎ+型層１１（ｎ型半導体層）が拡散形成される。また、ｎ+型層１１とトレンチ８の上部に層間絶縁膜１２を配設する。ｐ-型層６とｎ+型層１１の両方にコンタクトするように配線電極１３（Ａｌ等の金属、ソース電極）が配設される。 In the active element region 2, the p − -type layer 6 and the n − -type layer 5 are formed with a plurality of trenches 8 that penetrate the p − -type layer 6 and reach the middle of the n − -type layer 5. . An insulating film 9 is formed on the inner wall of the trench 8 and then a gate electrode 10 (Poly-Si: polycrystalline silicon film or the like) is deposited and buried. The trenches 8 are arranged in parallel in the form of stripes at minute intervals, and a current path is defined between the trenches 8 as an inter-trench region made of a semiconductor. Further, a low resistance n + type layer 11 (n type semiconductor layer) is formed in a diffused manner so as to be in contact with the upper part of the trench 8 from the surface to the inside of the p − type layer 6. An interlayer insulating film 12 is disposed on the n + type layer 11 and the trench 8. A wiring electrode 13 (a metal such as Al, a source electrode) is disposed so as to contact both the p − type layer 6 and the n + type layer 11.
次に、アクティブ素子領域２を囲んで、終端領域３には連続或いは不連続なリング形状を有する複数の終端トレンチ１４が形成される。トレンチ８と同様、終端トレンチ１４はｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さを有する。終端トレンチ１４内には絶縁膜９を介してフローティング電極１５（Ｐｏｌｙ−Ｓｉ：多結晶シリコン膜等）が埋め込み形成される。また、終端領域３において、ｐ-型層６は終端トレンチ１４により電気的に分離された複数の部分に分割される。 Next, a plurality of termination trenches 14 having a continuous or discontinuous ring shape are formed in the termination region 3 so as to surround the active element region 2. Similar to the trench 8, the termination trench 14 penetrates the p − -type layer 6 and has a depth reaching the middle of the n − -type layer 5. A floating electrode 15 (Poly-Si: polycrystalline silicon film or the like) is embedded in the termination trench 14 via an insulating film 9. In the termination region 3, the p − -type layer 6 is divided into a plurality of portions electrically separated by the termination trench 14.
終端領域３の外端部のガードリング領域４でかつｎ-型層５の表面内には、終端トレンチ１４を包囲するように低抵抗のｎ+型層７が形成される。ｎ+型層７にコンタクトするように端部電極１７（Ａｌ等の金属）が配設される。配線電極１３と端部電極１７との間の終端領域３の表面は、厚い絶縁膜１６により被覆される。 A low resistance n + type layer 7 is formed so as to surround the termination trench 14 in the guard ring region 4 at the outer end of the termination region 3 and in the surface of the n − type layer 5. An end electrode 17 (metal such as Al) is disposed so as to contact the n + -type layer 7. The surface of the termination region 3 between the wiring electrode 13 and the end electrode 17 is covered with a thick insulating film 16.
図６に示したＭＯＳＦＥＴの構成の動作について説明する。ターンオン時にはドレイン−ソース間に電圧を印加した状態で、ゲート電極１０に対して正の電圧を印加する。この正バイアス電圧により、アクティブ素子領域２内のトレンチ８の周囲のｐ-型層６内にｎ型チャネルが形成され、ｎ+型層１１とｎ-型層５とが短絡する。また、ｎ-型層５内では、トレンチの周囲に電子が蓄積された蓄積層が形成される。ｎ型チャネルを介して電子電流がｎ-型層５に流れ、ドレイン−ソース間に電流が流れる。 The operation of the MOSFET configuration shown in FIG. 6 will be described. At turn-on, a positive voltage is applied to the gate electrode 10 with a voltage applied between the drain and source. By this positive bias voltage, an n-type channel is formed in the p − -type layer 6 around the trench 8 in the active element region 2, and the n + -type layer 11 and the n − -type layer 5 are short-circuited. In the n − -type layer 5, an accumulation layer in which electrons are accumulated around the trench is formed. An electron current flows to the n − -type layer 5 through the n-type channel, and a current flows between the drain and the source.
ターンオフ時には、ゲート電極１０に配線電極１３に対してゼロまたは負の電圧を印加する。上記ｎ型チャネルが消滅し、ｎ+型層１１からｎ-型層５へ電子が注入されなくなり、やがて半導体装置は非導通状態になる。なお、半導体装置は裏面５にP型層を形成することにより、ＩＧＢＴとして動作させることもできる。 At the time of turn-off, a zero or negative voltage is applied to the gate electrode 10 with respect to the wiring electrode 13. The n-type channel disappears, electrons are no longer injected from the n + -type layer 11 into the n − -type layer 5, and the semiconductor device eventually becomes non-conductive. The semiconductor device can also be operated as an IGBT by forming a P-type layer on the back surface 5.
図７は図６に示した半導体装置の異なる部分（ゲート電極の取出し部分）の断面図である。図６、７に示した構造の半導体装置において、ソース−ドレイン間に電圧を印加すると、ｎ-型層内に大きな空乏層が形成され、高電界が生じる。この際、ソース電極から離れるに従って、終端トレンチ１４ごとに電位が上昇し、ソース電極から遠いトレンチほど電位が高くなる。その結果、半導体基板表面の電界強度が緩和され、装置の破壊が防止される。もし、終端トレンチ１４が存在しないと、配線電極１３の端部における電位勾配が急俊になり、装置が破壊される。ここで、簡単に説明するが、ゲート配線１８は各ゲート電極１０を接続するための配線電極である。 FIG. 7 is a cross-sectional view of a different portion (gate electrode extraction portion) of the semiconductor device shown in FIG. In the semiconductor device having the structure shown in FIGS. 6 and 7, when a voltage is applied between the source and the drain, a large depletion layer is formed in the n − -type layer, and a high electric field is generated. At this time, as the distance from the source electrode increases, the potential increases for each termination trench 14, and the potential increases as the trench is further away from the source electrode. As a result, the electric field strength on the surface of the semiconductor substrate is relaxed, and the device is prevented from being destroyed. If the termination trench 14 does not exist, the potential gradient at the end of the wiring electrode 13 becomes steep and the device is destroyed. Here, as will be briefly described, the gate wiring 18 is a wiring electrode for connecting the gate electrodes 10.
上記説明したような構造により、特許文献１では半導体装置の半導体基板表面の電界強度を緩和し、装置の破壊を防止する提案がされている。また、特許文献２にはＰＮ接合に逆バイアスが電圧が印加されたときにＰＮ接合の逆リーク電流が増加することがないようにする提案がされている。また、特許文献３には終端領域のキャリア濃度を少なくしてリカバリ時に、Ｐ+型の半導体層の端部に局所的な電流集中が起こらないようにする提案がされている。
しかしながら、半導体装置の表面に汚れなど（表面の汚染：微量の可動イオン）が付着すると、電界が表面の汚れの影響を受け、安定した耐圧（信頼性）を確保することが難しいという問題がある。 However, when dirt or the like (surface contamination: a small amount of mobile ions) adheres to the surface of the semiconductor device, there is a problem that it is difficult to ensure a stable withstand voltage (reliability) due to the influence of the electric field on the surface. .
図８（ａ）に電界が表面の影響を受けない状態と、（ｂ）に電界が表面の影響を受けた状態の等電位線を示し説明をする。同図（ａ）は図６で説明した終端領域３に発生する等電位線を示した図であり、終端領域３の終端トレンチ１４の間に等電位線を４本づつ示している。通常は半導体装置に電圧が印加されると等電位線の緩やかな勾配を示す。ここで、印加電圧は低くても等電位線は影響を受け、定格耐圧を超える場合に問題となる。 FIG. 8A illustrates an equipotential line in a state where the electric field is not affected by the surface, and FIG. 8B illustrates an equipotential line in a state where the electric field is affected by the surface. FIG. 6A is a diagram showing equipotential lines generated in the termination region 3 described in FIG. 6, and shows four equipotential lines between the termination trenches 14 in the termination region 3. Normally, when a voltage is applied to the semiconductor device, the equipotential lines show a gentle gradient. Here, even if the applied voltage is low, the equipotential line is affected, which becomes a problem when the rated voltage is exceeded.
ところが、同図（ｂ）に示すように、汚れ１９が付着すると各終端トレンチ１４の近傍（図８（ｂ）の破線丸部）で、等電位線は急峻な勾配となり電界が強くなる。そして、この電界強度で半導体装置の耐圧が決定されるため、耐圧が不安定になるとともに低下する。つまり、（ａ）の場合は表面は高抵抗であるが、汚れなどにより表面が低抵抗になってしまうために（ｂ）に示すような等電位線となる。換言すれば、表面の電位の間隔が狭くなり、表面に向かう電位線が曲がってしまう。 However, as shown in FIG. 8B, when the dirt 19 is attached, the equipotential lines have a steep gradient in the vicinity of each terminal trench 14 (dotted circle portion in FIG. 8B), and the electric field becomes strong. Since the breakdown voltage of the semiconductor device is determined by the electric field strength, the breakdown voltage becomes unstable and decreases. That is, in the case of (a), the surface has a high resistance, but the surface becomes a low resistance due to dirt or the like, so that an equipotential line as shown in (b) is obtained. In other words, the potential interval on the surface is narrowed, and the potential line toward the surface is bent.
本発明は上記のような実情に鑑みてなされたものであり、上記のように等電位線が急峻な勾配を持つのを防止して、空乏層の広がりを安定化させる半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and provides a semiconductor device that prevents the equipotential lines from having a steep gradient as described above and stabilizes the spread of the depletion layer. With the goal.
本発明の一態様は、第１導電型層の表面内に拡散形成される第２導電型層に、アクティブ素子領域と前記アクティブ素子領域を囲む終端領域が形成され、前記アクティブ素子領域の前記第２導電型層表面に選択的に第１導電型領域が形成され、前記第１導電型領域および前記終端領域の前記第２導電型層表面から前記第２導電型層を貫通し前記第１導電型層の途中まで達するように複数のトレンチが形成され、前記トレンチに絶縁膜を介して電極が埋め込み形成された構造を有する半導体装置において、前記終端領域内の前記トレンチに埋め込み形成された前記電極であるフローティング電極が、その上部から前記半導体装置の前記アクティブ素子領域と反対の方向に前記第２導電型層表面に沿って延設された平面部を有する構造である。 In one embodiment of the present invention, an active element region and a termination region surrounding the active element region are formed in the second conductivity type layer formed by diffusion in the surface of the first conductivity type layer, A first conductivity type region is selectively formed on the surface of the second conductivity type layer, and penetrates the second conductivity type layer from the surface of the second conductivity type layer of the first conductivity type region and the termination region to pass through the first conductivity type layer. In the semiconductor device having a structure in which a plurality of trenches are formed so as to reach the middle of the mold layer, and electrodes are embedded in the trenches via an insulating film, the electrodes embedded in the trenches in the termination region The floating electrode is a structure having a flat portion extending along the surface of the second conductivity type layer in the direction opposite to the active element region of the semiconductor device from above.
また、好適には前記フローティング電極の平面部が、前記半導体装置の前記アクティブ素子領域と反対の方向に形成される位置は、前記フローティング電極が埋め込まれている前記終端トレンチの中心から、前記半導体装置の前記アクティブ素子領域と反対の方向の次の終端トレンチ中心までの長さの半分より短い構造としてもよい。 Preferably, the position where the planar portion of the floating electrode is formed in the direction opposite to the active element region of the semiconductor device is from the center of the termination trench in which the floating electrode is embedded, to the semiconductor device The structure may be shorter than half the length to the center of the next termination trench in the direction opposite to the active element region.
また、上記フローティング電極の平面部は、上部に金属電極を有する構成としてもよい。
また、前記金属電極は、前記平面部に接続され、前記フローティング電極が埋め込まれている前記終端トレンチ上から前記半導体装置の前記アクティブ素子領域と反対の方向に形成する構成にしてもよい。さらに、上記フローティング電極の平面部は、斜め上方向に延長する電極を有する構成としてもよい。また、好適には上記斜め上方向に延長する電極は、階段状に形成する構成としてもよい。
The flat portion of the floating electrode may have a metal electrode on the top.
The metal electrode may be formed in a direction opposite to the active element region of the semiconductor device from above the termination trench connected to the planar portion and in which the floating electrode is embedded. Furthermore, the plane portion of the floating electrode may have an electrode extending obliquely upward. Preferably, the electrode extending in the obliquely upward direction may be formed in a step shape.
上記構成にすることで、平面部により、電界が表面の影響を受けにくくなるため、空乏層が安定して広がり耐圧の信頼性が向上する。また、製造工程をふやさずに安定した耐圧が確保できる。本発明の他の態様は、第１導電型層の表面内に拡散形成される第２導電型層に、アクティブ素子領域と前記アクティブ素子領域を囲む終端領域が形成され、前記アクティブ素子領域の前記第２導電型層表面に選択的に第１導電型領域を形成され、前記第１導電型領域および前記終端領域の前記第２導電型層表面から前記第２導電型層を貫通し前記第１導電型層の途中まで達するように複数のトレンチが形成され、前記トレンチに絶縁膜を介して電極が埋め込み形成された構造を有する半導体装置において、前記終端領域内の前記トレンチに埋め込み形成された前記電極であるフローティング電極が、その上部から前記半導体装置の前記アクティブ素子領域と反対の方向に前記第２導電型層表面に沿って延設された平面部を有し、前記平面部の上部に金属電極を設けられ、前記平面部と前記金属電極とが接続されている構造である。 With the above structure, the electric field is hardly affected by the surface due to the planar portion, so that the depletion layer is stably spread and the reliability of the withstand voltage is improved. In addition, a stable breakdown voltage can be secured without increasing the manufacturing process. In another aspect of the present invention, an active element region and a termination region surrounding the active element region are formed in the second conductivity type layer formed by diffusion in the surface of the first conductivity type layer, A first conductivity type region is selectively formed on the surface of the second conductivity type layer, penetrates the second conductivity type layer from the surface of the second conductivity type layer of the first conductivity type region and the termination region, and passes through the first conductivity type layer. In the semiconductor device having a structure in which a plurality of trenches are formed so as to reach the middle of the conductive type layer, and electrodes are embedded in the trenches via an insulating film, the trenches embedded in the trenches in the termination region A floating electrode, which is an electrode, has a flat portion extending along the surface of the second conductivity type layer in a direction opposite to the active element region of the semiconductor device from an upper portion thereof; The metal electrode is provided on the parts, a structure in which said metal electrode and the flat portion are connected.
好適には、前記金属電極は、前記フローティング電極が埋め込まれている前記終端トレンチ上から前記半導体装置の前記アクティブ素子領域と反対の方向に形成する構成としてもよい。 Preferably, the metal electrode may be formed in a direction opposite to the active element region of the semiconductor device from above the termination trench in which the floating electrode is embedded.
また、好適には上記フローティング電極は、上記平面部を有する上記フローティング電極と上記第２導電型層まで形成する上記フローティング電極を、上記終端領域に混在して配置する構成としてもよい。 Preferably, the floating electrode may be configured such that the floating electrode having the planar portion and the floating electrode formed up to the second conductivity type layer are mixedly arranged in the termination region.
上記構成にすることで、平面部に金属電極を接続することで電界が表面の影響を受けにくくなるため、空乏層が安定して広がり耐圧の信頼性が向上し、電位を安定にし、より安定した耐圧が確保することができる。つまり、平面部があることにより表面の電位線は内側に引張られないため、Ｓｉ中の電界集中が起こり難くなるとともにブレークダウンし難くなり、その結果、耐圧が低下し難くなる。 With the above configuration, the electric field is less affected by the surface by connecting the metal electrode to the flat part, so the depletion layer spreads stably and the breakdown voltage reliability is improved, the potential is stabilized and the potential is more stable. The withstand pressure can be ensured. That is, since the surface potential lines are not pulled inward due to the presence of the flat portion, electric field concentration in Si is difficult to occur and breakdown is difficult to occur, and as a result, the breakdown voltage is difficult to decrease.
本発明によれば、フローティング電極の平面部により電界が表面からの影響を受けにくくなり、空乏層が安定して広がり耐圧の信頼性が向上する。また、製造工程をふやさずに安定した耐圧が確保できる。また、金属電極を接続することで電位を安定させ、より安定した耐圧が確保することができる。 According to the present invention, the electric field is less affected by the surface due to the flat portion of the floating electrode, the depletion layer is stably spread, and the breakdown voltage reliability is improved. In addition, a stable breakdown voltage can be secured without increasing the manufacturing process. Further, by connecting the metal electrode, the potential can be stabilized and a more stable breakdown voltage can be secured.
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１に本発明の実施例を示し説明をする。本発明は、半導体装置１の終端トレンチ１４に、平面部を有するフローティング電極を設けることで耐圧の安定性を向上させるものである。同図に示すように、アクティブ素子領域２を囲んで終端領域３には連続或いは不連続なリング形状を有する複数の終端トレンチ１４が形成される。終端トレンチ１４は、ｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さを有する。終端トレンチ１４内には絶縁膜９を介して平面部２０ａを有するフローティング電極２０（Ｐｏｌｙ−Ｓｉ：多結晶シリコン膜等）が埋め込み形成される。このフローティング電極２０の平面部２０ａ（略平面）は半導体装置の外周方向に延び、ｐ-型層６の表面に沿うように形成される。このとき絶縁膜９がｐ-型層６の表面と平面部２０ａの下側部分にも形成されている。また、終端領域３において、ｐ-型層６は終端トレンチ１４により電気的に分離された複数の部分に分割される。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Example 1
FIG. 1 shows an embodiment of the present invention and will be described. The present invention improves the breakdown voltage stability by providing a floating electrode having a planar portion in the termination trench 14 of the semiconductor device 1. As shown in the figure, a plurality of termination trenches 14 having a continuous or discontinuous ring shape are formed in the termination region 3 surrounding the active element region 2. Termination trench 14 penetrates p − type layer 6 and has a depth reaching halfway of n − type layer 5. A floating electrode 20 (Poly-Si: polycrystalline silicon film or the like) having a planar portion 20a is embedded in the termination trench 14 with an insulating film 9 interposed therebetween. The flat portion 20 a (substantially flat) of the floating electrode 20 extends in the outer peripheral direction of the semiconductor device and is formed along the surface of the p − -type layer 6. At this time, the insulating film 9 is also formed on the surface of the p − type layer 6 and the lower portion of the flat portion 20a. In the termination region 3, the p − -type layer 6 is divided into a plurality of portions electrically separated by the termination trench 14.
終端領域３の外端部でかつｎ-型層５の表面内には、終端トレンチ１４を包囲するように低抵抗のｎ+型層７が形成される。ｎ+型層７にコンタクトするように端部電極１７（Ａｌ等の金属）が配設される。配線電極１３と端部電極１７との間の終端領域３の表面は、厚い絶縁膜１６により被覆される。 A low resistance n + -type layer 7 is formed so as to surround the termination trench 14 at the outer end of the termination region 3 and in the surface of the n − -type layer 5. An end electrode 17 (metal such as Al) is disposed so as to contact the n + -type layer 7. The surface of the termination region 3 between the wiring electrode 13 and the end electrode 17 is covered with a thick insulating film 16.
次に、本実施例の製造工程を説明する。図１に示す半導体装置１はトレンチ８と終端トレンチ１４を形成するまでの工程は従来工程（図６、７）と同じである。
つまり、従来はアクティブ素子領域２と終端領域３の各トレンチ８、１４にＰｏｌｙ−Ｓｉを堆積して、ｐ-型層６表面のＰｏｌｙ−Ｓｉをエッチングし、ゲート電極１０とフローティング電極１５だけを残し形成していた。図１に示すように平面部２０ａを残すように形成する場合、Ｐｏｌｙ−Ｓｉをエッチングする際に、ゲート電極１０は従来どおりに形成し、フローティング電極２０は平面部２０ａの部分を残すようにエッチングする。当然であるが、ゲート電極１０とフローティング電極２０のエッチングを同時に行えば、従来の工程と同じ工程数で平面を有するフローティング電極２０を形成することができる。
Next, the manufacturing process of a present Example is demonstrated. In the semiconductor device 1 shown in FIG. 1, the process until the trench 8 and the termination trench 14 are formed is the same as the conventional process (FIGS. 6 and 7).
That is, conventionally, by depositing Poly-Si in the trench 8, 14 of the active device regions 2 and the terminal region 3, p - the Poly-Si type layer 6 the surface is etched, only the gate electrode 10 and the floating electrode 15 It was left behind. As shown in FIG. 1, when forming so as to leave the flat portion 20a, when etching Poly-Si, the gate electrode 10 is formed in the conventional manner, and the floating electrode 20 is etched so as to leave the portion of the flat portion 20a. To do. As a matter of course, if the gate electrode 10 and the floating electrode 20 are etched simultaneously, the floating electrode 20 having a plane can be formed by the same number of steps as the conventional steps.
ここで、トレンチ１４間の間隔をＬとすると、平面部２０ａの長さは、ガードリング領域４へ向かう方向に長くとも（ｏｒ最長でも）Ｌ／２の位置まで（図１の矢印）までであることが望ましい。なお、平面部２０ａの長さは、所望の作用（後述する、電界集中を緩和する作用）が得られる範囲内で、適宜設定可能である。ただし、上述したように、Ｌ／２未満であることが望ましい。ここで、Ｌ／２とした理由は、Ｌ／２以下だと等電位線が内側に曲がってしまうためである。 Here, if the interval between the trenches 14 is L, the length of the flat surface portion 20a is at most up to the position of L / 2 (or the longest) in the direction toward the guard ring region 4 (or the longest). It is desirable to be. In addition, the length of the plane part 20a can be appropriately set within a range in which a desired action (an action to reduce electric field concentration described later) can be obtained. However, as described above, it is desirable that it is less than L / 2. Here, the reason for setting L / 2 is that the equipotential line bends inward when L / 2 or less.
また、終端トレンチ１４の本数は、必要な耐圧に応じて決定される。トレンチの本数が多くなるほど耐圧は高くなる。例えば、トレンチの本数が２００本程度であれば４．５ｋ（Ｖ）程度の耐圧となり、ピンチオフをさせて等電位面を平坦にするためには、トレンチ１４間の間隔Ｌは４（μｍ）以下であることが望ましく、終端トレンチ１４の深さＤは間隔４（μｍ）よりも大きいことが望ましいが、実際には深さＤは間隔Ｌ等との相対的な関係に基づいて決定される。 Further, the number of the termination trenches 14 is determined according to a required breakdown voltage. The breakdown voltage increases as the number of trenches increases. For example, if the number of trenches is about 200, the breakdown voltage is about 4.5 k (V), and the interval L between the trenches 14 is 4 (μm) or less in order to make the equipotential surface flat by pinching off. It is desirable that the depth D of the termination trench 14 is larger than the interval 4 (μm), but actually the depth D is determined based on a relative relationship with the interval L and the like.
上記のように構成することで、本発明の半導体装置の終端領域３の表面が汚染されたときにも耐圧が安定して得られる。その理由を、図２を用いて以下に説明する。
図２は、発生する等電位線を示した図である（汚れ１９は図示しない）。終端領域３の終端トレンチ１４の各フローティング電極２０の間に等電位線を４本づつ示している。通常、半導体装置の表面が汚染された場合、電圧が印加されると等電位線の急峻な勾配を示す。ところが、同図に示すように、汚れが付着しても各フローティング電極２０の近傍で、等電位線は急峻な勾配とならず電界は通常の汚染されていない場合と同じような勾配となる。つまりフローティング電極２０の張り出した部分が作用し、等電位線が拡がり、電界集中が緩和される。電界強度で半導体装置の耐圧は決定されるため、空乏層の広がりを安定化させることができ、耐圧低下を抑えることも可能となる。
（実施例２）
図３は、実施例１と同様に、アクティブ素子領域２を囲んで、終端領域３には連続或いは不連続なリング形状を有する複数の終端トレンチ１４が形成され、終端トレンチ１４はｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さを有する。
By configuring as described above, the breakdown voltage can be stably obtained even when the surface of the termination region 3 of the semiconductor device of the present invention is contaminated. The reason will be described below with reference to FIG.
FIG. 2 is a diagram showing generated equipotential lines (stain 19 is not shown). Four equipotential lines are shown between the floating electrodes 20 of the termination trench 14 in the termination region 3. Usually, when the surface of a semiconductor device is contaminated, a steep gradient of equipotential lines is exhibited when a voltage is applied. However, as shown in the figure, even if dirt is attached, the equipotential lines do not have a steep gradient in the vicinity of each floating electrode 20, and the electric field has the same gradient as in the case where the electric field is not contaminated. That is, the protruding portion of the floating electrode 20 acts, the equipotential lines are expanded, and the electric field concentration is alleviated. Since the breakdown voltage of the semiconductor device is determined by the electric field strength, the spread of the depletion layer can be stabilized, and a decrease in breakdown voltage can be suppressed.
(Example 2)
3, similar to the first embodiment, a plurality of termination trenches 14 having a continuous or discontinuous ring shape are formed in the termination region 3 so as to surround the active element region 2, and the termination trench 14 is a p − -type layer. 6 and has a depth reaching the middle of the n − -type layer 5.
終端トレンチ１４内には絶縁膜９を介して、フローティング電極１５および平面を有するフローティング電極２１を埋め込み形成する。フローティング電極２１は平面部を有し、隣り合う終端トレンチ１４との間に平面部を形成する。そして、フローティング電極２１の平面部の上部と、厚い絶縁膜１６を貫通するように金属電極２２の裏面から延びるコンタクト部２２ａにより接続される。図３に示すようにフローティング電極１５と平面を有するフローティング電極２１を交互に配設する。 A floating electrode 15 and a floating electrode 21 having a flat surface are embedded in the termination trench 14 with an insulating film 9 interposed therebetween. The floating electrode 21 has a flat portion and forms a flat portion between the adjacent termination trenches 14. And it connects with the upper part of the plane part of the floating electrode 21 by the contact part 22a extended from the back surface of the metal electrode 22 so that the thick insulating film 16 may be penetrated. As shown in FIG. 3, the floating electrodes 15 and the floating electrodes 21 having a plane are alternately arranged.
例えば、トレンチの幅Ｗを約２（μｍ）とし、フローティング電極２１に形成されているトレンチ１４間の距離Ｌを約４（μｍ）とした場合、金属電極２２との接続箇所は平面の中心（トレンチ１４の端から約２（μｍ）の位置）に設ける。このときコンタクト部２２aの幅は２μｍ程度で、コンタクト部２２ａは高さ約１（μｍ）ほどである。また、金属電極２２の厚さは約５（μｍ）、長さは約１３〜１４（μｍ）程度にし、フローティング電極２１と次のフローティング電極１５に被さるように配設する。上記数値は限定するものではないが、アスペクト比などから考慮した場合にコスト的に望ましい構造である。 For example, when the width W of the trench is about 2 (μm) and the distance L between the trenches 14 formed in the floating electrode 21 is about 4 (μm), the connection location with the metal electrode 22 is the center of the plane ( It is provided at a position of about 2 (μm) from the end of the trench 14. At this time, the width of the contact portion 22a is about 2 μm, and the contact portion 22a is about 1 (μm) high. The metal electrode 22 has a thickness of about 5 (μm) and a length of about 13 to 14 (μm), and is disposed so as to cover the floating electrode 21 and the next floating electrode 15. Although the above numerical values are not limited, the structure is desirable in terms of cost when considering the aspect ratio and the like.
しかし、トレンチ幅が確保されない場合、つまりフローティング電極２１の平面部に金属電極２２とのコンタクトを形成するには狭すぎる場合などは、３つ以上のトレンチ１４にわたって平面部を形成してもよい。また、実施例１で説明したように、例えば、トレンチ数が２００本程度であれば４．５ｋＶ程度の耐圧が得られる。また、ピンチオフをさせて等電位面を平坦にするためには、トレンチ１４間の間隔Ｌが４（μｍ）以下であることが望ましく、終端トレンチ１４の深さはＬよりも大きいことが望ましいが、実際には深さＤは間隔Ｌ等との相対的な関係に基づいて決定される。 However, when the trench width is not ensured, that is, when the contact with the metal electrode 22 is too narrow to form a contact with the metal electrode 22 in the flat portion of the floating electrode 21, the flat portion may be formed over three or more trenches 14. Further, as described in the first embodiment, for example, when the number of trenches is about 200, a breakdown voltage of about 4.5 kV can be obtained. In order to make the equipotential surface flat by pinching off, it is desirable that the distance L between the trenches 14 be 4 (μm) or less, and that the depth of the termination trench 14 be greater than L. Actually, the depth D is determined based on a relative relationship with the interval L and the like.
また、終端領域３において、ｐ-型層６は終端トレンチ１４により電気的に分離された複数の部分に分割する。終端領域３の外端部でかつｎ-型層５の表面内には、終端トレンチ１４を包囲するように低抵抗のｎ+型層７が形成される。ｎ+型層７にコンタクトするように端部電極１７（Ａｌ等の金属）が配設される。配線電極１３と端部電極１７との間の終端領域３の表面は、厚い絶縁膜１６により被覆される。 In the termination region 3, the p − -type layer 6 is divided into a plurality of portions electrically separated by the termination trench 14. A low resistance n + -type layer 7 is formed so as to surround the termination trench 14 at the outer end of the termination region 3 and in the surface of the n − -type layer 5. An end electrode 17 (metal such as Al) is disposed so as to contact the n + -type layer 7. The surface of the termination region 3 between the wiring electrode 13 and the end electrode 17 is covered with a thick insulating film 16.
上記構造にすることで、図３に示す等電位線のように、Ｓｉ表面から離れたところまで等電位線を外周方向に広げられるため、等電位線が急峻な勾配とならないため安定した耐圧を得ることができる（便宜上、等電位線は一部しか図示していない）。
（実施例３）
図４に示す実施例３は実施例１、２の変形例である。アクティブ素子領域２を囲んで、終端領域３には連続或いは不連続なリング形状を有する複数の終端トレンチ１４が形成され、終端トレンチ１４はｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さを有する。終端トレンチ１４内には絶縁膜９を介して平面を有するフローティング電極２０を埋め込み形成する。フローティング電極２０の平面部の上部と金属電極２３を、厚い絶縁膜１６を貫通するように金属電極２３の裏面から延びるコンタクト部２３ａにより接続する。また、終端領域３の外端部でかつｎ-型層５の表面内には、終端トレンチ１４を包囲するように低抵抗のｎ+型層７が形成される。ｎ+型層７にコンタクトするように端部電極１７（Ａｌ等の金属）が配設される。配線電極１３と端部電極１７との間の終端領域３の表面は、厚い絶縁膜１６により被覆される。
By adopting the above structure, the equipotential lines can be expanded in the outer peripheral direction as far as the equipotential lines shown in FIG. 3 away from the Si surface. (For convenience, only a part of the equipotential lines is shown).
(Example 3)
The third embodiment shown in FIG. 4 is a modification of the first and second embodiments. A plurality of termination trenches 14 having a continuous or discontinuous ring shape are formed in the termination region 3 so as to surround the active element region 2, and the termination trench 14 penetrates the p − -type layer 6, and the n − -type layer 5 It has a depth that reaches halfway. A floating electrode 20 having a flat surface is embedded in the termination trench 14 via an insulating film 9. The upper portion of the flat portion of the floating electrode 20 and the metal electrode 23 are connected by a contact portion 23 a extending from the back surface of the metal electrode 23 so as to penetrate the thick insulating film 16. Further, a low resistance n + type layer 7 is formed so as to surround the termination trench 14 at the outer end portion of the termination region 3 and in the surface of the n − type layer 5. An end electrode 17 (metal such as Al) is disposed so as to contact the n + -type layer 7. The surface of the termination region 3 between the wiring electrode 13 and the end electrode 17 is covered with a thick insulating film 16.
上記構成により金属電極２３の張り出した部分が作用し、等電位線が拡がり、電界集中が緩和される。つまり、電界強度で半導体装置の耐圧は決定されるため、空乏層の広がりを安定化させることができ、耐圧低下を抑えることも可能となる。 With the above configuration, the protruding portion of the metal electrode 23 acts, the equipotential lines are expanded, and the electric field concentration is alleviated. That is, since the breakdown voltage of the semiconductor device is determined by the electric field strength, the spread of the depletion layer can be stabilized, and a decrease in breakdown voltage can be suppressed.
ここで、特に等電位線は図示しないが実施例２に示したようにＳｉ表面から離れたところまで等電位線を外周方向に広げられる。
（実施例４）
図５に示す実施例４は実施例１の変形例である。実施例１同様、アクティブ素子領域２を囲んで、終端領域３には連続或いは不連続なリング形状を有する複数の終端トレンチ１４が形成され、終端トレンチ１４はｐ-型層６を貫通し、ｎ-型層５の途中まで達する深さを有する。終端トレンチ１４内には絶縁膜９を介して平面を有するフローティング電極２４が埋め込み形成される。フローティング電極２４は、実施例１で示したフローティング電極２０の上部に、斜め上方向に電極を形成する。本実施例では階段状の平面部分２４ａをフローティング電極２０（図１）の平面部２０ａの上部にさらに複数段（図５の場合はさらに２段）配設した構成をしている。また平面部分２４ａの材質はＰｏｌｙ−Ｓｉ（多結晶シリコン膜）等を使用する。
Here, although the equipotential lines are not shown, the equipotential lines can be extended in the outer peripheral direction as far as they are away from the Si surface as shown in the second embodiment.
Example 4
A fourth embodiment shown in FIG. 5 is a modification of the first embodiment. As in the first embodiment, a plurality of termination trenches 14 having a continuous or discontinuous ring shape are formed in the termination region 3 so as to surround the active element region 2, and the termination trench 14 penetrates the p − -type layer 6, and n - having a depth reaching halfway type layer 5. A floating electrode 24 having a flat surface is embedded in the termination trench 14 with an insulating film 9 interposed therebetween. The floating electrode 24 is formed on the floating electrode 20 shown in the first embodiment in an obliquely upward direction. In this embodiment, a stepped planar portion 24a is further arranged in a plurality of steps (in the case of FIG. 5, two more steps) above the planar portion 20a of the floating electrode 20 (FIG. 1). The planar portion 24a is made of Poly-Si (polycrystalline silicon film) or the like.
また、終端領域３の外端部でかつｎ-型層５の表面内には、終端トレンチ１４を包囲するように低抵抗のｎ+型層７が形成される。ｎ+型層７にコンタクトするように端部電極１７（Ａｌ等の金属）が配設される。配線電極１３と端部電極１７との間の終端領域３の表面は、厚い絶縁膜１６により被覆される。 Further, a low resistance n + type layer 7 is formed so as to surround the termination trench 14 at the outer end portion of the termination region 3 and in the surface of the n − type layer 5. An end electrode 17 (metal such as Al) is disposed so as to contact the n + -type layer 7. The surface of the termination region 3 between the wiring electrode 13 and the end electrode 17 is covered with a thick insulating film 16.
上記構成によりフローティング電極２４の張り出した部分である平面部分２４ａが作用し、等電位線が拡がり、電界集中が緩和される。つまり、電界強度で半導体装置の耐圧は決定されるため、空乏層の広がりを安定化させることができ、耐圧低下を抑えることも可能となる。 With the above-described configuration, the planar portion 24a, which is the protruding portion of the floating electrode 24, acts, the equipotential lines are expanded, and the electric field concentration is alleviated. That is, since the breakdown voltage of the semiconductor device is determined by the electric field strength, the spread of the depletion layer can be stabilized, and a decrease in breakdown voltage can be suppressed.
ここで、特に等電位線は図示しないが実施例２に示したようにＳｉ表面から離れたところまで等電位線を外周方向に広げられる。
なお、当然ではあるが、実施例４で示した２４ａ部を実施例２の金属電極２２の代わりに使用してもよい。
Here, although the equipotential lines are not shown, the equipotential lines can be extended in the outer peripheral direction as far as they are away from the Si surface as shown in the second embodiment.
Of course, the portion 24a shown in the fourth embodiment may be used instead of the metal electrode 22 of the second embodiment.
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。 The present invention is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the gist of the present invention.
１ ・・・ 半導体装置、２ ・・・ アクティブ素子領域、３ ・・・ 終端領域、
４ ・・・ ガードリング領域、５ ・・・ ｎ-型層（第１導電型層）、
６ ・・・ ｐ-型層（第２導電型層）、
７ ・・・ ｎ+型層、
８ ・・・ トレンチ、９ ・・・ 絶縁膜、１０ ・・・ ゲート電極、
１１ ・・・ ｎ+型層（ｎ型半導体層：第１導電型領域）、
１２ ・・・ 層間絶縁膜、１３ ・・・ 配線電極（Ａｌ等の金属）、
１４ ・・・ 終端トレンチ、１５ ・・・ フローティング電極、
１６ ・・・ 厚い絶縁膜、１７ ・・・ 端部電極、１８ ・・・ ゲート配線、
１９ ・・・ 汚れ、２０ ・・・ フローティング電極、
２１ ・・・ フローティング電極、２２ ・・・ 金属電極、２３ ・・・ 金属電極、
２４ ・・・ フローティング電極
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Active element area | region, 3 ... Termination area | region,
4 ... guard ring region, 5 ... n - type layer (first conductivity type layer),
6 ... p - type layer (second conductivity type layer),
7 ... n + type layer,
8 ... trench, 9 ... insulating film, 10 ... gate electrode,
11 ... n + type layer (n-type semiconductor layer: first conductivity type region),
12 ... interlayer insulating film, 13 ... wiring electrode (metal such as Al),
14 ... Termination trench, 15 ... Floating electrode,
16 ... thick insulating film, 17 ... end electrode, 18 ... gate wiring,
19 ... dirt, 20 ... floating electrode,
21 ... Floating electrode, 22 ... Metal electrode, 23 ... Metal electrode,
24 ... Floating electrode
Claims (9)
前記終端領域内の前記トレンチに埋め込み形成された前記電極であるフローティング電極が、その上部から前記半導体装置の前記アクティブ素子領域と反対の方向に前記第２導電型層表面に沿って延設された平面部を有することを特徴とする半導体装置。 An active element region and a termination region surrounding the active element region are formed in the second conductivity type layer formed by diffusion in the surface of the first conductivity type layer, and is selected on the surface of the second conductivity type layer in the active element region. The first conductivity type region is formed, and extends from the surface of the second conductivity type layer of the first conductivity type region and the termination region to the middle of the first conductivity type layer through the second conductivity type layer. In a semiconductor device having a structure in which a plurality of trenches are formed and electrodes are embedded in the trenches via an insulating film,
A floating electrode, which is the electrode embedded in the trench in the termination region, extends from the upper portion along the surface of the second conductivity type layer in a direction opposite to the active element region of the semiconductor device. A semiconductor device having a planar portion.
前記終端領域内の前記トレンチに埋め込み形成された前記電極であるフローティング電極が、その上部から前記半導体装置の前記アクティブ素子領域と反対の方向に前記第２導電型層表面に沿って延設された平面部を有し、前記平面部の上部に金属電極を設けられ、前記平面部と前記金属電極とが接続されていることを特徴とする半導体装置。 An active element region and a termination region surrounding the active element region are formed in the second conductivity type layer formed by diffusion in the surface of the first conductivity type layer, and is selected on the surface of the second conductivity type layer in the active element region. A first conductivity type region is formed, and extends from the surface of the second conductivity type layer of the first conductivity type region and the termination region to the middle of the first conductivity type layer through the second conductivity type layer. In a semiconductor device having a structure in which a plurality of trenches are formed and electrodes are embedded in the trenches via an insulating film,
A floating electrode, which is the electrode embedded in the trench in the termination region, extends from the upper portion along the surface of the second conductivity type layer in a direction opposite to the active element region of the semiconductor device. A semiconductor device comprising a flat portion, a metal electrode provided on an upper portion of the flat portion, and the flat portion and the metal electrode being connected.
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