JP2007180468A

JP2007180468A - Semiconductor device and its fabrication process

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Publication number: JP2007180468A
Application number: JP2006023506A
Authority: JP
Inventors: Kazunori Fujita; 和範藤田; Yoshikazu Yamaoka; 義和山岡; Satoshi Shimada; 聡嶋田; Hideki Mizuhara; 秀樹水原; Yasunori Inoue; 恭典井上
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-11-29
Filing date: 2006-01-31
Publication date: 2007-07-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which the work function of a gate electrode can be adjusted efficiently while suppressing depletion of a gate electrode in contact with a gate insulating film, and to provide its fabrication process. <P>SOLUTION: An SOI substrate 4 consists of a p-type silicon substrate 1, a buried oxide film 2, and a single crystal silicon layer 3. In the substrate 4, a source region 10 and a drain region 11 are provided in the single crystal silicon layer 3. Surface side of the single crystal silicon layer 3 functions as a channel layer 3a between the source region 10 and a drain region 11. A gate insulating film 5 is formed on the single crystal silicon layer 3 (the channel layer 3a). Metallic particles 6a and 6b of titanium nitride (TiN) and a polysilicon gate electrode 8 composed of a poysilicon film 7 are provided on the gate insulating film 5. The metallic particles composed of TiN consists of the portion 6a in contact with the gate insulating film 5, and the portion 6b not in contact therewith. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特にゲート絶縁膜近傍のゲート電極内に金属層を備えた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a metal layer in a gate electrode near a gate insulating film and a manufacturing method thereof.

近年、半導体デバイスの高速化・低消費電力化のため、トランジスタのゲート電極におけるゲート長の縮小とゲート絶縁膜の薄膜化、そしてゲート絶縁膜の高誘電率化が進められている。さらに、トランジスタのゲート電極材料として不純物をドープした多結晶シリコン（ポリシリコン）を用いた従来のポリシリコンゲート電極の場合、ゲート絶縁膜を薄膜化してもゲート絶縁膜近傍のポリシリコン電極が空乏化することにより、実効的なゲート絶縁膜厚は薄膜化した効果が得られないため、ゲート電極材料として金属（メタル）を用いるメタルゲート電極の採用が検討されている（特許文献１参照）。
特開平１１−２２４９４７号公報 In recent years, in order to increase the speed and power consumption of semiconductor devices, reduction of the gate length of the gate electrode of the transistor, reduction of the thickness of the gate insulating film, and increase of the dielectric constant of the gate insulating film have been promoted. Furthermore, in the case of a conventional polysilicon gate electrode using polycrystalline silicon doped with impurities as the gate electrode material of the transistor, the polysilicon electrode in the vicinity of the gate insulating film is depleted even if the gate insulating film is thinned. Thus, the effect of thinning the effective gate insulating film thickness cannot be obtained, and therefore, adoption of a metal gate electrode using metal as a gate electrode material has been studied (see Patent Document 1).
Japanese Patent Laid-Open No. 11-224947

しかしながら、従来の方法では、メタルゲート電極がゲート絶縁膜に接して設けられるため、活性化アニールなどの熱処理後には、その部分においてメタルゲート電極の実効仕事関数はシリコン（Ｓｉ）のミッドギャップにシフトするので、メタルゲート電極の仕事関数シフト（閾値電圧シフト）を引き起こすことになる。このように、メタルゲート電極を用いる場合には、ゲート電極の空乏化問題を回避できるものの、ゲート電極の仕事関数の調整（閾値電圧の制御）が難しいという問題がある。 However, in the conventional method, since the metal gate electrode is provided in contact with the gate insulating film, after heat treatment such as activation annealing, the effective work function of the metal gate electrode shifts to a silicon (Si) midgap in that portion. Therefore, the work function shift (threshold voltage shift) of the metal gate electrode is caused. As described above, when the metal gate electrode is used, the problem of depletion of the gate electrode can be avoided, but it is difficult to adjust the work function of the gate electrode (control of the threshold voltage).

これらを解決する方法として、非特許文献１に示される方法が挙げられる。図１２は非特許文献１に示される電界効果型トランジスタのゲート電極部分を示す拡大断面図である。 As a method for solving these problems, a method disclosed in Non-Patent Document 1 can be cited. FIG. 12 is an enlarged cross-sectional view showing a gate electrode portion of the field effect transistor disclosed in Non-Patent Document 1.

この電界効果型トランジスタにおいては、ゲート電極部はシリコン基板１０１上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた窒化タンタル（ＴａＮ）からなる金属粒子（メタルドット）１０３およびポリシリコン１０４から構成されるポリシリコンゲート電極１０５から構成される。このように、ＴａＮからなるメタルドット１０３をポリシリコンゲート電極１０５とゲート絶縁膜１０２との界面に導入することにより、ゲート電極１０５の仕事関数の調整（閾値電圧の制御）と空乏化の抑制を行うことが有効であるが、さらなる高性能化が求められている。
イクステンデッドアブストラクトオブザ２００４インターナショナルコンファレンスオンソリッドステイトデバイスアンドマテリアルズ（Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials），２００４年９月１５日，ｐ．４８８−４８９本発明は上記事情に鑑みなされたものであって、その目的とするところは、ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供することにある。 In this field effect transistor, the gate electrode portion includes a gate insulating film 102 provided on the silicon substrate 101, metal particles (metal dots) 103 made of tantalum nitride (TaN) provided on the gate insulating film 102, and It is composed of a polysilicon gate electrode 105 composed of polysilicon 104. Thus, by introducing the metal dots 103 made of TaN into the interface between the polysilicon gate electrode 105 and the gate insulating film 102, the work function of the gate electrode 105 (control of the threshold voltage) and the suppression of depletion can be suppressed. Although it is effective to carry out, further improvement in performance is required.
EXTENDED ABSTRACT OF THE 2004 INTERNATIONAL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS, September 15, 2004, p. 488-489 The present invention has been made in view of the above circumstances, and the object thereof is to efficiently adjust the work function of the gate electrode while suppressing depletion of the gate electrode in contact with the gate insulating film. An object of the present invention is to provide a semiconductor device that can be used and a method for manufacturing the same.

上記目的を達成するために、本発明に係る半導体装置は、半導体基板の主表面に設けられたチャネル領域と、チャネル領域上に設けられた絶縁層と、絶縁層上に設けられた半導体層と、を備え、半導体層は、この層内の下部領域に配置された金属部を含み、金属部は、絶縁層と接していないことを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a channel region provided on a main surface of a semiconductor substrate, an insulating layer provided on the channel region, and a semiconductor layer provided on the insulating layer. The semiconductor layer includes a metal portion disposed in a lower region in the layer, and the metal portion is not in contact with the insulating layer.

このような構成とすることにより、絶縁層上に設けられた半導体層の空乏化を抑制しながら、半導体層の仕事関数の調整（閾値電圧の制御）を行うことが可能な半導体装置を提供することができる。すなわち、この構成の半導体層では、金属部からのキャリア供給によって、金属部下部の半導体層と絶縁層との界面近傍における空乏化を抑制することができる。さらに、金属部と絶縁層との間には半導体層が介在し、金属部が絶縁層と直接接していないので、金属部の金属／絶縁層界面近傍で起こる実効仕事関数のシフトが発生せず、半導体層で形成された電極の仕事関数シフト（閾値電圧シフト）は生じない。このため、従来の絶縁層と直接接するメタルゲート電極の場合に比べ、半導体層の仕事関数の調整（閾値電圧の制御）を行うことが容易になる。 With such a structure, a semiconductor device capable of adjusting the work function of the semiconductor layer (controlling the threshold voltage) while suppressing depletion of the semiconductor layer provided over the insulating layer is provided. be able to. That is, in the semiconductor layer having this structure, depletion near the interface between the semiconductor layer and the insulating layer below the metal part can be suppressed by supplying carriers from the metal part. Furthermore, since the semiconductor layer is interposed between the metal part and the insulating layer, and the metal part is not in direct contact with the insulating layer, the effective work function shift that occurs near the metal / insulating layer interface of the metal part does not occur. The work function shift (threshold voltage shift) of the electrode formed of the semiconductor layer does not occur. This makes it easier to adjust the work function of the semiconductor layer (control the threshold voltage) than in the case of a metal gate electrode that is in direct contact with the conventional insulating layer.

上記構成において、金属部は、複数個の第１金属粒子からなることが好ましい。このようにすることで、第１金属粒子からのキャリア供給によって、第１金属粒子の下部領域における半導体層の空乏化抑制効果と、第１金属粒子の側面領域における半導体層の空乏化抑制効果を得ることができる。すなわち、この構成では、絶縁層と接していない第１金属粒子によって、電極の実効仕事関数シフト（閾値電圧シフト）を生じさせることなく、半導体層の空乏化の抑制効果を増すことができ、高性能な半導体装置を提供することができる。 In the above configuration, the metal part is preferably composed of a plurality of first metal particles. By doing in this way, by supplying the carrier from the first metal particles, the depletion suppressing effect of the semiconductor layer in the lower region of the first metal particles and the depletion suppressing effect of the semiconductor layer in the side surface region of the first metal particles are achieved. Obtainable. That is, in this configuration, the effect of suppressing depletion of the semiconductor layer can be increased without causing an effective work function shift (threshold voltage shift) of the electrode due to the first metal particles not in contact with the insulating layer. A high-performance semiconductor device can be provided.

また別の態様によると、半導体層は、金属部の下部領域に絶縁層と接する複数個の第２金属粒子をさらに含み、第１金属粒子の少なくとも一部は、隣接する第２金属粒子間に設けられた半導体層を介して配置されていることを特徴とする。このようにすることにより、隣接する第２金属粒子間に設けられた半導体層領域は、第２金属粒子の側面からのキャリア供給に加え、第１金属粒子の下部からのキャリア供給によって半導体層と絶縁層との界面近傍における空乏化を抑制することができるので、半導体層の空乏化がより抑制された半導体装置を提供することができる。 According to another aspect, the semiconductor layer further includes a plurality of second metal particles in contact with the insulating layer in a lower region of the metal portion, and at least a part of the first metal particles is between the adjacent second metal particles. It is characterized by being arranged through the provided semiconductor layer. By doing so, the semiconductor layer region provided between the adjacent second metal particles is separated from the semiconductor layer by the carrier supply from the lower side of the first metal particles in addition to the carrier supply from the side surfaces of the second metal particles. Since depletion near the interface with the insulating layer can be suppressed, a semiconductor device in which depletion of the semiconductor layer is further suppressed can be provided.

上記構成において、半導体層は、所定の導電型の不純物を含み、この不純物は注入によって半導体層内に導入されていることが好ましい。このようにすることで、絶縁層と接する部分の半導体層近傍に不純物を容易に導入することができるので、不純物による空乏化の抑制効果に加え、不純物による半導体層の仕事関数の調整が可能となる。特に、第１金属粒子の下面側の半導体層にも不純物を導入することができるため、半導体層の空乏化をより効果的に抑制することが可能となる。 In the above structure, the semiconductor layer preferably contains an impurity of a predetermined conductivity type, and this impurity is preferably introduced into the semiconductor layer by implantation. In this way, impurities can be easily introduced in the vicinity of the semiconductor layer in the part in contact with the insulating layer, so that the work function of the semiconductor layer can be adjusted by the impurities in addition to the effect of suppressing depletion by the impurities. Become. In particular, since impurities can be introduced into the semiconductor layer on the lower surface side of the first metal particles, depletion of the semiconductor layer can be more effectively suppressed.

さらに別の態様によると、金属部は、金属薄膜からなることを特徴とする。このようにすることで、請求項１に記載の効果に加え、例えば、製造時のイオン注入による不純物の導入の際、金属薄膜によってイオンチャンネリング（不純物のチャネル層への注入）を抑制することができるので、トランジスタ特性の安定化を図ることができる。また、イオン注入後においては、半導体層内の不純物濃度が金属薄膜を境に急激な変化（第１半導体層には不純物が注入されていない状態）を示すので、その後の熱処理によって不純物を拡散させる際、金属薄膜部分から下部の半導体層部分に不純物を均一に拡散させることができ、半導体層内の不純物濃度を容易に制御することが可能となる。この結果、性能バラツキの小さいトランジスタ特性を有する半導体装置を提供することができる。 According to still another aspect, the metal part is made of a metal thin film. In this way, in addition to the effect of the first aspect, for example, when introducing impurities by ion implantation during manufacturing, ion channeling (implantation of impurities into the channel layer) is suppressed by the metal thin film. Therefore, stabilization of transistor characteristics can be achieved. Further, after the ion implantation, the impurity concentration in the semiconductor layer shows a sudden change with the metal thin film as a boundary (a state in which no impurity is implanted into the first semiconductor layer), so that the impurity is diffused by the subsequent heat treatment. At this time, impurities can be uniformly diffused from the metal thin film portion to the lower semiconductor layer portion, and the impurity concentration in the semiconductor layer can be easily controlled. As a result, a semiconductor device having transistor characteristics with small performance variations can be provided.

上記構成において、金属部と絶縁層との間の半導体層の厚さは、３ｎｍ以下であることが好ましい。このようにすることで、金属部からのキャリアが、金属部の下部の半導体層の底部（絶縁層近傍）まで効率的に供給されるので、半導体層と絶縁層との界面近傍における空乏化を確実に抑制することができ、高性能な半導体装置を提供することができる。 In the above structure, the thickness of the semiconductor layer between the metal part and the insulating layer is preferably 3 nm or less. In this way, carriers from the metal part are efficiently supplied to the bottom of the semiconductor layer below the metal part (near the insulating layer), so depletion near the interface between the semiconductor layer and the insulating layer is prevented. It is possible to provide a high-performance semiconductor device that can be reliably suppressed.

上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の主表面に設けられたチャネル領域上に絶縁層を形成する第１の工程と、絶縁層上に第１半導体層をドット状に形成する第２の工程と、絶縁層および第１半導体層上に複数個の金属粒子を形成する第３の工程と、第１半導体層および金属粒子上に第２半導体層を形成する第４の工程と、絶縁層、第１半導体層、及び第２半導体層を加工して電極を形成する第５の工程と、を備え、第３の工程で形成される金属粒子は、絶縁層上に形成される第２金属粒子と、第１半導体層上に形成される第１金属粒子からなることを特徴とする。 In order to achieve the above object, a semiconductor device manufacturing method according to the present invention includes a first step of forming an insulating layer on a channel region provided on a main surface of a semiconductor substrate, and a first semiconductor on the insulating layer. A second step of forming a layer in the form of dots; a third step of forming a plurality of metal particles on the insulating layer and the first semiconductor layer; and a second semiconductor layer on the first semiconductor layer and the metal particles. A fourth step of forming, and a fifth step of processing the insulating layer, the first semiconductor layer, and the second semiconductor layer to form an electrode, and the metal particles formed in the third step are: It consists of the 2nd metal particle formed on an insulating layer, and the 1st metal particle formed on a 1st semiconductor layer, It is characterized by the above-mentioned.

上記製造方法によれば、金属粒子と絶縁層との間に第１半導体層が介在する第１金属粒子を含む半導体層（第１半導体層、第２半導体層）からなる電極を形成できるので、電極の実効仕事関数シフト（閾値電圧シフト）を生じさせることなく、第１半導体層と絶縁層との界面近傍における空乏化を第１金属粒子からのキャリア供給によって抑制することができる半導体装置を製造することができる。また、第２の工程におけるドット状の第１半導体層の形成割合を制御することで、最終的な電極内の第１金属粒子と第２金属粒子の含有比率を調整することができるので、従来のメタルゲート電極を用いる場合に比べて、電極の仕事関数の調整（閾値電圧の制御）をさらに効果的に行うことができるようになる。さらに、第１金属粒子と第２金属粒子とを含む金属粒子を１回の処理で形成することができるため、半導体装置１００の製造コストを削減することができる。 According to the above manufacturing method, an electrode composed of a semiconductor layer (first semiconductor layer, second semiconductor layer) containing first metal particles in which the first semiconductor layer is interposed between the metal particles and the insulating layer can be formed. Manufacturing a semiconductor device capable of suppressing depletion near the interface between the first semiconductor layer and the insulating layer by supplying carriers from the first metal particles without causing an effective work function shift (threshold voltage shift) of the electrode. can do. Moreover, since the content ratio of the first metal particles and the second metal particles in the final electrode can be adjusted by controlling the formation ratio of the dot-shaped first semiconductor layer in the second step, As compared with the case of using the metal gate electrode, the work function of the electrode (control of the threshold voltage) can be more effectively performed. Furthermore, since the metal particles including the first metal particles and the second metal particles can be formed by one treatment, the manufacturing cost of the semiconductor device 100 can be reduced.

本発明によれば、ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を行うことが可能な半導体装置およびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can adjust the work function of a gate electrode, and its manufacturing method can be provided, suppressing the depletion of the gate electrode which touches a gate insulating film.

以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
図１は、本発明の第１実施形態に係る電界効果型トランジスタを示した断面図である。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
(First embodiment)
FIG. 1 is a cross-sectional view illustrating a field effect transistor according to a first embodiment of the present invention.

電界効果型トランジスタ１００は、ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ（Silicon on Insulator）基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備えている。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及び多結晶シリコン膜（ポリシリコン膜）７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。なお、ゲート絶縁膜５は本発明の「絶縁層」、ＴｉＮからなる金属粒子６ａ，６ｂは本発明の「第１金属粒子および第２金属粒子」、及び多結晶シリコン膜７は本発明の「半導体層」の一例である。 The field effect transistor 100 includes a source region 10 and a drain region in a single crystal silicon layer 3 in an SOI (Silicon on Insulator) substrate 4 composed of a p-type silicon substrate 1, a buried oxide film 2, and a single crystal silicon layer 3. 11 is provided. The surface side of the single crystal silicon layer 3 between the source region 10 and the drain region 11 functions as a channel layer 3a. A gate insulating film 5 is formed on the single crystal silicon layer 3 (channel layer 3a). On the gate insulating film 5, a polysilicon gate electrode 8 composed of metal particles 6 a and 6 b made of titanium nitride (TiN) and a polycrystalline silicon film (polysilicon film) 7 is provided. Here, the metal particles made of TiN are composed of a portion 6 b that is not in contact with the portion 6 a that is in contact with the gate insulating film 5. The gate insulating film 5 is an “insulating layer” of the present invention, the metal particles 6a and 6b made of TiN are “first metal particles and second metal particles” of the present invention, and the polycrystalline silicon film 7 is “ It is an example of a “semiconductor layer”.

図２〜７は、本発明の第１実施形態による電界効果型トランジスタの製造プロセスを説明するための断面図である。 2 to 7 are cross-sectional views for explaining a manufacturing process of the field effect transistor according to the first embodiment of the present invention.

（工程１：図２参照）ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ（Silicon on Insulator）基板４を用意する。なお、単結晶シリコン層３の層厚は１０〜２００ｎｍであり、埋め込み酸化膜２の膜厚は５０〜２００ｎｍである。 (Step 1: See FIG. 2) An SOI (Silicon on Insulator) substrate 4 composed of a p-type silicon substrate 1, a buried oxide film 2, and a single crystal silicon layer 3 is prepared. The single crystal silicon layer 3 has a thickness of 10 to 200 nm, and the buried oxide film 2 has a thickness of 50 to 200 nm.

（工程２：図３参照）ＳＯＩ基板４上に熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により、ゲート絶縁膜となるシリコン酸化膜５を形成する。シリコン酸化膜５の膜厚は３ｎｍ程度である。次に、シリコン酸化膜５上に減圧ＣＶＤ法を用いてモノシランガスもしくはジシランガスのいずれか一方を含む雰囲気でポリシリコン膜７ａをドット状または島状に形成する。膜厚は３ｎｍ程度である。 (Step 2: refer to FIG. 3) A silicon oxide film 5 serving as a gate insulating film is formed on the SOI substrate 4 by a thermal oxidation method or a CVD (Chemical Vapor Deposition) method. The thickness of the silicon oxide film 5 is about 3 nm. Next, the polysilicon film 7a is formed in a dot shape or an island shape on the silicon oxide film 5 in an atmosphere containing either monosilane gas or disilane gas by using a low pressure CVD method. The film thickness is about 3 nm.

（工程３：図４参照）その後、ＣＶＤ法を用いて窒化チタン（ＴｉＮ）からなる金属粒子６を形成する。ここで、シリコン酸化膜５上に形成された金属粒子は、シリコン酸化膜５と接する金属部６ａであり、ポリシリコン膜７ａ上に形成された金属粒子は、シリコン酸化膜５と接しない金属部６ｂである。金属粒子６でのＴｉＮ粒子の平均粒径はいずれも２．５ｎｍ程度である。なお、ＴｉＮからなる金属粒子６をシリコン酸化膜５およびドット状のポリシリコン膜７ａからなる凹凸部上に形成することにより、平坦な膜上に形成するよりも高密度に金属粒子を設けることができる。 (Step 3: see FIG. 4) Thereafter, metal particles 6 made of titanium nitride (TiN) are formed by CVD. Here, the metal particles formed on the silicon oxide film 5 are metal parts 6a in contact with the silicon oxide film 5, and the metal particles formed on the polysilicon film 7a are metal parts not in contact with the silicon oxide film 5. 6b. The average particle diameter of the TiN particles in the metal particles 6 is about 2.5 nm. By forming the metal particles 6 made of TiN on the concavo-convex portion made of the silicon oxide film 5 and the dot-like polysilicon film 7a, the metal particles can be provided at a higher density than when formed on a flat film. it can.

なお、金属粒子６の形成にＣＶＤ法を用いたが、スパッタ法などを用いて形成してもよい。 Although the CVD method is used to form the metal particles 6, it may be formed using a sputtering method or the like.

また、金属粒子６としてＴｉＮを用いているが、用いることができる金属粒子はこれに限られるものではなく、例えば、Ｗ，Ｓｉ，Ｔａ，Ｔｉ，Ｈｆ，Ａｌ，Ｐｔ，Ｚｒ，Ｍｏ，Ｖ，Ｎｂ，Ｃｒ，Ｍｎ，Ｔｃ，Ｒｅ，Ｆｅ，Ｃｏ，Ｎｉ等の金属、その窒素化合物、またはその珪素化合物、のうち少なくとも１つを含む材料を適宜選択して用いてもよい。 Moreover, although TiN is used as the metal particle 6, the metal particle which can be used is not restricted to this, For example, W, Si, Ta, Ti, Hf, Al, Pt, Zr, Mo, V, A material containing at least one of a metal such as Nb, Cr, Mn, Tc, Re, Fe, Co, Ni, a nitrogen compound thereof, or a silicon compound thereof may be appropriately selected and used.

（工程４：図５参照）引き続き、減圧ＣＶＤ法を用いてモノシランガスもしくはジシランガスのいずれか一方を含む雰囲気でポリシリコン膜７ｂを２００ｎｍ程度の厚みで形成する。これにより、膜中にＴｉＮからなる金属粒子６（６ａ，６ｂ）を含むポリシリコン膜７が形成される。 (Step 4: see FIG. 5) Subsequently, a polysilicon film 7b is formed with a thickness of about 200 nm in an atmosphere containing either monosilane gas or disilane gas by using a low pressure CVD method. As a result, a polysilicon film 7 containing metal particles 6 (6a, 6b) made of TiN is formed in the film.

なお、膜中にＴｉＮからなる金属粒子を含むポリシリコン膜７の形成としては、まずシリコン酸化膜５上にアモルファスシリコン膜７ａを島状に形成した後、ゲート絶縁膜５と島状のアモルァスシリコン膜７ａを被覆するようにＴｉＮ薄膜を２．５ｎｍ程度の厚さで成膜し、さらにこのＴｉＮ薄膜上にアモルファスシリコン膜７ｂを成膜した後、熱処理を施し、アモルファスシリコン膜を多結晶化しポリシリコン膜７に変え、この際、ＴｉＮ薄膜は膜厚が小さいことに起因して粒子状（ドット状）に凝集させ、ＴｉＮからなる金属粒子を形成する方法で行ってもよい。 In order to form the polysilicon film 7 containing metal particles made of TiN in the film, first, an amorphous silicon film 7a is formed in an island shape on the silicon oxide film 5, and then the gate insulating film 5 and the island-shaped amorphous film are formed. A TiN thin film having a thickness of about 2.5 nm is formed so as to cover the silicon film 7a. Further, an amorphous silicon film 7b is formed on the TiN thin film, and then heat treatment is performed. At this time, the TiN thin film may be aggregated into particles (dots) due to the small film thickness, and a method of forming metal particles made of TiN may be used.

（工程５：図６参照）通常のフォトリソグラフィ技術とエッチング技術を用いて、ポリシリコン膜７、金属粒子６ａ，６ｂ、及びシリコン酸化膜５の不要な部分を除去する。これにより、所望のパターンに加工されたポリシリコンゲート電極８が形成される。 (Step 5: see FIG. 6) The polysilicon film 7, the metal particles 6a and 6b, and the unnecessary portion of the silicon oxide film 5 are removed by using a normal photolithography technique and an etching technique. Thereby, the polysilicon gate electrode 8 processed into a desired pattern is formed.

（工程６：図７参照）ＣＶＤ法を用いてシリコン酸化膜からなる保護膜９を形成し、その後、イオン注入法を用いてソース・ドレイン形成用不純物をその領域に導入する。これにより、ソース領域１０およびドレイン領域１１を形成する。イオン注入条件は、例えば、燐（Ｐ）を３０ｋｅＶの加速エネルギーで、約４×１０^１５ｃｍ^−２の注入量とする。この際、ポリシリコン膜７にも同様に不純物として燐（Ｐ）が導入される。 (Step 6: see FIG. 7) A protective film 9 made of a silicon oxide film is formed using a CVD method, and then an impurity for source / drain formation is introduced into the region using an ion implantation method. Thereby, the source region 10 and the drain region 11 are formed. As the ion implantation conditions, for example, phosphorus (P) is implanted at an acceleration energy of 30 keV and about 4 × 10 ¹⁵ cm ⁻² . At this time, phosphorus (P) is similarly introduced into the polysilicon film 7 as an impurity.

（工程７：図１参照）次に、ソース領域１０およびドレイン領域１１を熱処理（１０００℃、１０秒、Ｎ_２雰囲気）して活性化する。なお、この工程に先立って、フッ酸などを用いて保護膜９を除去しておいてもよい。 (Step 7: see FIG. 1) Next, the source region 10 and the drain region 11 are activated by heat treatment (1000 ° C., 10 seconds, N ₂ atmosphere). Prior to this step, the protective film 9 may be removed using hydrofluoric acid or the like.

以上の工程を経て、図１に示すように、本発明の第１実施形態に係る電界効果型トランジスタ１００が製造される。 Through the above steps, the field effect transistor 100 according to the first embodiment of the present invention is manufactured as shown in FIG.

第１実施形態では、上記のように、ゲート絶縁膜５とポリシリコンゲート電極８（ポリシリコン膜７）の界面近傍に、粒子状のＴｉＮからなる金属粒子（ゲート絶縁膜５と接していない金属粒子）６ｂを備えている。これにより、金属粒子６ｂからのキャリア供給によって、金属粒子６ｂの側面領域におけるポリシリコン層７の空乏化抑制効果と、金属粒子６ｂの下部領域におけるポリシリコン層７の空乏化抑制効果を得ることができる。また、金属粒子６ｂはゲート絶縁膜５と接していないので、金属粒子６ｂに起因した実効仕事関数シフトが発生せず、その部分ではポリシリコン層７の実効仕事関数シフト（閾値電圧シフト）は生じない。すなわち、この構成では、ゲート絶縁膜５と接していない金属粒子６ｂによって、仕事関数シフト（閾値電圧シフト）を生じさせることなく、ポリシリコン層７の空乏化の抑制効果を増すことができ、高性能な半導体装置１００を提供することができる。 In the first embodiment, as described above, in the vicinity of the interface between the gate insulating film 5 and the polysilicon gate electrode 8 (polysilicon film 7), metal particles made of particulate TiN (metal not in contact with the gate insulating film 5). Particle) 6b. Thereby, the carrier supply from the metal particle 6b can obtain the depletion suppression effect of the polysilicon layer 7 in the side region of the metal particle 6b and the depletion suppression effect of the polysilicon layer 7 in the lower region of the metal particle 6b. it can. Further, since the metal particles 6b are not in contact with the gate insulating film 5, an effective work function shift due to the metal particles 6b does not occur, and an effective work function shift (threshold voltage shift) of the polysilicon layer 7 occurs in that portion. Absent. That is, in this configuration, the metal particle 6b not in contact with the gate insulating film 5 can increase the depletion suppression effect of the polysilicon layer 7 without causing a work function shift (threshold voltage shift). A high-performance semiconductor device 100 can be provided.

また、ポリシリコンゲート電極８（ポリシリコン膜７）は、ゲート絶縁膜５と接している金属粒子６ａを含み、さらに金属粒子６ｂが、隣接する金属粒子６ａ間のポリシリコン膜７を介して配置されている。これにより、隣接する金属粒子６ａ間に設けられたポリシリコン膜７は、金属粒子６ａの側面からのキャリア供給に加え、金属粒子６ｂの下部からのキャリア供給によってゲート絶縁膜５とポリシリコンゲート電極８（ポリシリコン膜７）の界面近傍における空乏化を抑制することができるので、ゲート絶縁膜５とポリシリコンゲート電極８の空乏化がより抑制された半導体装置１００を提供することができる。 Polysilicon gate electrode 8 (polysilicon film 7) includes metal particles 6a in contact with gate insulating film 5, and metal particles 6b are arranged via polysilicon film 7 between adjacent metal particles 6a. Has been. As a result, the polysilicon film 7 provided between the adjacent metal particles 6a allows the gate insulating film 5 and the polysilicon gate electrode to be supplied by the carrier supply from the lower side of the metal particle 6b in addition to the carrier supply from the side surface of the metal particle 6a. 8 (polysilicon film 7) can be prevented from being depleted in the vicinity of the interface, so that semiconductor device 100 in which depletion of gate insulating film 5 and polysilicon gate electrode 8 is further suppressed can be provided.

また第１実施形態の製造方法によれば、金属粒子とゲート絶縁膜５との間にポリシリコン膜７ａが介在する金属粒子６ｂを含むポリシリコン膜７（ポリシリコン膜７ａとポリシリコン膜７ｂ）からなるポリシリコンゲート電極８を形成することができるので、金属／ゲート絶縁膜界面に影響されたゲート電極の仕事関数シフト（閾値電圧シフト）を生じさせることなく、ポリシリコン膜７ａとゲート絶縁膜５との界面近傍における空乏化を金属粒子６ｂからのキャリア供給によって抑制することができる半導体装置１００を製造することができる。また、第２の工程におけるドット状のポリシリコン膜７ａの形成割合を制御することで、最終的なポリシリコンゲート電極８内の金属粒子６ａと金属粒子６ｂの含有比率を調整することができるので、従来のゲート絶縁膜５と接するメタルゲート電極を用いる場合に比べて、ポリシリコンゲート電極の仕事関数の調整（閾値電圧の制御）を効果的に行うことができるようになる。さらに、金属粒子６ａと金属粒子６ｂとを含む金属粒子を１回の処理で形成することができるため、半導体装置１００の製造コストを削減することができる。 Further, according to the manufacturing method of the first embodiment, the polysilicon film 7 (polysilicon film 7a and polysilicon film 7b) including the metal particles 6b in which the polysilicon film 7a is interposed between the metal particles and the gate insulating film 5. Therefore, the polysilicon film 7a and the gate insulating film can be formed without causing a work function shift (threshold voltage shift) of the gate electrode affected by the metal / gate insulating film interface. Thus, the semiconductor device 100 capable of suppressing depletion in the vicinity of the interface with the metal 5 by supplying carriers from the metal particles 6b can be manufactured. Further, by controlling the formation ratio of the dot-like polysilicon film 7a in the second step, the final content ratio of the metal particles 6a and the metal particles 6b in the polysilicon gate electrode 8 can be adjusted. As compared with the case where the metal gate electrode in contact with the conventional gate insulating film 5 is used, the work function of the polysilicon gate electrode can be adjusted effectively (threshold voltage control). Furthermore, since the metal particles including the metal particles 6a and the metal particles 6b can be formed by one process, the manufacturing cost of the semiconductor device 100 can be reduced.

以上の結果、ゲート絶縁膜５上に設けられたポリシリコン膜７の空乏化を抑制しながら、ポリシリコンゲート電極８の仕事関数の調整（閾値電圧の制御）を行うことが可能な半導体装置１００およびその製造方法を提供することができる。 As a result, the semiconductor device 100 capable of adjusting the work function of the polysilicon gate electrode 8 (controlling the threshold voltage) while suppressing the depletion of the polysilicon film 7 provided on the gate insulating film 5. And a method for manufacturing the same.

さらに、第１実施形態では、工程６もしくはその後の熱処理による不純物の拡散によって、ゲート絶縁膜５と接する部分のポリシリコン膜７近傍に不純物を容易に導入することができるので、不純物による空乏化の抑制効果に加え、不純物によるポリシリコンゲート電極８の仕事関数の調整が可能となる。特に、金属粒子６ｂの下面のポリシリコン膜７（アモルファスシリコン膜７ａであった部分）に不純物を容易に導入することができるため、ポリシリコン膜７の空乏化をより効果的に抑制することが可能となる。
（第２実施形態）
図８は、本発明の第２実施形態に係る電界効果型トランジスタを示した断面図である。第１実施形態と異なる箇所は、ポリシリコンゲート電極８（８ａ）が、ゲート絶縁膜５上に設けられたポリシリコン膜７ｃと、ポリシリコン膜７ｃ上に設けられた粒子状の窒化チタン（ＴｉＮ）からなる金属粒子６ｃおよびポリシリコン膜７ｄからなる積層体で構成されていることである。なお、第２実施形態では、ゲート絶縁膜５と接する金属粒子は含まれていない。それ以外については、第１実施形態と同様である。 Furthermore, in the first embodiment, the impurity can be easily introduced into the vicinity of the polysilicon film 7 in the portion in contact with the gate insulating film 5 by the diffusion of the impurity in the process 6 or the subsequent heat treatment. In addition to the suppression effect, the work function of the polysilicon gate electrode 8 can be adjusted by impurities. In particular, since impurities can be easily introduced into the polysilicon film 7 (the portion that was the amorphous silicon film 7a) on the lower surface of the metal particle 6b, depletion of the polysilicon film 7 can be more effectively suppressed. It becomes possible.
(Second Embodiment)
FIG. 8 is a cross-sectional view illustrating a field effect transistor according to a second embodiment of the present invention. The difference from the first embodiment is that a polysilicon gate electrode 8 (8a) is provided with a polysilicon film 7c provided on the gate insulating film 5 and a particulate titanium nitride (TiN) provided on the polysilicon film 7c. ) And a laminated body composed of the polysilicon film 7d. In the second embodiment, metal particles in contact with the gate insulating film 5 are not included. The rest is the same as in the first embodiment.

また製造プロセスも、工程２〜４における金属粒子６およびポリシリコン膜７の形成方法が異なるのみで、その他の工程は第１実施形態と同様である。具体的な金属粒子およびポリシリコン膜の形成方法は、以下の通りである。 In addition, the manufacturing process is the same as that of the first embodiment except that the formation method of the metal particles 6 and the polysilicon film 7 in the steps 2 to 4 is different. Specific methods for forming metal particles and a polysilicon film are as follows.

シリコン酸化膜５上に減圧ＣＶＤ法を用いてモノシランガスもしくはジシランガスのいずれか一方を含む雰囲気でポリシリコン膜７ｃを膜厚３ｎｍ程度で均一に薄膜形成する。その後、ＣＶＤ法を用いてＴｉＮからなる金属粒子６ｃ（ＴｉＮ粒子の平均粒径は３ｎｍ程度）を形成する。引き続き、減圧ＣＶＤ法を用いてモノシランガスもしくはジシランガスのいずれか一方を含む雰囲気でポリシリコン膜７ｄを１５０ｎｍ程度の厚みで形成する。これにより、後の工程でポリシリコンゲート電極８ａとなる積層膜が形成される。ここで、ポリシリコン膜７ｃとポリシリコン膜７ｄとは同じ組成であってもよいし、必要な性能に応じて異ならせてもよい。なお、このＴｉＮからなる金属粒子６ｃは本発明の「金属層」の一例である。 A polysilicon film 7c is uniformly formed in a thickness of about 3 nm on the silicon oxide film 5 in an atmosphere containing either monosilane gas or disilane gas by using a low pressure CVD method. Thereafter, metal particles 6c made of TiN (the average particle diameter of TiN particles is about 3 nm) are formed by CVD. Subsequently, a polysilicon film 7d is formed with a thickness of about 150 nm in an atmosphere containing either monosilane gas or disilane gas by using a low pressure CVD method. Thereby, a laminated film to be the polysilicon gate electrode 8a is formed in a later step. Here, the polysilicon film 7c and the polysilicon film 7d may have the same composition, or may differ depending on the required performance. The metal particles 6c made of TiN are an example of the “metal layer” in the present invention.

第２実施形態の電界効果型トランジスタ１００Ａでは、金属粒子６ｃからのキャリア供給によってポリシリコンゲート電極８ａを構成するポリシリコン膜７ｃとゲート絶縁膜５との界面近傍における空乏化を抑制することができる。さらに、ＴｉＮからなる金属粒子６ｃとゲート絶縁膜５との間にはポリシリコン膜７ｃが介在し、金属粒子６ｃはゲート絶縁膜５と直接接していないので、絶縁膜上におけるＴｉＮの実効仕事関数の影響を受けず、特に、シリコン酸化膜（ＳｉＯ_２）、シリコン酸窒化膜（ＳｉＯＮ）等のゲート絶縁膜を用いた場合には、ポリシリコンゲート電極８ａの仕事関数シフト（閾値電圧シフト）は生じない。このため、ポリシリコンゲート電極８ａの仕事関数の調整（閾値電圧の制御）を容易に行うことができる。 In the field effect transistor 100A of the second embodiment, depletion near the interface between the polysilicon film 7c and the gate insulating film 5 constituting the polysilicon gate electrode 8a can be suppressed by supplying carriers from the metal particles 6c. . Further, since the polysilicon film 7c is interposed between the metal particles 6c made of TiN and the gate insulating film 5, and the metal particles 6c are not in direct contact with the gate insulating film 5, the effective work function of TiN on the insulating film is reduced. In particular, when a gate insulating film such as a silicon oxide film (SiO ₂ ) or a silicon oxynitride film (SiON) is used, the work function shift (threshold voltage shift) of the polysilicon gate electrode 8a is Does not occur. Therefore, the work function of the polysilicon gate electrode 8a can be easily adjusted (threshold voltage control).

以上の結果、第２実施形態においても、ゲート絶縁膜５上に設けられたポリシリコン膜の空乏化を抑制しながら、ポリシリコンゲート電極８ａの仕事関数の調整（閾値電圧の制御）を行うことが可能な半導体装置およびその製造方法を提供することができる。 As a result, also in the second embodiment, the work function of the polysilicon gate electrode 8a is adjusted (threshold voltage control) while suppressing the depletion of the polysilicon film provided on the gate insulating film 5. It is possible to provide a semiconductor device and a method for manufacturing the same.

また、第２実施形態では、金属粒子６ｃを、ポリシリコン膜７ｃ上に成膜しているので、平面的に一様に配置されていることになる。このため、ポリシリコン膜の空乏化の抑制効果が均一化されるとともに、ポリシリコンゲート電極８ａの仕事関数の調整（閾値電圧の制御）を容易に行うことができるので、性能バラツキの小さい半導体装置を提供することができる。 In the second embodiment, since the metal particles 6c are formed on the polysilicon film 7c, they are uniformly arranged in a plane. Therefore, the effect of suppressing the depletion of the polysilicon film can be made uniform, and the work function of the polysilicon gate electrode 8a can be easily adjusted (control of the threshold voltage). Can be provided.

図９は、本発明の電界効果型トランジスタにおける金属部の配置をゲート電極側（上側）から見た場合の模式図である。第２実施形態では、ポリシリコン膜７ｃ上に規則正しく配列している金属粒子６ｃの配置図（Ａ）を示したが、より現実的には、金属粒子の配置と密度は不均一であるので、例えば、金属粒子がランダムに配置している配置図（Ｂ）であってもよいし、部分的には互いにつながって一体化している金属粒子６ｃ１や大小様々な金属粒子６ｃ２，６ｃ３，６ｃ４をランダムに配置している配置図（Ｃ）であってもよい。また、金属粒子の形状は、必ずしも球状である必要はなく、楕円形状、棒状、多面体などの形状をしていてもよい。さらに、金属粒子が互いに一体化して金属薄膜６ｄとなり、その金属薄膜６ｄに孔１２（ポリシリコン膜７ｃが露出する開口部）のあいた状態の配置図（Ｄ）であってもよい。
（第３実施形態）
図１０は、本発明の第３実施形態に係る電界効果型トランジスタを示した断面図である。第２実施形態と異なる箇所は、ポリシリコン膜７ｃ上に設けられた粒子状の窒化チタン（ＴｉＮ）からなる金属粒子６ｃを、ＴｉＮからなる金属薄膜６ｅ（金属薄膜６ｄのように膜中に孔１２がない薄膜）としていることである。それ以外については、第２実施形態と同様である。 FIG. 9 is a schematic view when the arrangement of the metal part in the field effect transistor of the present invention is viewed from the gate electrode side (upper side). In the second embodiment, the arrangement diagram (A) of the metal particles 6c regularly arranged on the polysilicon film 7c is shown. However, more realistically, the arrangement and density of the metal particles are not uniform. For example, the layout diagram (B) in which metal particles are randomly arranged may be used, or metal particles 6c1 that are partially connected and integrated with each other or metal particles 6c2, 6c3, and 6c4 of various sizes may be randomly selected. It may be a layout diagram (C) arranged in FIG. Further, the shape of the metal particles is not necessarily spherical, and may be an elliptical shape, a rod shape, a polyhedron shape, or the like. Furthermore, the metal particle may be integrated with each other to form a metal thin film 6d, and the layout (D) may be a state in which the metal thin film 6d has a hole 12 (an opening through which the polysilicon film 7c is exposed).
(Third embodiment)
FIG. 10 is a cross-sectional view illustrating a field effect transistor according to a third embodiment of the present invention. The difference from the second embodiment is that metal particles 6c made of particulate titanium nitride (TiN) provided on the polysilicon film 7c are formed in the metal thin film 6e made of TiN (a metal thin film 6d like a metal thin film 6d). 12 is a thin film). The rest is the same as in the second embodiment.

また製造プロセスも、第２実施形態の金属粒子６ｃ（金属薄膜６ｄ）の形成方法が異なるのみで、その他の工程は第２実施形態と同様である。具体的な金属薄膜６ｅの形成方法としては、ＣＶＤ法を用いてＴｉＮからなる金属薄膜６ｅ（ＴｉＮ薄膜の平均膜厚は３ｎｍ程度）を成膜させ、その後、金属薄膜６ｅを凝集させる熱処理を加えないようにする。これにより、後の工程でポリシリコンゲート電極８ｂとなる積層膜が形成される。 Further, the manufacturing process is the same as that of the second embodiment except that the formation method of the metal particles 6c (metal thin film 6d) of the second embodiment is different. As a specific method for forming the metal thin film 6e, a metal thin film 6e made of TiN (the average film thickness of the TiN thin film is about 3 nm) is formed by CVD, and then heat treatment for aggregating the metal thin film 6e is added. Do not. Thereby, a laminated film to be the polysilicon gate electrode 8b is formed in a later step.

第３実施形態の電界効果型トランジスタ１００Ｂでは、ゲート絶縁膜５上に設けられたポリシリコン膜７ｃの空乏化を抑制しながら、ポリシリコンゲート電極８ｂの仕事関数の調整（閾値電圧の制御）を行うことができるのに加え、ポリシリコンゲート電極８ｂでは、ポリシリコン膜７ｄ／金属薄膜６ｅ／ポリシリコン膜７ｃの積層構造という金属薄膜６ｅの挿入により、ポリシリコン膜単体で構成される場合と比較して、ポリシリコン膜の柱状構造に非連続性をつくることが可能になる。このため、工程６におけるイオン注入による不純物の導入の際、イオンチャンネリング（不純物のチャネル層３ａへの注入）を抑制することができ、トランジスタ特性の安定化を図ることができる。また、イオン注入後においては、ポリシリコンゲート電極８ｂ内の不純物濃度が金属薄膜６ｅを境に急激な変化（ポリシリコン膜７ｃには不純物が注入されていない状態）を示すので、その後の熱処理によって不純物を拡散させる際、金属薄膜６ｅ部分からポリシリコン膜７ｃ部分に不純物を均一に拡散させることができ、ポリシリコン膜７ｃ内の不純物濃度を容易に制御することが可能となる。この結果、性能バラツキの小さいトランジスタ特性を有する半導体装置１００Ｂを提供することができる。 In the field effect transistor 100B of the third embodiment, the work function of the polysilicon gate electrode 8b is adjusted (threshold voltage control) while suppressing the depletion of the polysilicon film 7c provided on the gate insulating film 5. In addition to being able to be performed, the polysilicon gate electrode 8b is compared with the case where the polysilicon film 7d / metal thin film 6e / polysilicon film 7c is laminated to form a single polysilicon film by inserting the metal thin film 6e. Thus, discontinuity can be created in the columnar structure of the polysilicon film. For this reason, ion channeling (implantation of impurities into the channel layer 3a) can be suppressed when impurities are introduced by ion implantation in step 6, and transistor characteristics can be stabilized. In addition, after the ion implantation, the impurity concentration in the polysilicon gate electrode 8b shows a sudden change with the metal thin film 6e as a boundary (a state in which no impurity is implanted into the polysilicon film 7c). When diffusing impurities, the impurities can be uniformly diffused from the metal thin film 6e portion to the polysilicon film 7c portion, and the impurity concentration in the polysilicon film 7c can be easily controlled. As a result, the semiconductor device 100B having transistor characteristics with small performance variations can be provided.

図１１は、金属部（金属粒子）とゲート絶縁膜との間に介在するポリシリコン膜の膜厚とゲート絶縁膜の換算膜厚との関係を示した図である。図１１から明らかなように、金属部が存在することによりゲート絶縁膜の換算膜厚を低減することができる。これは、金属部が存在しない場合には、ゲート絶縁膜（シリコン酸化膜のεｒ＝３．９）と空乏化したポリシリコン膜（εｒ＝１１．７）との直列容量となり、見掛け上のゲート絶縁膜厚（ゲート絶縁膜の換算膜厚）が増加するためである。さらに金属部の下部（金属部とゲート絶縁膜との間）に介在するポリシリコン膜の膜厚が３ｎｍ以下であれば、ゲート絶縁膜の換算膜厚の急激な増加を抑制することができることが分かる。これは、金属部からのキャリア供給がポリシリコン膜の底部（ゲート絶縁膜近傍）まで効率よく行われ、ポリシリコン膜とゲート絶縁膜との界面近傍における空乏化が確実に抑制されているためである。 FIG. 11 is a diagram showing the relationship between the thickness of the polysilicon film interposed between the metal part (metal particles) and the gate insulating film and the equivalent thickness of the gate insulating film. As is apparent from FIG. 11, the presence of the metal portion can reduce the equivalent film thickness of the gate insulating film. When there is no metal portion, this is a series capacitance of a gate insulating film (εr = 3.9 of silicon oxide film) and a depleted polysilicon film (εr = 11.7), and an apparent gate. This is because the insulating film thickness (converted film thickness of the gate insulating film) increases. Furthermore, if the thickness of the polysilicon film interposed below the metal portion (between the metal portion and the gate insulating film) is 3 nm or less, a rapid increase in the equivalent film thickness of the gate insulating film can be suppressed. I understand. This is because the carrier is efficiently supplied from the metal part to the bottom of the polysilicon film (near the gate insulating film), and depletion near the interface between the polysilicon film and the gate insulating film is reliably suppressed. is there.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiment but by the scope of claims for patent, and all modifications within the meaning and scope equivalent to the scope of claims for patent are included.

上記実施形態では、複数の金属粒子６ｂが含まれる例を示したが、金属粒子６ｂが１箇所でも存在すれば、金属粒子６ｂの周囲に存在するポリシリコン層７の微小領域では空乏化が抑制される効果を有することは言うまでもない。 In the above embodiment, an example in which a plurality of metal particles 6b are included has been described. However, if even one metal particle 6b is present, depletion is suppressed in a minute region of the polysilicon layer 7 around the metal particle 6b. It goes without saying that it has the effect of being made.

例えば、上記実施形態では、ＳＯＩ基板を用いて電界効果型トランジスタを形成したが、本発明はこれに限らず、一般的に用いられる単結晶シリコン基板（ポリッシュド基板、エピタキシャル基板、など）に形成することも可能である。 For example, in the above embodiment, a field effect transistor is formed using an SOI substrate, but the present invention is not limited to this, and is formed on a commonly used single crystal silicon substrate (polished substrate, epitaxial substrate, etc.). It is also possible to do.

本発明の第１実施形態に係る電界効果型トランジスタの断面図である。1 is a cross-sectional view of a field effect transistor according to a first embodiment of the present invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る電界効果型トランジスタの製造プロセスを示す断面図である。It is sectional drawing which shows the manufacturing process of the field effect transistor which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る電界効果型トランジスタの断面図である。It is sectional drawing of the field effect transistor which concerns on 2nd Embodiment of this invention. 本発明の電界効果型トランジスタにおける金属部の配置をゲート電極側から見た場合の模式図である。It is a schematic diagram at the time of seeing arrangement | positioning of the metal part in the field effect transistor of this invention from the gate electrode side. 本発明の第３実施形態に係る電界効果型トランジスタの断面図である。It is sectional drawing of the field effect transistor which concerns on 3rd Embodiment of this invention. 金属部（金属粒子）とゲート絶縁膜との間に介在するポリシリコン膜の膜厚とゲート絶縁膜の換算膜厚との関係を示した図である。It is the figure which showed the relationship between the film thickness of the polysilicon film interposed between a metal part (metal particle) and a gate insulating film, and the equivalent film thickness of a gate insulating film. 従来構造の電界効果型トランジスタの断面図である。It is sectional drawing of the field effect transistor of a conventional structure.

Explanation of symbols

１ｐ型シリコン基板
２埋め込み酸化膜
３単結晶シリコン層
３ａチャネル層
４ＳＯＩ基板
５ゲート絶縁膜（シリコン酸化膜）
６金属粒子
６ａゲート絶縁膜と接する金属部
６ｂゲート絶縁膜と接していない金属部
７ポリシリコン膜
８ポリシリコンゲート電極
１０ソース領域
１１ドレイン領域 1 p-type silicon substrate 2 buried oxide film 3 single crystal silicon layer 3a channel layer 4 SOI substrate 5 gate insulating film (silicon oxide film)
6 Metal particle 6a Metal part in contact with gate insulating film 6b Metal part not in contact with gate insulating film 7 Polysilicon film 8 Polysilicon gate electrode 10 Source region 11 Drain region

Claims

A channel region provided on the main surface of the semiconductor substrate;
An insulating layer provided on the channel region;
A semiconductor layer provided on the insulating layer;
With
The semiconductor layer includes a metal portion disposed in a lower region within the layer;
The semiconductor device, wherein the metal portion is not in contact with the insulating layer.

The semiconductor device according to claim 1, wherein the metal portion includes a plurality of first metal particles.

The semiconductor layer further includes a plurality of second metal particles in contact with the insulating layer in a lower region of the metal part,
The semiconductor device according to claim 2, wherein at least a part of the first metal particles is disposed via a semiconductor layer provided between the adjacent second metal particles.

4. The semiconductor device according to claim 2, wherein the semiconductor layer includes an impurity of a predetermined conductivity type, and the impurity is introduced into the semiconductor layer by implantation.

The semiconductor device according to claim 1, wherein the metal portion is made of a metal thin film.

The semiconductor device according to claim 1, wherein a thickness of the semiconductor layer between the metal portion and the insulating layer is 3 nm or less.

A first step of forming an insulating layer on a channel region provided on a main surface of a semiconductor substrate;
A second step of forming a first semiconductor layer in a dot shape on the insulating layer;
A third step of forming a plurality of metal particles on the insulating layer and the first semiconductor layer;
A fourth step of forming a second semiconductor layer on the first semiconductor layer and the metal particles;
A fifth step of processing the insulating layer, the first semiconductor layer, and the second semiconductor layer to form an electrode;
With
The metal particles formed in the third step include a second metal particle formed on the insulating layer and a first metal particle formed on the first semiconductor layer. Manufacturing method.