JP2007178160A

JP2007178160A - スキャンフリップフロップ回路

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Publication number: JP2007178160A
Application number: JP2005374231A
Authority: JP
Inventors: Satoshi Kaneko; 智金子
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2007-07-12

Abstract

【課題】固定値入力機能を有し、かつ、入力されるデータについてのセットアップタイミング条件の緩和、及び入力されるスキャンイン信号ついてのホールドタイミング条件の緩和を図ったスキャンＦＦ回路を得る。
【解決手段】２ｔｏ１セレクタ１３は、制御入力に受けるスキャンイネーブル信号ＳＥＮに基づき、“０”入力及び“１”入力に受ける接地レベル及びスキャンイン信号ＳＩＮのうち一方を選択する第１の選択動作を実行する。２ｔｏ１セレクタ１２は、制御入力に受ける同期リセット信号ＲＢに基づき、“１”入力及び“０”入力に受けるデータＤＡＴＡ及び２ｔｏ１セレクタ１３の出力のうち一方を選択しフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。
【選択図】図１

Description

この発明は、スキャンフリップフロップ（以下、「スキャンＦＦ」と略する）を有するスキャンＦＦ回路に関する。

図４３は従来のスキャンＦＦ回路の内部構成を示す回路図である。同図に示すように、従来のスキャンＦＦ回路５１はフリップフロップ６１及び２ｔｏ１セレクタ６２から構成され、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３及びスキャンイネーブル端子Ｐ１４を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

クロック端子Ｐ１１はクロックＣＬＯＣＫを受け、データ入力端子Ｐ１２はデータＤＡＴＡを受け、スキャンイン端子Ｐ１３はスキャンイン信号ＳＩＮを受け、スキャンイネーブル端子Ｐ１４はスキャンイネーブル信号ＳＥＮを受け、データ出力端子Ｐ２１からデータ出力Ｑ、スキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴ、データ出力反転端子Ｐ２３から反転データ出力ＱＢが出力される。

２ｔｏ１セレクタ６２の“０”入力及び“１”入力はデータ入力端子Ｐ１２及びスキャンイン端子Ｐ１３に接続され、制御入力がスキャンイネーブル端子Ｐ１４に接続され、フリップフロップ６１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ６２の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。

このような構成において、フリップフロップ６１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常動作時にスキャンイネーブル信号ＳＥＮを“Ｌ”（“０”）にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを付与データとしてフリップフロップ６１のデータ入力端子Ｄに出力し、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”（“１”）にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを付与データとしてフリップフロップ６１のデータ入力端子Ｄに出力する。そして、格納データをデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２よりデータ出力Ｑ及びスキャンアウト信号ＳＯＵＴとして出力し、格納データの反転データをデータ出力反転端子Ｐ２３から反転データ出力ＱＢとして出力する。このようなスキャンＦＦ回路５１と同様な回路が例えば特許文献１に開示されている。

特開２０００−３２１３３１号公報

プロセステクノロジの微細化に伴うトランジスタ集積度の向上により、ＬＳＩの回路規模が増大してきている。そのような大規模回路を効率よくテストするためにスキャンＦＦ回路を使用することが必須となってきている。

しかし、図４３で示したようなスキャンＦＦ回路の構成は、フリップフロップ６１とデータ入力端子Ｐ１２との間に２ｔｏ１セレクタ６２が挿入される回路構成となっており、２ｔｏ１セレクタ６２一段分の遅延時間が生じることに起因して、固定値設定等の信号処理後のデータＤＡＴＡについてのセットアップタイミング条件が厳しくなり、逆に前段のスキャンＦＦ回路５１のスキャンアウト端子Ｐ２２と後段のスキャンＦＦ回路５１のスキャンイン端子Ｐ１３とが直結されるのが一般的なため、スキャンイン信号ＳＩＮついてのホールドタイミング条件が厳しくなくという問題点があった。

この発明は上記問題点を解決するためになされたもので、固定値入力機能を有し、かつ、入力されるデータについてのセットアップタイミング条件の緩和、及び入力されるスキャンイン信号ついてのホールドタイミング条件の緩和を図ったスキャンＦＦ回路を得ることを目的とする。

この発明に係る請求項１記載のスキャンＦＦ回路は、クロック端子、データ入力端子、スキャンイン端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子及び前記スキャンアウト端子の少なくとも一方より出力するフリップフロップと、所定の固定値及び前記スキャンイン端子より得られるスキャンイン信号のうち一方を選択して出力する第１の選択動作を実行する第１のセレクタと、前記データ入力端子より得られる入力データ及び前記第１のセレクタの出力のうち一方を選択して、前記フリップフロップへの付与データとして出力する第２の選択動作を実行する第２のセレクタとを備えている。

この発明に係る請求項１２記載のスキャンＦＦ回路は、クロック端子、データ入力端子、スキャンイン端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子を介して出力するフリップフロップと、前記データ入力端子より得られる入力データ及び前記スキャンイン端子より得られるスキャンイン信号のうち、一方を選択して、前記フリップフロップへの付与データとして出力する第１の選択動作を実行する第１のセレクタと、所定の固定値及び前記フリップフロップの前記格納データのうち一方を選択して前記スキャンアウト端子から出力する、第２の選択動作を実行する第２のセレクタとを備えている。

この発明に係る請求項２６記載のスキャンＦＦ回路は、クロック端子、第１及び第２のデータ入力端子、スキャンイン端子、スキャンイネーブル端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子及び前記スキャンアウト端子の少なくとも一方より出力するフリップフロップと、前記スキャンイネーブル端子より得られるスキャンイネーブル信号及び前記第２のデータ入力端子より得られる第２の入力データに基づき、前記第１のデータ入力端子より得られる第１の入力データ、所定の固定値及び前記スキャンイン端子より得られるスキャンイン信号のうちの一つを選択して、前記フリップフロップへの付与データとして出力する選択動作を実行するセレクタとを備えている。

この発明における請求項１記載のスキャンＦＦ回路は、第１のセレクタの第１の選択動作により所定の固定値を選択し、第２のセレクタの第２の選択動作により第１のセレクタの出力を選択することにより、フリップフロップのデータ入力に所定の固定値を入力する固定値入力機能を有する。

そして、第２のセレクタのみを介してデータ入力端子より得られる入力データをフリップフロップへ付与データとして出力するため、上記固定値入力機能を有し、かつ入力データに対するセットアップタイミイング条件の緩和を図ることができる。

さらに、２段の第１及び第２のセレクタを介してスキャンイン信号をフリップフロップのデータ入力として出力するため、スキャンイン信号に対するホールドタイミイング条件を緩和を図ることができる。

この発明における請求項１０記載のスキャンＦＦ回路は、第２のセレクタの第２の選択動作により所定の固定値の出力を選択することにより、次段のスキャンＦＦ回路の第１のセレクタを介してフリップフロップへの付与データとして所定の固定値を入力する固定値入力機能を有する。

そして、第１のセレクタのみを介してデータ入力端子より得られる入力データをフリップフロップへの付与データとして出力するため、上記固定値入力機能を有し、かつ入力データに対するセットアップタイミイング条件の緩和を図ることができる。

さらに、請求項１０記載のスキャンＦＦ回路が複数段用いられ、前段のスキャンＦＦ回路のスキャンアウト端子が後段のスキャンＦＦ回路のスキャンイン端子に接続される場合、前段のスキャンＦＦ回路の第２のセレクタ及び後段のスキャンＦＦ回路の第１のセレクタを介して、前段のスキャンＦＦ回路のフリップフロップのデータ出力が後段のスキャンＦＦ回路のフリップフロップへの付与データとして取り込まれることになり、後段のスキャンＦＦ回路のスキャンイン信号に対するホールドタイミイング条件の緩和を図ることができる。

この発明における請求項２０記載のスキャンＦＦ回路は、セレクタの選択動作により所定の固定値を選択することにより、フリップフロップへの付与データとして所定の固定値を入力する固定値入力機能を有する。

そして、セレクタのみを介してデータ入力端子より得られる入力データをフリップフロップへの付与データとして出力するため、上記固定値入力機能を有し、かつ入力データに対するセットアップタイミイング条件の緩和を図ることができる。

＜実施の形態１＞
（回路構成）
図１はこの発明の実施の形態１である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態１のスキャンＦＦ回路１はフリップフロップ１１及び２ｔｏ１セレクタ１２，１３から構成され、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期リセット端子Ｐ１５（同期固定値設定端子）を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

クロック端子Ｐ１１はクロックＣＬＯＣＫを受け、データ入力端子Ｐ１２はデータＤＡＴＡ（入力データ）を受け、スキャンイン端子Ｐ１３はスキャンイン信号ＳＩＮを受け、スキャンイネーブル端子Ｐ１４はスキャンイネーブル信号ＳＥＮを受け、同期リセット端子Ｐ１５に同期リセット信号ＲＢを受ける。一方、データ出力端子Ｐ２１からデータ出力Ｑ、スキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴ、データ出力反転端子Ｐ２３から反転データ出力ＱＢがそれぞれ出力される。

２ｔｏ１セレクタ１３（第１のセレクタ）の“０”入力及び“１”入力は接地レベル（所定の固定値）及びスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ１３はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、接地レベル及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ１２（第２のセレクタ）の“１”入力及び“０”入力はデータ入力端子Ｐ１２及び２ｔｏ１セレクタ１３の出力に接続され、制御入力は同期リセット端子Ｐ１５に接続される。そして、２ｔｏ１セレクタ１２は、同期リセット端子Ｐ１５より得られる同期リセット信号ＲＢに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及び２ｔｏ１セレクタ１３の出力のうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように、実施の形態１のスキャンＦＦ回路１は、スキャンイネーブル信号ＳＥＮ及び同期リセット信号ＲＢに基づき、２ｔｏ１セレクタ１３及び１２を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ１２の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。

図２はフリップフロップ１１の内部構成を示す回路図である。同図に示すように、フリップフロップ１１は、インバータＧ１〜Ｇ６、トランスファゲートＴＦ１〜ＴＦ４から構成される。

インバータＧ１の入力はクロック端子Ｃに接続され、インバータＧ２の入力はインバータＧ１の出力に接続される。そして、インバータＧ２の出力がクロック信号ＣＫ１となり、インバータＧ１の出力が反転クロック信号ＣＫ１Ｂとなる。

一方、インバータＧ３の入力はトランスファゲートＴＦ１を介してデータ入力端子Ｄに接続され、その出力がトランスファゲートＴＦ３を介してインバータＧ５の入力に接続されるとともに、インバータＧ４及びトランスファゲートＴＦ２を介して自身の入力に帰還する。

インバータＧ６の入力はインバータＧ５の出力に接続され、インバータＧ６の出力が反転データ出力端子ＱＢinに接続されるとともに、トランスファゲートＴＦ４を介してインバータＧ５の入力に接続される。インバータＧ５の出力がデータ出力端子Ｑinとなる。

トランスファゲートＴＦ１及びＴＦ４は共にＮＭＯＳゲートに反転クロック信号ＣＫ１Ｂを受け、ＰＭＯＳゲートにクロック信号ＣＫ１を受ける。トランスファゲートＴＦ２及びＴＦ３は共にＮＭＯＳゲートにクロック信号ＣＫ１を受け、ＰＭＯＳゲートに反転クロック信号ＣＫ１Ｂを受ける。

このような構成のフリップフロップ１１は、インバータＧ３及びＧ４のループ接続によりなる第１のラッチと、インバータＧ５及びＧ６のループ接続によりなる第２のラッチとを、トランスファゲートＴＦ１〜ＴＦ４のオン／オフ動作によって、フリップフロップ動作を行う。具体的には、クロックＣＬＯＣＫの“Ｈ”立ち上がりをトリガとして、データ入力端子Ｄに入力される付与データを格納データとして上記第１のラッチに取り込み、“Ｌ”立ち下がりをトリガとして上記第１のラッチの格納データが上記第２のラッチに取り込まれる。以降、同様にして、上記第１のラッチ及び第２のラッチを用いたフリップフロップ動作が行われる。

（動作）
図３は図１及び図２で示した実施の形態１のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。以下、図３を参照しつつ、実施の形態１のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常動作時に同期リセット信号ＲＢを“Ｈ”（“１”）にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ１２を介して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期リセット信号ＲＢを“Ｌ”（“０”）にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ１３及び２ｔｏ１セレクタ１２を介して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

また、リセット時には、スキャンイネーブル信号ＳＥＮを“Ｌ”、同期リセット信号ＲＢを“Ｌ”にして、接地レベルの信号を２ｔｏ１セレクタ１３及び２ｔｏ１セレクタ１２を介して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

このように、実施の形態１のスキャンＦＦ回路１は、リセット時に論理値“０”である接地レベルをフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する固定値入力機能を有している。

そして、フリップフロップ１１の格納データをデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２よりデータ出力Ｑ及びスキャンアウト信号ＳＯＵＴとして出力し、格納データの反転データをデータ出力反転端子Ｐ２３から反転データ出力ＱＢとして出力する。

図３に示すように、例えば、通常動作時（同期リセット信号ＲＢが“Ｈ”の時）にはデータＤＡＴＡの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期リセット信号ＲＢが“Ｌ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、リセット時（スキャンイネーブル信号ＳＥＮが“Ｌ”、同期リセット信号ＲＢが“Ｌ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｌ”に決定される。

図４は同期リセット信号発生回路の内部構成を示す説明図である。同図で示す同期リセット信号発生回路を信号設定機能として実施の形態１のスキャンＦＦ回路１は具備する。

図４に示すように、同期リセット生成回路２１より同期リセット信号ＲＢの基となる原同期リセット信号Ｓ２１が生成され、ＡＮＤゲートＧ７の一方入力となる。ＡＮＤゲートＧ７の他方入力にはスキャンイネーブル信号ＳＥＮがインバータＧ２７を介して入力される。なお、スキャンイネーブル信号ＳＥＮに代えて同様にテスト時に“Ｈ”となるテストモード信号ＴＥＳＴＭＯＤＥを用いても良い。なお、同期リセット生成回路２１の内部構成に関しては本願発明との関係は希薄であるため説明を省略する。

このような構成の同期リセット信号発生回路は、スキャンイネーブル信号ＳＥＮが“Ｈ”とき、同期リセット信号ＲＢは強制的に“Ｌ”とされるため、図３で示した、スキャンイネーブル信号ＳＥＮが“Ｈ”、同期リセット信号ＲＢが“Ｈ”の組合せは実施の形態１のスキャンＦＦ回路に対して入力されることはなく、スキャンイネーブル信号ＳＥＮのみの制御下でスキャンイン信号ＳＩＮをフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力することができる。

（効果）
図５及び図６は実施の形態１の効果説明用の回路図である。図５は従来のスキャンＦＦ回路５１ａ，５１ｂを用いて同期リセットを行う集積回路を想定している。なお、スキャンＦＦ回路５１ａ，５１ｂの構成は図４３で示したスキャンＦＦ回路５１の構成と同様であるため、説明を省略する。

図５に示すように、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がＡＮＤゲートＧ８の一方入力となり、ＡＮＤゲートＧ８の他方入力が同期リセット信号ＲＢとなり、ＡＮＤゲートＧ８の出力がスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に接続される。

このような構成の集積回路において、出力信号Ｓ３１はＡＮＤゲートＧ８を経由してスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路５１ｂのフリップフロップ６１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、ＡＮＤゲートＧ８及びスキャンＦＦ回路５１ｂの２ｔｏ１セレクタ６２からなる第１のデータ入力信号伝搬経路の通過を要することになる。

図６は実施の形態１のスキャンＦＦ回路１ａ，１ｂを用いて同期リセットを行う集積回路を想定している。なお、スキャンＦＦ回路１ａ，１ｂの構成は図１で示したスキャンＦＦ回路１の構成と同様であるため、説明を省略する。

スキャンＦＦ回路１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路１ｂのスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がスキャンＦＦ回路１ｂのデータ入力端子Ｐ１２に接続される。すなわち、出力信号Ｓ３１はスキャンＦＦ回路１ｂのデータＤＡＴＡとして直接入力される。

このような構成の集積回路において、出力信号Ｓ３１はデータＤＡＴＡとして直接にスキャンＦＦ回路１ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路１ｂのフリップフロップ１１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、スキャンＦＦ回路１ｂの２ｔｏ１セレクタ６２のみからなる第２のデータ入力信号伝搬経路の通過を要することになる。

このように、図５及び図６の比較（上記第１及び第２のデータ入力信号伝搬経路の比較）から明らかなように、リセット機能を付加された場合データＤＡＴＡ入力のセットアップタイミング条件に関し、ＡＮＤゲートＧ８を設ける必要がない分、実施の形態１のスキャンＦＦ回路１ａ，１ｂによって構成される集積回路の方が緩和されるため、ＡＮＤゲートＧ８の信号伝搬遅延分の高速化を図ることができる効果を奏する。

また、図５及び図６に示すように、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３は直結され、スキャンＦＦ回路１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路１ｂのスキャンイン端子Ｐ１３間は直結されており、信号伝搬遅延時間は小さいため、スキャンイン信号ＳＩＮのホールドタイミング条件は厳しくなる。

このため、図５の集積回路の場合、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２，スキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３との間にバッファを挿入する必要があった。

しかしながら、図５の集積回路において、スキャンＦＦ回路５１ｂは１段の２ｔｏ１セレクタ６２を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄ取り込んでいるのに対し、図６の集積回路では、スキャンＦＦ回路１ｂは２段の２ｔｏ１セレクタ１３及び１２を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄに取り込んでいるため、２ｔｏ１セレクタ１個分の信号伝搬時間が図５の集積回路以上に要することになる。

このように、図５及び図６の比較から明らかなように、スキャンイン信号ＳＩＮのホールドタイミング条件に関し、図５の構成より１段多い、２段の２ｔｏ１セレクタ１３及び１２を設ける分、実施の形態１のスキャンＦＦ回路１ａ，１ｂによって構成される集積回路の方が緩和されるという効果を奏する。

（他の態様）
図７は実施の形態１のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図１で示したスキャンＦＦ回路１に比べ、図７で示す他の態様のスキャンＦＦ回路１Ｘは、２ｔｏ１セレクタ１３に代えてＡＮＤゲートＧ９を設けた点が異なる。以下、異なる点を中心に説明する。

ＡＮＤゲートＧ９は一方入力がスキャンイネーブル端子Ｐ１４に接続され、他方入力がスキャンイン端子Ｐ１３に接続され、出力が２ｔｏ１セレクタ１２の“０”入力に接続される。

ＡＮＤゲートＧ９は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ１２の“０”入力に付与し、スキャンイネーブル信号ＳＥＮが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｌ”を２ｔｏ１セレクタ１２の“０”入力に出力する。したがって、スキャンＦＦ回路１Ｘは図３で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路１と等価な動作を行うことができる。

さらに、図６のスキャンＦＦ回路１ａ，１ｂに代えて、スキャンＦＦ回路１Ｘを用いた場合も、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

さらに、スキャン回路１Ｘは、スキャンＦＦ回路１の２ｔｏ１セレクタ１３をＡＮＤゲートＧ９により構成することにより、回路構成の簡略化を図ることができる効果を奏する。

＜実施の形態２＞
（回路構成）
図８はこの発明の実施の形態２である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態２のスキャンＦＦ回路２はフリップフロップ１１及び２ｔｏ１セレクタ１４，１５から構成され、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期セット端子Ｐ１６（同期固定値設定端子）を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

クロック端子Ｐ１１はクロックＣＬＯＣＫを受け、データ入力端子Ｐ１２はデータＤＡＴＡを受け、スキャンイン端子Ｐ１３はスキャンイン信号ＳＩＮを受け、スキャンイネーブル端子Ｐ１４はスキャンイネーブル信号ＳＥＮを受け、同期セット端子Ｐ１６に同期セット信号ＳＢを受ける。一方、データ出力端子Ｐ２１からデータ出力Ｑ、スキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴ、データ出力反転端子Ｐ２３から反転データ出力ＱＢがそれぞれ出力される。

２ｔｏ１セレクタ１５（第１のセレクタ）の“０”入力及び“１”入力は電源電位（所定の固定値）及びスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ１５はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、電源電位及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ１４（第２のセレクタ）の“１”入力及び“０”入力はデータ入力端子Ｐ１２及び２ｔｏ１セレクタ１５の出力に接続され、制御入力は同期セット端子Ｐ１６に接続される。そして、２ｔｏ１セレクタ１４は、同期セット端子Ｐ１６より得られる同期セット信号ＳＢに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及び２ｔｏ１セレクタ１５の出力のうち一方を選択して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように、実施の形態２のスキャンＦＦ回路２は、スキャンイネーブル信号ＳＥＮ及び同期セット信号ＳＢに基づき、２ｔｏ１セレクタ１５及び１４を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ１４の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。なお、フリップフロップ１１の内部構成は図２で示した構成と同様である。

（動作）
図９は図８で示した実施の形態２のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。以下、図９を参照しつつ、実施の形態２のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常動作時に同期セット信号ＳＢを“Ｈ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ１４を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期セット信号ＳＢを“Ｌ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ１５及び１４を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

また、セット時には、スキャンイネーブル信号ＳＥＮを“Ｌ”、同期セット信号ＳＢを“Ｌ”にして、電源電位の信号を２ｔｏ１セレクタ１５及び１４を介して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

このように、実施の形態２のスキャンＦＦ回路２は、セット時に論理値“１”である電源電位をフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する固定値入力機能を有している。

そして、格納データをデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２よりデータ出力Ｑ及びスキャンアウト信号ＳＯＵＴとして出力し、格納データの反転データをデータ出力反転端子Ｐ２３から反転データ出力ＱＢとして出力する。

図９に示すように、例えば、通常動作時（同期セット信号ＳＢが“Ｈ”の時）にはデータＤＡＴＡの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期セット信号ＳＢが“Ｌ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、セット時（スキャンイネーブル信号ＳＥＮが“Ｌ”、同期セット信号ＳＢが“Ｌ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｈ”に決定される。

図１０は同期セット信号発生回路の内部構成を示す説明図である。同図で示す同期セット信号発生回路を信号設定機能として実施の形態２のスキャンＦＦ回路２は具備する。

図１０に示すように、同期セット生成回路２２より同期セット信号ＳＢの基となる原同期セット信号Ｓ２２が生成され、ＡＮＤゲートＧ１１の一方入力となる。ＡＮＤゲートＧ１１の他方入力にはスキャンイネーブル信号ＳＥＮがインバータＧ１０を介して入力される。なお、スキャンイネーブル信号ＳＥＮに代えて同様にテスト時に“Ｈ”となるテストモード信号ＴＥＳＴＭＯＤＥを用いても良い。なお、同期セット生成回路２２の内部構成に関しては本願発明との関係は希薄であるため説明を省略する。

このような構成の同期セット信号発生回路は、スキャンイネーブル信号ＳＥＮが“Ｈ”とき、同期セット信号ＳＢは強制的に“Ｌ”とされるため、図９で示した、スキャンイネーブル信号ＳＥＮが“Ｈ”、同期セット信号ＳＢが“Ｈ”の組合せは実施の形態２のスキャンＦＦ回路に対して入力されることはなく、スキャンイネーブル信号ＳＥＮのみの制御下でスキャンイン信号ＳＩＮをフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力することができる。

（効果）
図１１及び図１２は実施の形態２の効果説明用の回路図である。図１１は従来のスキャンＦＦ回路５１ａ，５１ｂを用いて同期セットを行う集積回路を想定している。

図１１に示すように、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がＯＲゲートＧ２４の一方入力となり、ＯＲゲートＧ２４の他方入力が同期セット信号ＳＢがインバータＧ２３を介して得られる信号となり、ＯＲゲートＧ２４の出力がスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に接続される。

このような構成の集積回路において、出力信号Ｓ３１はＯＲゲートＧ２４を経由してスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路５１ｂのフリップフロップ６１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、ＯＲゲートＧ２４及びスキャンＦＦ回路５１ｂの２ｔｏ１セレクタ６２からなる第１のデータ入力信号伝搬経路の通過を要することになる。

図１２は実施の形態２のスキャンＦＦ回路２ａ，２ｂを用いて同期セットを行う集積回路を想定している。なお、スキャンＦＦ回路２ａ，２ｂの構成は図８で示したスキャンＦＦ回路２の構成と同様であるため、説明を省略する。

スキャンＦＦ回路２ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路２ｂのスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がスキャンＦＦ回路２ｂのデータ入力端子Ｐ１２に接続される。すなわち、出力信号Ｓ３１はスキャンＦＦ回路１ｂのデータＤＡＴＡとして直接入力される。

このような構成の集積回路において、出力信号Ｓ３１はデータＤＡＴＡとして直接にスキャンＦＦ回路２ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路２ｂのフリップフロップ１１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、スキャンＦＦ回路２ｂの２ｔｏ１セレクタ６２のみからなる第２のデータ入力信号伝搬経路の通過を要することになる。

このように、図１１及び図１２の比較（第１及び第２のデータ入力信号伝搬経路の比較）から明らかなように、セット機能を付加された場合データＤＡＴＡ入力のセットアップタイミング条件に関し、ＯＲゲートＧ２４を設ける必要がない分、実施の形態２のスキャンＦＦ回路２ａ，２ｂによって構成される集積回路の方が緩和されるため、ＯＲゲートＧ２４の信号伝搬遅延分の高速化を図ることができる効果を奏する。

また、図１１及び図１２に示すように、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３は直結され、スキャンＦＦ回路２ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路２ｂのスキャンイン端子Ｐ１３間は直結されており、信号伝搬遅延時間は小さいため、スキャンイン信号ＳＩＮのホールドタイミング条件は厳しくなる。

このため、図１１の集積回路の場合、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２，スキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３との間にバッファを挿入する必要があった。

しかしながら、図１１の集積回路において、スキャンＦＦ回路５１ｂは１段の２ｔｏ１セレクタ６２を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄ取り込んでいるのに対し、図１２の集積回路では、スキャンＦＦ回路２ｂは２段の２ｔｏ１セレクタ１５及び１４を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄに取り込んでいるため、２ｔｏ１セレクタ１個分の信号伝搬時間が図１１の集積回路以上に要することになる。

このように、図１１及び図１２の比較から明らかなように、スキャンイン信号ＳＩＮのホールドタイミング条件に関し、図１１の構成より１段多い、２段の２ｔｏ１セレクタ１５及び１４を設ける分、実施の形態２のスキャンＦＦ回路２ａ，２ｂによって構成される集積回路の方が緩和されるという効果を奏する。

（他の態様）
図１３は実施の形態２のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図８で示したスキャンＦＦ回路２に比べ、図１３で示す他の態様のスキャンＦＦ回路２Ｘは、２ｔｏ１セレクタ１５に代えてＯＲゲートＧ１２を設けた点が異なる。以下、異なる点を中心に説明する。

ＯＲゲートＧ１２は反転一方入力がスキャンイネーブル端子Ｐ１４に接続され、他方入力がスキャンイン端子Ｐ１３に接続され、出力が２ｔｏ１セレクタ１４の“０”入力に接続される。

ＯＲゲートＧ１２は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ１４の“０”入力に付与し、スキャンイネーブル信号ＳＥＮが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｈ”を２ｔｏ１セレクタ１４の“０”入力に出力する。したがって、スキャンＦＦ回路２Ｘは図９で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路２と等価な動作を行うことができる。

さらに、図１２のスキャンＦＦ回路２ａ，２ｂに代えて、スキャンＦＦ回路２Ｘを用いた場合も、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミングの緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路２Ｘは、スキャンＦＦ回路２の２ｔｏ１セレクタ１５をＯＲゲートＧ１２により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態３＞
（回路構成）
図１４はこの発明の実施の形態３である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態３のスキャンＦＦ回路３はフリップフロップ１１及び２ｔｏ１セレクタ１６，１７から構成され、実施の形態１と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期リセット端子Ｐ１５を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

２ｔｏ１セレクタ１７（第１のセレクタ）の“０”入力及び“１”入力は接地レベル及びスキャンイン端子Ｐ１３に接続され、制御入力は同期リセット端子Ｐ１５に接続される。そして、２ｔｏ１セレクタ１７は同期リセット端子Ｐ１５より得られる同期リセット信号ＲＢに基づき、接地レベル及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ１６（第２のセレクタ）の“０”入力及び“１”入力はデータ入力端子Ｐ１２及び２ｔｏ１セレクタ１７の出力に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ１６は、スキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及び２ｔｏ１セレクタ１７の出力のうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように、実施の形態３のスキャンＦＦ回路３は、同期リセット信号ＲＢ及びスキャンイネーブル信号ＳＥＮに基づき、２ｔｏ１セレクタ１７及び１６を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ１６の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。

（動作）
図１５は図１４で示した実施の形態３のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。また、図１６はスキャンイネーブル信号ＳＥＮと同期リセット信号ＲＢとの関係を表形式で示す説明図である。

以下、図１５及び図１６を参照しつつ、実施の形態３のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常モードのリセット期間中はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期リセット信号ＲＢを“Ｌ”にして、接地レベルの信号を２ｔｏ１セレクタ１７及び２ｔｏ１セレクタ１６を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

通常モードのリセット解除期間中（通常動作時）は、スキャンイネーブル信号ＳＥＮを“Ｌ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ１６を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、テストモードのスキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期リセット信号ＲＢを“Ｈ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ１７及び１６を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

なお、テストモードのスキャンテスト時は、通常動作時と同様、スキャンイネーブル信号ＳＥＮを“Ｌ”にして、データ入力端子Ｐ１２より得られるデータＤＡＴＡを、２ｔｏ１セレクタ１６を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

図１５に示すように、例えば、通常動作時（スキャンイネーブル信号ＳＥＮが“Ｌ”の時）にはデータＤＡＴＡの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期リセット信号ＲＢが“Ｈ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、リセット時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期リセット信号ＲＢが“Ｌ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｌ”に決定される。

図１７は同期リセット信号及びスキャンイネーブル信号発生回路の内部構成を示す説明図である。同図で示す信号発生回路を信号設定機能として実施の形態３のスキャンＦＦ回路３は具備する。

同図に示すように、リセット信号ＲＥＳＥＴを受けるリセット端子Ｐ３１と、テスト信号ＴＥＳＴを受けるテスト端子Ｐ３２と、スキャン信号ＳＣＡＮを受けるスキャン端子Ｐ３３を有している。

テスト信号ＴＥＳＴは“０”のとき通常モードを指示し、“１”のときテストモードを指示する。リセット信号ＲＥＳＥＴは“０”のときリセット中を指示し、“１”のときリセット解除を指示し、スキャン信号ＳＣＡＮはスキャンシフト時は“０”を指示し、スキャンテスト時は“１”を指示する。

ＯＲゲートＧ２２は一方入力がリセット端子Ｐ３１に接続され、他方入力がテスト端子Ｐ３２に接続され、ＡＮＤゲートＧ１９は反転一方入力がリセット端子Ｐ３１に接続され、反転他方入力がテスト端子Ｐ３２に接続され、ＡＮＤゲートＧ２０は一方入力がテスト端子Ｐ３２に接続され、反転他方入力がスキャン端子Ｐ３３に接続され、ＯＲゲートＧ２１の一方入力がＡＮＤゲートＧ１９の出力に接続され、他方入力がＡＮＤゲートＧ２０の出力に接続される。

そして、ＯＲゲートＧ２２の出力が同期リセット信号ＲＢとなり、ＯＲゲートＧ２１の出力がスキャンイネーブル信号ＳＥＮとなる。

したがって、図１７に示す回路は、図１６で示す関係の信号を出力する。なお、スキャンテスト時とは、テスト時にデータ入力端子Ｐ１２より得られるデータＤＡＴＡをフリップフロップ１１に取り込ませることを意味し、スキャンシフト時とは、スキャンイン信号ＳＩＮをフリップフロップ１１に取り込ませ、スキャンアウト信号ＳＯＵＴを外部に出力することを意味する。

実施の形態３のスキャンＦＦ回路３は、スキャンシフト時はスキャンイネーブル信号ＳＥＮが“Ｈ”、同期リセット信号ＲＢが“Ｈ”に設定されるため、同期リセット信号ＲＢに基づき２ｔｏ１セレクタ１７からスキャンイン信号ＳＩＮが選択された場合は、必ず、スキャンイネーブル信号ＳＥＮに基づき２ｔｏ１セレクタ１６からスキャンイン信号ＳＩＮが選択されるため、同期リセット信号ＲＢ及びスキャンイネーブル信号ＳＥＮの制御下でスキャンイン信号ＳＩＮをフリップフロップ１１への付与データとし入力することができる。

（効果）
図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態３のスキャンＦＦ回路３を用いた場合も、実施の形態１と同様、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

（他の態様）
図１８は実施の形態３のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図１４で示したスキャンＦＦ回路３に比べ、図１８で示す他の態様のスキャンＦＦ回路３Ｘは、２ｔｏ１セレクタ１７に代えてＡＮＤゲートＧ３１を設けた点が異なる。以下、異なる点を中心に説明する。

ＡＮＤゲートＧ３１は一方入力が同期リセット端子Ｐ１５に接続され、他方入力がスキャンイン端子Ｐ１３に接続され、出力が２ｔｏ１セレクタ１６の“１”入力に接続される。

ＡＮＤゲートＧ３１は、同期リセット信号ＲＢが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ１６の“１”入力に付与し、同期リセット信号ＲＢが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｌ”を２ｔｏ１セレクタ１６の“１”入力に付与する。したがって、スキャンＦＦ回路３Ｘは図１５で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路３と等価な動作を行うことができる。

さらに、図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態３の他の態様のスキャンＦＦ回路３Ｘを用いた場合も、実施の形態１と同様、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路３Ｘは、スキャンＦＦ回路３の２ｔｏ１セレクタ１７をＡＮＤゲートＧ３１により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態４＞
（回路構成）
図１９はこの発明の実施の形態４である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態４のスキャンＦＦ回路２はフリップフロップ１１及び２ｔｏ１セレクタ１８，１９から構成され、実施の形態２と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期セット端子Ｐ１６を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

２ｔｏ１セレクタ１９（第１のセレクタ）の“０”入力及び“１”入力は電源電位及びスキャンイン端子Ｐ１３に接続され、制御入力は同期セット端子Ｐ１６に接続される。そして、２ｔｏ１セレクタ１９は同期セット端子Ｐ１６より得られる同期セット信号ＳＢに基づき、電源電位及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ１８（第２のセレクタ）の“０”入力及び“１”入力はデータ入力端子Ｐ１２及び２ｔｏ１セレクタ１９の出力に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ１８は、スキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及び２ｔｏ１セレクタ１９の出力のうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように、実施の形態４のスキャンＦＦ回路４は、同期セット信号ＳＢ及びスキャンイネーブル信号ＳＥＮに基づき、２ｔｏ１セレクタ１９及び１８を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ１８の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。なお、フリップフロップ１１の内部構成は図２で示した構成と同様である。

（動作）
図２０は図１９で示した実施の形態４のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。また、図２１はスキャンイネーブル信号ＳＥＮと同期セット信号ＳＢとの関係を表形式で示す説明図である。

以下、図２０を及び図２１参照しつつ、実施の形態４のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常モードのセット解除中（通常動作時）にスキャンイネーブル信号ＳＥＮを“Ｌ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを、２ｔｏ１セレクタ１８を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、テストモードのスキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期セット信号ＳＢを“Ｈ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ１９及び１８を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

また、通常モードのセット期間中であるセット時には、スキャンイネーブル信号ＳＥＮを“Ｈ”、同期セット信号ＳＢを“Ｌ”にして、電源電位の信号を２ｔｏ１セレクタ１９及び１８を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

なお、テストモードのスキャンテスト時は、通常動作時と同様、スキャンイネーブル信号ＳＥＮを“Ｌ”にして、データ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ１６を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

図２０に示すように、例えば、通常動作時（スキャンイネーブル信号ＳＥＮが“Ｌ”の時）にはデータＤＡＴＡの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期セット信号ＳＢが“Ｈ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、セット時（スキャンイネーブル信号ＳＥＮが“Ｈ”、同期セット信号ＳＢが“Ｌ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｈ”に決定される。

なお、実施の形態４のスキャンＦＦ回路４も、実施の形態３のスキャンＦＦ回路３と同様、図２１で示す関係を満足する図１７相当の信号発生回路を信号設定機能として実施の形態４のスキャンＦＦ回路４は具備する。

（効果）
図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態４のスキャンＦＦ回路４を用いた場合も、実施の形態２と同様、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

（他の態様）
図２２は実施の形態４のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図１９で示したスキャンＦＦ回路４に比べ、図２２で示す他の態様のスキャンＦＦ回路４Ｘは、２ｔｏ１セレクタ１９に代えてＯＲゲートＧ３２を設けた点が異なる。以下、異なる点を中心に説明する。

ＯＲゲートＧ３２は反転一方入力が同期セット端子Ｐ１６に接続され、他方入力がスキャンイン端子Ｐ１３に接続され、出力が２ｔｏ１セレクタ１８の“１”入力に接続される。

ＯＲゲートＧ３２は、同期セット信号ＳＢが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ１８の“１”入力に付与し、同期セット信号ＳＢが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｈ”を２ｔｏ１セレクタ１８の“１”入力に付与する。したがって、スキャンＦＦ回路４Ｘは図２０で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路４と等価な動作を行うことができる。

さらに、図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態４のスキャンＦＦ回路４Ｘを用いた場合も、実施の形態２と同様、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路４Ｘは、スキャンＦＦ回路４の２ｔｏ１セレクタ１９をＯＲゲートＧ３２により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態５＞
（回路構成）
図２３はこの発明の実施の形態５である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態５のスキャンＦＦ回路５はフリップフロップ１１及び２ｔｏ１セレクタ２３，２４から構成され、実施の形態１と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期リセット端子Ｐ１５を有し、出力部にデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２を有する。

２ｔｏ１セレクタ２３（第１のセレクタ）の“１”入力及び“０”入力はデータ入力端子Ｐ１２及びスキャンイン端子Ｐ１３に接続され、制御入力は同期リセット端子Ｐ１５が接続される。そして、２ｔｏ１セレクタ２３は、同期リセット端子Ｐ１５より得られる同期リセット信号ＲＢに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第１の選択動作を実行する。

２ｔｏ１セレクタ２４（第２のセレクタ）の“０”入力及び“１”入力は接地レベル及びフリップフロップ１１のデータ出力端子Ｑinに接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続され、２ｔｏ１セレクタ２４の出力がスキャンアウト端子Ｐ２２に接続される。そして、２ｔｏ１セレクタ２４はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、接地レベル及びデータ出力端子Ｑinより得られるフリップフロップ１１のデータ出力Ｑのうち一方を選択してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する第２の選択動作を実行する。

このように、実施の形態５のスキャンＦＦ回路５は、同期リセット信号ＲＢ及びスキャンイネーブル信号ＳＥＮに基づき、２ｔｏ１セレクタ２３及び２４を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ２３の出力に接続され、データ出力端子Ｑinは２ｔｏ１セレクタ２４の“１”入力と共にデータ出力端子Ｐ２１に接続される。

（動作）
このような構成において、フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作する。そして、リセット時は前段のスキャンＦＦ回路５のスキャンイネーブル信号ＳＥＮを“Ｌ”にして、接地レベルの信号を２ｔｏ１セレクタ２４を介してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する。一方、後段のスキャンＦＦ回路５は同期リセット信号ＲＢを“Ｌ”にして、スキャンイン信号ＳＩＮ（前段のスキャンアウト信号ＳＯＵＴ）を選択する。

その結果、後段のスキャンＦＦ回路４は、スキャンイン端子Ｐ１３及び２ｔｏ１セレクタ２３を介して接地レベルをフリップフロップ１１への付与データとして入力するリセット動作を行うことができる。

このように、実施の形態５のスキャンＦＦ回路５は、リセット時に論理値“０”である接地レベルを、後段のスキャンＦＦ回路５のスキャンイン端子Ｐ１３に入力する固定値入力機能を有している。

通常動作時は、同期リセット信号ＲＢを“Ｈ”、スキャンイネーブル信号ＳＥＮを“Ｈ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ２３を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２４を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期リセット信号ＲＢを“Ｌ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ２３を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２４を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

そして、格納データをデータ出力端子Ｐ２１よりデータ出力Ｑとして出力するとともに、通常動作時及びスキャンシフト時にはスキャンアウト端子Ｐ２２よりスキャンアウト信号ＳＯＵＴとして出力する。

（効果）
図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態５のスキャンＦＦ回路５を用いた場合は、実施の形態１と同様、２ｔｏ１セレクタ２３のみを介してデータＤＡＴＡをフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力することができるため、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和を図ることができる。

さらに、図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態５のスキャンＦＦ回路５を用いた場合は、前段のスキャンＦＦ回路５（スキャンＦＦ回路１ａの置き換え）のスキャンアウト端子Ｐ２２が直接に後段のスキャンＦＦ回路５（スキャンＦＦ回路１ｂの置き換え）のスキャンイン端子Ｐ１３に接続される場合、前段のスキャンＦＦ回路５の２ｔｏ１セレクタ２４及び後段のスキャンＦＦ回路５の２ｔｏ１セレクタ２３を介して、前段のスキャンＦＦ回路５のフリップフロップ１１のデータ出力Ｑが後段のスキャンＦＦ回路５のフリップフロップ１１への付与データとしてとして取り込まれることになり、後段のスキャンＦＦ回路５のスキャンイン信号に対するホールドタイミイング条件の緩和を図ることができる。

（他の態様）
図２４は実施の形態５のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図２３で示したスキャンＦＦ回路５に比べ、図２４で示す他の態様のスキャンＦＦ回路５Ｘは、２ｔｏ１セレクタ２４に代えてＡＮＤゲートＧ３３を設けた点が異なる。以下、異なる点を中心に説明する。

ＡＮＤゲートＧ３３は一方入力がフリップフロップ１１のデータ出力端子Ｑinに接続され、他方入力がスキャンイネーブル端子Ｐ１４に接続され、出力がスキャンアウト端子Ｐ２２に接続される。

ＡＮＤゲートＧ３３は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、データ出力端子Ｑinより得られる信号をスキャンアウト端子Ｐ２２よりスキャンアウト信号ＳＯＵＴとして出力する。一方、スキャンイネーブル信号ＳＥＮが“Ｌ”のときは、データ出力端子Ｑinより得られる信号に関係なく固定値“Ｌ”をスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する。したがって、スキャンＦＦ回路５ＸはスキャンＦＦ回路５と等価な動作（リセット動作、通常動作及びスキャンシフト動作）を行うことができる。

さらに、図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態５の他の態様のスキャンＦＦ回路５Ｘを用いた場合も、スキャンＦＦ回路５を用いた場合と同様、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路５Ｘは、スキャンＦＦ回路５の２ｔｏ１セレクタ２４をＡＮＤゲートＧ３３により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態６＞
（回路構成）
図２５はこの発明の実施の形態６である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態６のスキャンＦＦ回路６はフリップフロップ１１及び２ｔｏ１セレクタ２５，２６から構成され、実施の形態２と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期セット端子Ｐ１６を有し、出力部にデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２を有する。

２ｔｏ１セレクタ２５（第１のセレクタ）の“１”入力及び“０”入力はデータ入力端子Ｐ１２及びスキャンイン端子Ｐ１３に接続され、制御入力は同期セット端子Ｐ１６が接続される。そして、２ｔｏ１セレクタ２５は、同期セット端子Ｐ１６より得られる同期セット信号ＳＢに基づき、データ入力端子Ｐ１２より得られるデータＤＡＴＡ及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して、フリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第１の選択動作を実行する。

２ｔｏ１セレクタ２６（第２のセレクタ）の“０”入力及び“１”入力は電源電位及びフリップフロップ１１のデータ出力端子Ｑinに接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続され、２ｔｏ１セレクタ２６の出力がスキャンアウト端子Ｐ２２に接続される。そして、２ｔｏ１セレクタ２６はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、電源電位及びデータ出力端子Ｑinより得られるフリップフロップ１１のデータ出力Ｑのうち一方を選択してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する第２の選択動作を実行する。

このように、実施の形態６のスキャンＦＦ回路６は、同期セット信号ＳＢ及びスキャンイネーブル信号ＳＥＮに基づき、２ｔｏ１セレクタ２５及び２６を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ２５の出力に接続され、データ出力端子Ｑinは２ｔｏ１セレクタ２６の“１”入力と共にデータ出力端子Ｐ２１に接続される。

（動作）
このような構成において、フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作する。そして、セット時は前段のスキャンＦＦ回路６のスキャンイネーブル信号ＳＥＮを“Ｌ”にして、電源電位の信号を２ｔｏ１セレクタ２６を介してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして入力する。一方、後段のスキャンＦＦ回路６の同期セット信号ＳＢを“Ｌ”にしてデータ入力端子Ｐ１２より得られるスキャンイン信号ＳＩＮ（前段のスキャンアウト信号ＳＯＵＴ）を選択する。

その結果、後段のスキャンＦＦ回路６のフリップフロップ１１への付与データとしてして電源電位を入力するというセット動作を実行することができる。

このように、実施の形態６のスキャンＦＦ回路６は、セット時に論理値“１”である電源電位を、次段のスキャンＦＦ回路のスキャンイン端子Ｐ１３に入力する固定値入力機能を有している。

通常動作時は、同期セット信号ＳＢを“Ｈ”、スキャンイネーブル信号ＳＥＮを“Ｈ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ２５を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２６を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期セット信号ＳＢを“Ｌ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ２５を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２６を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

（効果）
図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態６のスキャンＦＦ回路６を用いた場合は、実施の形態２と同様、２ｔｏ１セレクタ２５のみを介してデータＤＡＴＡをフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力することができるため、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和を図ることができる。

さらに、図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態６のスキャンＦＦ回路６を用いた場合は、前段のスキャンＦＦ回路６（スキャンＦＦ回路２ａの置き換え）のスキャンアウト端子Ｐ２２が直接に後段のスキャンＦＦ回路６（スキャンＦＦ回路２ｂの置き換え）のスキャンイン端子Ｐ１３に接続される場合、前段のスキャンＦＦ回路６の２ｔｏ１セレクタ２６及び後段のスキャンＦＦ回路６の２ｔｏ１セレクタ２５を介して、前段のスキャンＦＦ回路６のフリップフロップ１１のデータ出力Ｑが後段のスキャンＦＦ回路６のフリップフロップ１１への付与データとして取り込まれることになり、後段のスキャンＦＦ回路６のスキャンイン信号に対するホールドタイミイング条件の緩和を図ることができる。

（他の態様）
図２６は実施の形態６のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図２５で示したスキャンＦＦ回路６に比べ、図２６で示す他の態様のスキャンＦＦ回路６Ｘは、２ｔｏ１セレクタ２６に代えてＯＲゲートＧ３４を設けた点が異なる。以下、異なる点を中心に説明する。

ＯＲゲートＧ３４は一方入力がフリップフロップ１１のデータ出力端子Ｑinに接続され、反転他方入力がスキャンイネーブル端子Ｐ１４に接続され、出力がスキャンアウト端子Ｐ２２に接続される。

ＯＲゲートＧ３４は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、データ出力端子Ｑinより得られる信号をスキャンアウト端子Ｐ２２よりスキャンアウト信号ＳＯＵＴとして出力する。一方、スキャンイネーブル信号ＳＥＮが“Ｌ”のときは、データ出力端子Ｑinより得られる信号に関係なく固定値“Ｈ”をスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する。したがって、スキャンＦＦ回路６ＸはスキャンＦＦ回路６と等価な動作（セット動作、通常動作及びスキャンシフト動作）を行うことができる。

さらに、図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態６の他の態様のスキャンＦＦ回路６Ｘを用いた場合も、スキャンＦＦ回路６を用いた場合と同様、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路６Ｘは、スキャンＦＦ回路６の２ｔｏ１セレクタ２６をＯＲゲートＧ３４により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態７＞
（回路構成）
図２７はこの発明の実施の形態７である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態７のスキャンＦＦ回路７はフリップフロップ１１及び２ｔｏ１セレクタ２７，２８から構成され、実施の形態５と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期リセット端子Ｐ１５を有し、出力部にデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２を有する。

２ｔｏ１セレクタ２７（第１のセレクタ）の“０”入力及び“１”入力はデータ入力端子Ｐ１２及びスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４が接続される。そして、２ｔｏ１セレクタ２７はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、データ入力端子Ｐ１２により得られるデータＤＡＴＡ及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第１の選択動作を実行する。

２ｔｏ１セレクタ２８（第２のセレクタ）の“０”入力及び“１”入力は接地レベル及びフリップフロップ１１のデータ出力端子Ｑinに接続され、制御入力は同期リセット端子Ｐ１５に接続され、２ｔｏ１セレクタ２８の出力がスキャンアウト端子Ｐ２２に接続される。そして、２ｔｏ１セレクタ２８は、同期リセット端子Ｐ１５より得られる同期リセット信号ＲＢに基づき、フリップフロップ１１のデータ出力端子Ｑin１２より得られるデータ出力Ｑ及び接地レベルのうち一方を選択してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する第２の選択動作を実行する。

このように、実施の形態７のスキャンＦＦ回路７は、スキャンイネーブル信号ＳＥＮ及び同期リセット信号ＲＢに基づき、２ｔｏ１セレクタ２７及び２８を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ２７の出力に接続され、データ出力端子Ｑinは２ｔｏ１セレクタ２８の“１”入力とともにデータ出力端子Ｐ２１に接続される。

（動作）
このような構成において、フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作する。そして、リセット時は前段のスキャンＦＦ回路７は同期リセット信号ＲＢを“Ｌ”にして、接地レベルの信号を２ｔｏ１セレクタ２８を介してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして入力する。一方、後段のスキャンＦＦ回路７はスキャンイネーブル信号ＳＥＮを“Ｈ”にしてスキャンイン信号ＳＩＮ（前段のスキャンＦＦ回路７のスキャンアウト信号ＳＯＵＴ）を選択する。

その結果、後段のスキャンＦＦ回路７のフリップフロップ１１への付与データとして接地レベルを付与することができるリセット動作が行える。

通常動作時は、同期リセット信号ＲＢを“Ｈ”、スキャンイネーブル信号ＳＥＮを“Ｌ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ２７を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２８を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期リセット信号ＲＢを“Ｈ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ２７を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ２８を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

（効果）
図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態７のスキャンＦＦ回路７を用いた場合も、実施の形態５と同様、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

（他の態様）
図２８は実施の形態７のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図２７で示したスキャンＦＦ回路７に比べ、図２８で示す他の態様のスキャンＦＦ回路７Ｘは、２ｔｏ１セレクタ２８に代えてＡＮＤゲートＧ３５を設けた点が異なる。以下、異なる点を中心に説明する。

ＡＮＤゲートＧ３５は一方入力がフリップフロップ１１のデータ出力端子Ｑinに接続され、他方入力が同期リセット端子Ｐ１５に接続され、出力がスキャンアウト端子Ｐ２２に接続される。

ＡＮＤゲートＧ３５は、同期リセット信号ＲＢが“Ｈ”のとき、データ出力端子Ｑinより得られる信号をスキャンアウト端子Ｐ２２よりスキャンアウト信号ＳＯＵＴとして出力する。一方、同期リセット信号ＲＢが“Ｌ”のときは、データ出力端子Ｑinより得られる信号に関係なく固定値“Ｌ”をスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する。したがって、スキャンＦＦ回路７ＸはスキャンＦＦ回路７と等価な動作（リセット動作、通常動作及びスキャンシフト動作）を行うことができる。

さらに、図６のスキャンＦＦ回路１ａ，１ｂに代えて、実施の形態７の他の態様のスキャンＦＦ回路７Ｘを用いた場合も、スキャンＦＦ回路７を用いた場合と同様、リセット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路７Ｘは、スキャンＦＦ回路７の２ｔｏ１セレクタ２８をＡＮＤゲートＧ３５により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態８＞
（回路構成）
図２９はこの発明の実施の形態８である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態８のスキャンＦＦ回路８はフリップフロップ１１及び２ｔｏ１セレクタ２９，３０から構成され、実施の形態６と同様、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２、スキャンイン端子Ｐ１３、スキャンイネーブル端子Ｐ１４及び同期セット端子Ｐ１６を有し、出力部にデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２を有する。

２ｔｏ１セレクタ２９（第１のセレクタ）の“０”入力及び“１”入力はデータ入力端子Ｐ１２及びスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４が接続される。そして、２ｔｏ１セレクタ２９はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、データ入力端子Ｐ１２により得られるデータＤＡＴＡ及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第１の選択動作を実行する。

２ｔｏ１セレクタ３０（第２のセレクタ）の“０”入力及び“１”入力は電源電位及びフリップフロップ１１のデータ出力端子Ｑinに接続され、制御入力は同期セット端子Ｐ１６に接続され、２ｔｏ１セレクタ３０の出力がスキャンアウト端子Ｐ２２に接続される。そして、２ｔｏ１セレクタ３０は、同期セット端子Ｐ１６より得られる同期セット信号ＳＢに基づき、フリップフロップ１１のデータ出力端子Ｑinより得られるデータ出力Ｑ及び電源電位のうち一方を選択してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する第２の選択動作を実行する。

このように、実施の形態８のスキャンＦＦ回路８は、スキャンイネーブル信号ＳＥＮ及び同期セット信号ＳＢに基づき、２ｔｏ１セレクタ２９及び３０を制御することができる。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは２ｔｏ１セレクタ２９の出力に接続され、データ出力端子Ｑinは２ｔｏ１セレクタ３０の“１”入力とともにデータ出力端子Ｐ２１に接続される。

（動作）
このような構成において、フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作する。そして、セット時は前段のスキャンＦＦ回路８は同期セット信号ＳＢを“Ｌ”にして、電源電位の信号を２ｔｏ１セレクタ３０を介してスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして入力する。一方、後段のスキャンＦＦ回路８はスキャンイネーブル信号ＳＥＮを“Ｈ”にして、スキャンイン信号ＳＩＮ（前段のスキャンアウト信号ＳＯＵＴ）を選択する。

その結果、後段のスキャンＦＦ回路８のフリップフロップ１１への付与データとして電源電位を付与するセット動作を行うことができる。

通常動作時は、同期セット信号ＳＢを“Ｈ”、スキャンイネーブル信号ＳＥＮを“Ｌ”にしてデータ入力端子Ｐ１２より得られるデータＤＡＴＡを２ｔｏ１セレクタ２９を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ３０を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”、同期セット信号ＳＢを“Ｈ”にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを２ｔｏ１セレクタ２９を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力し、２ｔｏ１セレクタ３０を介してデータ出力端子Ｑinをスキャンアウト端子Ｐ２２に接続する。

（効果）
図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態８のスキャンＦＦ回路８を用いた場合も、実施の形態６と同様、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

（他の態様）
図３０は実施の形態８のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図２９で示したスキャンＦＦ回路８に比べ、図３０で示す他の態様のスキャンＦＦ回路８Ｘは、２ｔｏ１セレクタ３０に代えてＯＲゲートＧ３６を設けた点が異なる。以下、異なる点を中心に説明する。

ＯＲゲートＧ３６は一方入力がフリップフロップ１１のデータ出力端子Ｑinに接続され、反転他方入力が同期セット端子Ｐ１６に接続され、出力がスキャンアウト端子Ｐ２２に接続される。

ＯＲゲートＧ３６は、同期セット信号ＳＢが“Ｈ”のとき、データ出力端子Ｑinより得られる信号をスキャンアウト端子Ｐ２２よりスキャンアウト信号ＳＯＵＴとして出力する。一方、同期セット信号ＳＢが“Ｌ”のときは、データ出力端子Ｑinより得られる信号に関係なく固定値“Ｈ”をスキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴとして出力する。したがって、スキャンＦＦ回路８ＸはスキャンＦＦ回路８と等価な動作（セット動作、通常動作及びスキャンシフト動作）を行うことができる。

さらに、図１２のスキャンＦＦ回路２ａ，２ｂに代えて、実施の形態８の他の態様のスキャンＦＦ回路８Ｘを用いた場合も、スキャンＦＦ回路８を用いた場合と同様、セット機能を付加させた場合のデータＤＡＴＡ入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

加えて、スキャンＦＦ回路８Ｘは、スキャンＦＦ回路８の２ｔｏ１セレクタ３０をＯＲゲートＧ３６により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態９＞
（回路構成）
図３１はこの発明の実施の形態９である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態９のスキャンＦＦ回路９はフリップフロップ１１及び３ｔｏ１セレクタ３３（セレクタ）から構成され、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２０，Ｐ１２１（第１及び第２のデータ入力端子）、スキャンイン端子Ｐ１３及びスキャンイネーブル端子Ｐ１４を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

クロック端子Ｐ１１はクロックＣＬＯＣＫを受け、データ入力端子Ｐ１２０はデータＤＡＴＡ０（第１の入力データ）を受け、データ入力端子Ｐ１２１はデータＤＡＴＡ１（第２の入力データ）を受け、スキャンイン端子Ｐ１３はスキャンイン信号ＳＩＮを受け、スキャンイネーブル端子Ｐ１４はスキャンイネーブル信号ＳＥＮを受ける。一方、データ出力端子Ｐ２１からデータ出力Ｑ、スキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴ、データ出力反転端子Ｐ２３から反転データ出力ＱＢがそれぞれ出力される。

３ｔｏ１セレクタ３３“０１の”入力、“００”入力及び“１Ｘ”入力はデータ入力端子Ｐ１２０、接地レベル及びスキャンイン端子Ｐ１３に接続され、２つの制御入力はスキャンイネーブル端子Ｐ１４及びデータ入力端子Ｐ１２１に接続される。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは３ｔｏ１セレクタ３３の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。

（動作）
図３２は図３１で示した実施の形態９のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。以下、図３２を参照しつつ、実施の形態９のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常動作時にスキャンイネーブル信号ＳＥＮを“Ｌ”、データＤＡＴＡ１を“Ｈ”（“０１”の制御入力）にしてデータ入力端子Ｐ１２０より得られるデータＤＡＴＡ０を３ｔｏ１セレクタ３３を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”（“１Ｘ”の制御入力）にしてスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを３ｔｏ１セレクタ３３を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

また、リセット時には、スキャンイネーブル信号ＳＥＮを“Ｌ”、データＤＡＴＡ１を“Ｌ”（“００”の制御入力）にして、接地レベルの信号を３ｔｏ１セレクタ３３を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

図３２に示すように、例えば、通常動作時（スキャンイネーブル信号ＳＥＮが“Ｌ”、データＤＡＴＡ１が“Ｈ”の時）にはデータＤＡＴＡ０の“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、リセット時（スキャンイネーブル信号ＳＥＮが“Ｌ”、データＤＡＴＡ１が“Ｌ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｌ”に決定される。

（効果）
図３３及び図３４は実施の形態９の効果説明用の回路図である。図３３は従来のスキャンＦＦ回路５１ａ，５１ｂを用いて同期リセットを行う集積回路を想定している。なお、スキャンＦＦ回路５１ａ，５１ｂの構成は図４３で示したスキャンＦＦ回路５１の構成と同様であるため、説明を省略する。

図３３に示すように、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３に接続される。

そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がＡＮＤゲートＧ１３の他方入力となり、ＡＮＤゲートＧ１３の一方入力が別の組合せ回路３２の出力の一つである出力信号Ｓ３２となる。ＡＮＤゲートＧ１３の出力がスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に接続される。

このような構成の集積回路において、出力信号Ｓ３１はＡＮＤゲートＧ１３を経由してスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路５１ｂのフリップフロップ６１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、ＡＮＤゲートＧ１３及びスキャンＦＦ回路５１ｂの２ｔｏ１セレクタ６２からなる第１のデータ入力信号伝搬経路の通過を要することになる。

図３４は従来のスキャンＦＦ回路５１ａと実施の形態９のスキャンＦＦ回路９を用いて同期リセットを行う集積回路を想定している。

図３５はスキャンＦＦ回路９内の３ｔｏ１セレクタ３３の詳細を示す回路図である。同図に示すように、３ｔｏ１セレクタ３３は２ｔｏ１セレクタ４２（第１のセレクタ）と，インバータＧ１４、ＡＮＤゲートＧ１５及び２ｔｏ１セレクタ４１からなる第２のセレクタとから構成される。

インバータＧ１４の入力はスキャンイネーブル端子Ｐ１４に接続され、ＡＮＤゲートＧ１５の一方入力はインバータＧ１４の出力に接続され、他方入力はデータ入力端子Ｐ１２１に接続される。

２ｔｏ１セレクタ４２の“０”入力は接地レベルに接続され、“１”入力はスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ４２はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、接地レベル及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ４１の“１”入力はデータ入力端子Ｐ１２０に接続され、“０”入力は２ｔｏ１セレクタ４２の出力に接続され、制御入力はＡＮＤゲートＧ１５の出力に接続される。そして、２ｔｏ１セレクタ４１は、ＡＮＤゲートＧ１５の出力に基づき、データ入力端子Ｐ１２０より得られるデータＤＡＴＡ０及び２ｔｏ１セレクタ４２の出力のうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように構成される３ｔｏ１セレクタ３３は、図３２で示した審理値表に従い、スキャンイネーブル信号ＳＥＮ及びデータＤＡＴＡ１に基づく選択動作を行う。

このように、実施の形態９のスキャンＦＦ回路９は、スキャンイネーブル信号ＳＥＮに基づき２ｔｏ１セレクタ４２を制御することができ、スキャンイネーブル信号ＳＥＮ及びデータＤＡＴＡ１の組合せに基づき２ｔｏ１セレクタ４１、インバータＧ１４及びＡＮＤゲートＧ１５よりなる第２のセレクタを制御することができる。

加えて、実施の形態９のスキャンＦＦ回路９は、スキャンイネーブル信号ＳＥＮが論理値“０”（“Ｌ”）を指示するとき、図３２に示すように、データＤＡＴＡ０とデータＤＡＴＡ１との論理積を２ｔｏ１セレクタ４１から出力することができる。

図３４に戻って、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路９のスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がデータ入力端子Ｐ１２１に接続され、別の組合せ回路３２の出力の一つである出力信号Ｓ３２がスキャンＦＦ回路９のデータ入力端子Ｐ１２０に接続される。すなわち、出力信号Ｓ３２はスキャンＦＦ回路９のデータＤＡＴＡ０として直接入力される。

このような構成の集積回路において、出力信号Ｓ３２はデータＤＡＴＡ０として直接にスキャンＦＦ回路９のデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路９のフリップフロップ１１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、３ｔｏ１セレクタ３３内の２ｔｏ１セレクタ４１のみからなる第２のデータ入力信号伝搬経路の通過を要することになる。

このように、図３３及び図３４の比較（第１及び第２のデータ入力信号伝搬経路の比較）から明らかなように、リセット機能を付加された場合、データＤＡＴＡ０の入力に関するセットアップタイミング条件に関し、ＡＮＤゲートＧ１３を設ける必要がない分、実施の形態９のスキャンＦＦ回路９によって構成される集積回路の方が緩和されるため、ＡＮＤゲートＧ１３の信号伝搬遅延分の高速化を図ることができる効果を奏する。

また、３ｔｏ１セレクタ３３が、図３５で示したような構成でなく、データＤＡＴＡ０、接地レベル及びスキャンイン信号ＳＩＮをそれぞれ一のトランスファゲート等を介して選択的にフリップフロップ１１にデータ入力端子Ｄに接続する１段の構成であっても、データＤＡＴＡ０に関してＡＮＤゲートＧ１３を設ける必要がないため、セットアップタイミング条件を緩和することができる。

また、図３３及び図３４に示すように、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３は直結され、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路９のスキャンイン端子Ｐ１３間は直結されており、信号伝搬遅延時間は小さいため、スキャンイン信号ＳＩＮのホールドタイミング条件は厳しくなる。

このため、図３３の集積回路の場合、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２，スキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３との間にバッファを挿入する必要があった。

しかしながら、図３３の集積回路において、スキャンＦＦ回路５１ｂは１段の２ｔｏ１セレクタ６２を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄ取り込んでいるのに対し、図３４の集積回路では、スキャンＦＦ回路９は２段の２ｔｏ１セレクタ４２及び４１を介してスキャンイン信号ＳＩＮをフリップフロップ１１への付与データとしてデータ入力端子Ｄに取り込んでいるため、２ｔｏ１セレクタ１個分の信号伝搬時間が図３３の集積回路以上に要することになる。

このように、図３３及び図３４の比較から明らかなように、スキャンイン信号ＳＩＮのホールドタイミング条件に関し、２段の２ｔｏ１セレクタ４２及び４１を設ける分、実施の形態９のスキャンＦＦ回路９を用いて構成される集積回路の方が緩和されるという効果を奏する。

（他の態様）
図３６は実施の形態９のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図３５で示したスキャンＦＦ回路９に比べ、図３６で示す他の態様のスキャンＦＦ回路９Ｘは、２ｔｏ１セレクタ４２に代えてＡＮＤゲートＧ１６を設けた点が異なる。以下、異なる点を中心に説明する。

ＡＮＤゲートＧ１６は一方入力がスキャンイン端子Ｐ１３に接続され、他方入力がスキャンイネーブル端子Ｐ１４に接続され、出力が２ｔｏ１セレクタ４１３の“０”入力に接続される。

ＡＮＤゲートＧ１６は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ４１の“０”入力に付与し、スキャンイネーブル信号ＳＥＮが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｌ”を２ｔｏ１セレクタ４１の“０”入力に出力する。したがって、スキャンＦＦ回路９Ｘは図３２で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路９と等価な動作を行うことができる。

さらに、図３４のスキャンＦＦ回路９に代えて、スキャンＦＦ回路９Ｘを用いた場合も、リセット機能を付加させた場合のデータＤＡＴＡ０の入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

さらに、スキャン回路９Ｘは、スキャンＦＦ回路９の２ｔｏ１セレクタ４２をＡＮＤゲートＧ１６により構成することにより、回路構成の簡略化を図ることができる。

＜実施の形態１０＞
（回路構成）
図３７はこの発明の実施の形態１０である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。同図に示すように、実施の形態１０のスキャンＦＦ回路１０はフリップフロップ１１及び３ｔｏ１セレクタ３４（セレクタ）から構成され、入力部にクロック端子Ｐ１１、データ入力端子Ｐ１２０，Ｐ１２１、スキャンイン端子Ｐ１３及びスキャンイネーブル端子Ｐ１４を有し、出力部にデータ出力端子Ｐ２１、スキャンアウト端子Ｐ２２及びデータ出力反転端子Ｐ２３を有する。

クロック端子Ｐ１１はクロックＣＬＯＣＫを受け、データ入力端子Ｐ１２０はデータＤＡＴＡ０を受け、データ入力端子Ｐ１２１はデータＤＡＴＡ１を受け、スキャンイン端子Ｐ１３はスキャンイン信号ＳＩＮを受け、スキャンイネーブル端子Ｐ１４はスキャンイネーブル信号ＳＥＮを受ける。一方、データ出力端子Ｐ２１からデータ出力Ｑ、スキャンアウト端子Ｐ２２からスキャンアウト信号ＳＯＵＴ、データ出力反転端子Ｐ２３から反転データ出力ＱＢがそれぞれ出力される。

３ｔｏ１セレクタ３４の“０１”入力、“００”入力及び“１Ｘ”入力は、電源電位、データ入力端子Ｐ１２０及びスキャンイン端子Ｐ１３に接続され、２つの制御入力はスキャンイネーブル端子Ｐ１４及びデータ入力端子Ｐ１２１に接続される。

フリップフロップ１１のクロック端子Ｃはクロック端子Ｐ１１に接続され、データ入力端子Ｄは３ｔｏ１セレクタ３４の出力に接続され、データ出力端子Ｑinはデータ出力端子Ｐ２１及びスキャンアウト端子Ｐ２２に共通に接続され、反転データ出力端子ＱＢinはデータ出力反転端子Ｐ２３に接続される。

（動作）
図３８は図３７で示した実施の形態１０のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。以下、図３８を参照しつつ、実施の形態１０のスキャンＦＦ回路の動作を説明する。

フリップフロップ１１はクロック端子Ｐ１１より得られるクロックＣＬＯＣＫに同期して動作し、通常動作時にスキャンイネーブル信号ＳＥＮを“Ｌ”、データＤＡＴＡ１を“Ｌ”（制御入力“００”）にしてデータ入力端子Ｐ１２０より得られるデータＤＡＴＡ０を３ｔｏ１セレクタ３４を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

一方、スキャンシフト時はスキャンイネーブル信号ＳＥＮを“Ｈ”にして（制御入力“１Ｘ”）スキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮを３ｔｏ１セレクタ３４を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

また、セット時には、スキャンイネーブル信号ＳＥＮを“Ｌ”、データＤＡＴＡ１を“Ｈ”（制御入力“０１”）にして、電源電位の信号を３ｔｏ１セレクタ３４を介してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する。

図３８に示すように、例えば、通常動作時（スキャンイネーブル信号ＳＥＮが“Ｌ”、データＤＡＴＡ１が“Ｌ”の時）にはデータＤＡＴＡ０の“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、スキャンシフト時（スキャンイネーブル信号ＳＥＮが“Ｈ”の時）にはスキャンイン信号ＳＩＮの“Ｌ”／“Ｈ”によってデータ出力Ｑの“Ｌ”／“Ｈ”が決定し、セット時（スキャンイネーブル信号ＳＥＮが“Ｌ”、データＤＡＴＡ１が“Ｈ”の時）には、スキャンイン信号ＳＩＮ及びデータＤＡＴＡの値に関係なく、データ出力Ｑは“Ｈ”に決定される。

（効果）
図３９及び図４０は実施の形態１０の効果説明用の回路図である。図３９は従来のスキャンＦＦ回路５１ａ，５１ｂを用いて同期セットを行う集積回路を想定している。なお、スキャンＦＦ回路５１ａ，５１ｂの構成は図４３で示したスキャンＦＦ回路５１の構成と同様であるため、説明を省略する。

図３９に示すように、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３に接続される。

そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がＯＲゲートＧ１７の他方入力となり、ＯＲゲートＧ１７の一方入力が別の組合せ回路３２の出力の一つである出力信号Ｓ３２となる。ＯＲゲートＧ１７の出力がスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に接続される。

このような構成の集積回路において、出力信号Ｓ３１はＯＲゲートＧ１７を経由してスキャンＦＦ回路５１ｂのデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路５１ｂのフリップフロップ６１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、ＯＲゲートＧ１７及びスキャンＦＦ回路５１ｂの２ｔｏ１セレクタ６２からなる第１のデータ入力信号伝搬経路の通過を要することになる。

図４０は従来のスキャンＦＦ回路５１ａと実施の形態１０のスキャンＦＦ回路１０を用いて同期セットを行う集積回路を想定している。

図４１はスキャンＦＦ回路１０内の３ｔｏ１セレクタ３４の詳細を示す回路図である。同図に示すように、３ｔｏ１セレクタ３４は２ｔｏ１セレクタ４４（第１のセレクタ）と、ＯＲゲートＧ２５及び２ｔｏ１セレクタ４３とからなる第２のセレクタとから構成される。

ＯＲゲートＧ２５の一方入力はスキャンイネーブル端子Ｐ１４に接続され、他方入力はデータ入力端子Ｐ１２１に接続される。

２ｔｏ１セレクタ４４の“０”入力は電源電位に接続され、“１”入力はスキャンイン端子Ｐ１３に接続され、制御入力はスキャンイネーブル端子Ｐ１４に接続される。そして、２ｔｏ１セレクタ４４はスキャンイネーブル端子Ｐ１４より得られるスキャンイネーブル信号ＳＥＮに基づき、電源電位及びスキャンイン端子Ｐ１３より得られるスキャンイン信号ＳＩＮのうち一方を選択して出力する第１の選択動作を実行する。

２ｔｏ１セレクタ４３の“１”入力はデータ入力端子Ｐ１２０に接続され、“０”入力は２ｔｏ１セレクタ４４の出力に接続され、制御入力はＯＲゲートＧ２５の出力に接続される。そして、２ｔｏ１セレクタ４３は、ＯＲゲートＧ２５の出力に基づき、データ入力端子Ｐ１２０より得られるデータＤＡＴＡ０及び２ｔｏ１セレクタ４２の出力のうち一方を選択してフリップフロップ１１への付与データとしてデータ入力端子Ｄに出力する第２の選択動作を実行する。

このように構成される３ｔｏ１セレクタ３４は、図３８で示した審理値表に従い、スキャンイネーブル信号ＳＥＮ及びデータＤＡＴＡ１に基づく選択動作を行う。

このように、実施の形態１０のスキャンＦＦ回路１０は、スキャンイネーブル信号ＳＥＮに基づき２ｔｏ１セレクタ４４を制御することができ、スキャンイネーブル信号ＳＥＮ及びデータＤＡＴＡ１の組合せに基づき２ｔｏ１セレクタ４３及びＯＲゲートＧ２５よりなる第２のセレクタを制御することができる。

図４０に戻って、スキャンＦＦ回路５１ａのデータ出力端子Ｐ２１が組合せ回路３１の入力の一つに接続され、スキャンアウト端子Ｐ２２がスキャンＦＦ回路１０のスキャンイン端子Ｐ１３に接続される。そして、組合せ回路３１の出力の一つである出力信号Ｓ３１がデータ入力端子Ｐ１２１に接続され、別の組合せ回路３２の出力の一つである出力信号Ｓ３２がスキャンＦＦ回路１０のデータ入力端子Ｐ１２０に接続される。すなわち、出力信号Ｓ３２はスキャンＦＦ回路１０のデータＤＡＴＡ０として直接入力される。

このような構成の集積回路において、出力信号Ｓ３２はデータＤＡＴＡ０として直接にスキャンＦＦ回路１０のデータ入力端子Ｐ１２に付与される。すなわち、スキャンＦＦ回路１０のフリップフロップ１１のデータ入力端子Ｄへの出力信号Ｓ３１に基づく信号入力は、３ｔｏ１セレクタ３４内の２ｔｏ１セレクタ４３のみからなる第２のデータ入力信号伝搬経路の通過を要することになる。

このように、図３９及び図４０の比較（第１及び第２のデータ入力信号伝搬経路の比較）から明らかなように、セット機能を付加された場合データＤＡＴＡ０の入力に関するセットアップタイミング条件に関し、ＯＲゲートＧ１７を設ける必要がない分、実施の形態１０のスキャンＦＦ回路１０によって構成される集積回路の方が緩和されるため、ＯＲゲートＧ１７の信号伝搬遅延分の高速化を図ることができる効果を奏する。

また、３ｔｏ１セレクタ３４が、図４１で示したような構成でなく、データＤＡＴＡ０、電源電位及びスキャンイン信号ＳＩＮをそれぞれ一のトランスファゲート等を介して選択的にフリップフロップ１１にデータ入力端子Ｄに接続する１段の構成であっても、データＤＡＴＡ０に関してＯＲゲートＧ１７を設ける必要がないため、セットアップタイミング条件を緩和することができる。

加えて、実施の形態１０のスキャンＦＦ回路１０は、スキャンイネーブル信号ＳＥＮが論理値“０”を指示するとき、図３８に示すように、データＤＡＴＡ０とデータＤＡＴＡ１との論理和を２ｔｏ１セレクタ４３から出力することができる。

また、図３９及び図４０に示すように、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３は直結され、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２とスキャンＦＦ回路１０のスキャンイン端子Ｐ１３間は直結されており、信号伝搬遅延時間は小さいため、スキャンイン信号ＳＩＮのホールドタイミング条件は厳しくなる。

このため、図３９の集積回路の場合、スキャンＦＦ回路５１ａのスキャンアウト端子Ｐ２２，スキャンＦＦ回路５１ｂのスキャンイン端子Ｐ１３との間にバッファを挿入する必要があった。

しかしながら、図３９の集積回路において、スキャンＦＦ回路５１ｂは１段の２ｔｏ１セレクタ６２を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄに取り込んでいるのに対し、図４０の集積回路では、スキャンＦＦ回路１０は２段の２ｔｏ１セレクタ４４及び４３を介してスキャンイン信号ＳＩＮをフリップフロップ１１のデータ入力端子Ｄに取り込んでいるため、２ｔｏ１セレクタ１個分の信号伝搬時間が図３９の集積回路以上に要することになる。

このように、図３９及び図４０の比較から明らかなように、スキャンイン信号ＳＩＮのホールドタイミング条件に関し、２段の２ｔｏ１セレクタ４４及び４３を設ける分、実施の形態１０のスキャンＦＦ回路１０を用いて構成される集積回路の方が緩和されるという効果を奏する。

（他の態様）
図４２は実施の形態１０のスキャンＦＦ回路の他の態様を示す回路図である。同図に示すように、図４１で示したスキャンＦＦ回路１０に比べ、図４２で示す他の態様のスキャンＦＦ回路１０Ｘは、２ｔｏ１セレクタ４４に代えてＯＲゲートＧ１８を設けた点が異なる。以下、異なる点を中心に説明する。

ＯＲゲートＧ１８は一方入力がスキャンイン端子Ｐ１３に接続され、反転他方入力がスキャンイネーブル端子Ｐ１４に接続され、出力が２ｔｏ１セレクタ４３３の“０”入力に接続される。

ＯＲゲートＧ１８は、スキャンイネーブル信号ＳＥＮが“Ｈ”のとき、スキャンイン信号ＳＩＮを２ｔｏ１セレクタ４３の“０”入力に付与し、スキャンイネーブル信号ＳＥＮが“Ｌ”のときはスキャンイン信号ＳＩＮに関係なく固定値“Ｈ”を２ｔｏ１セレクタ４３の“０”入力に出力する。したがって、スキャンＦＦ回路１０Ｘは図３８で示した真理値表と同様の振る舞い、すなわち、スキャンＦＦ回路１０と等価な動作を行うことができる。

さらに、図４０のスキャンＦＦ回路１０に代えて、スキャンＦＦ回路１０Ｘを用いた場合も、セット機能を付加させた場合のデータＤＡＴＡ０の入力のセットアップタイミング条件の緩和及びスキャンイン信号ＳＩＮのホールドタイミング条件の緩和効果も同様に発揮することができる。

さらに、スキャン回路１０Ｘは、スキャンＦＦ回路１０の２ｔｏ１セレクタ４４をＯＲゲートＧ１８により構成することにより、回路構成の簡略化を図ることができる。

この発明の実施の形態１である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図１で示したフリップフロップの内部構成を示す回路図である。図１及び図２で示した実施の形態１のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。同期リセット信号発生回路の内部構成を示す説明図である。実施の形態１の効果説明用の回路図（従来構成）である。実施の形態１の効果説明用の回路図（実施の形態構成）である。実施の形態１のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態２である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図８で示した実施の形態２のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。同期セット信号発生回路の内部構成を示す説明図である。実施の形態２の効果説明用の回路図（従来構成）である。実施の形態２の効果説明用の回路図（実施の形態構成）である。実施の形態２のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態３である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図１４で示した実施の形態３のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。スキャンイネーブル信号と同期リセット信号との関係を表形式で示す説明図である。同期リセット信号及びスキャンイネーブル信号発生回路の内部構成を示す説明図である。実施の形態３のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態４である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図１９で示した実施の形態４のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。スキャンイネーブル信号と同期セット信号との関係を表形式で示す説明図である。実施の形態４のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態５である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。実施の形態５のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態６である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。実施の形態６のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態７である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。実施の形態７のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態８である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。実施の形態８のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態９である同期リセット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図３１で示した実施の形態９のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。実施の形態９の効果説明用の回路図（従来構成）である。実施の形態９の効果説明用の回路図（実施の形態構成）である。実施の形態９のスキャンＦＦ回路内の３ｔｏ１セレクタの詳細を示す回路図である。実施の形態９のスキャンＦＦ回路の他の態様を示す回路図である。この発明の実施の形態１０である同期セット端子付きスキャンＦＦ回路の回路構成を示す回路図である。図３７で示した実施の形態１０のスキャンＦＦ回路の動作を真理値表形式で示した説明図である。実施の形態１０の効果説明用の回路図（従来構成）である。実施の形態１０の効果説明用の回路図（実施の形態構成）である。実施の形態１０のスキャンＦＦ回路内の３ｔｏ１セレクタの詳細を示す回路図である。実施の形態１０のスキャンＦＦ回路の他の態様を示す回路図である。従来のスキャンＦＦ回路の内部構成を示す回路図である。

符号の説明

１〜１０，１ａ，１ｂ，１Ｘ，２ａ，２ｂ，２Ｘ〜１０ＸスキャンＦＦ回路、１１フリップフロップ、１２〜１９，２３〜３０，４１〜４４２ｔｏ１セレクタ、３３，３４３ｔｏ１セレクタ、Ｇ９，Ｇ１５，Ｇ１６，Ｇ３１，Ｇ３３，Ｇ３５ＡＮＤゲート、Ｇ１２，Ｇ１７，Ｇ１８，Ｇ３２，Ｇ３４，Ｇ３６ＯＲゲート、Ｇ１４インバータ。

Claims

クロック端子、データ入力端子、スキャンイン端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、
前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子及び前記スキャンアウト端子の少なくとも一方より出力するフリップフロップと、
所定の固定値及び前記スキャンイン端子より得られるスキャンイン信号のうち一方を選択して出力する第１の選択動作を実行する第１のセレクタと、
前記データ入力端子より得られる入力データ及び前記第１のセレクタの出力のうち一方を選択して、前記フリップフロップへの付与データとして出力する第２の選択動作を実行する第２のセレクタとを備える、
スキャンＦＦ回路。
請求項１記載のスキャンＦＦ回路であって、
スキャンイネーブル端子及び同期固定値設定端子をさらに有し、
前記第１のセレクタは、前記スキャンイネーブル端子より得られるスキャンイネーブル信号に基づき、前記第１の選択動作を実行し、
前記第２のセレクタは、前記同期固定値設定端子より得られる固定値指示信号に基づき、前記第２の選択動作を実行する、
スキャンＦＦ回路。
請求項２記載のスキャンＦＦ回路であって、
前記スキャンイネーブル信号が前記スキャンイン信号の選択を指示するとき、前記固定値指示信号が前記第１のセレクタの出力の選択を指示する値に強制的に設定される信号設定機能を有する、
スキャンＦＦ回路。
請求項１記載のスキャンＦＦ回路であって、
スキャンイネーブル端子及び同期固定値設定端子をさらに有し、
前記第１のセレクタは、前記同期固定値設定端子より得られる固定値指示信号に基づき、前記第１の選択動作を実行し、
前記第２のセレクタは、前記スキャンイネーブル端子より得られるスキャンイネーブル信号に基づき、前記第２の選択動作を実行する、
スキャンＦＦ回路。
請求項４記載のスキャンＦＦ回路であって、
スキャンシフト時において、前記固定値指示信号は前記スキャンイン信号の選択を指示し、前記スキャンイネーブル信号は前記第１のセレクタの出力の選択を指示する信号設定機能をさらに備える、
スキャンＦＦ回路。
請求項２ないし請求項５のうち、いずれか１項に記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含む、
スキャンＦＦ回路。
請求項２ないし請求項５のうち、いずれか１項に記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含む、
スキャンＦＦ回路。
請求項２記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記スキャンイン端子及び前記スキャンイネーブル端子を一方及び他方入力とするＡＮＤゲートを含む、
スキャンＦＦ回路。
請求項２記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記スキャンイン端子及び前記スキャンイネーブル端子を一方入力及び反転他方入力とするＯＲゲートを含む、
スキャンＦＦ回路。
請求項４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含み、
前記同期リセット信号はリセット時に論理値“０”を示す信号を含み、
前記第１のセレクタは前記スキャンイン端子及び前記同期リセット端子を一方及び他方入力とするＡＮＤゲートを含む、
スキャンＦＦ回路。
請求項４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含み、
前記同期セット信号はセット時に論理値“０”を示す信号を含み、
前記第１のセレクタは前記スキャンイン端子及び前記同期セット端子を一方入力及び反転他方入力とするＯＲゲートを含む、
スキャンＦＦ回路。
クロック端子、データ入力端子、スキャンイン端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、
前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子を介して出力するフリップフロップと、
前記データ入力端子より得られる入力データ及び前記スキャンイン端子より得られるスキャンイン信号のうち、一方を選択して、前記フリップフロップへの付与データとして出力する第１の選択動作を実行する第１のセレクタと、
所定の固定値及び前記フリップフロップの前記格納データのうち一方を選択して前記スキャンアウト端子から出力する、第２の選択動作を実行する第２のセレクタとを備える、
スキャンＦＦ回路。
請求項１２記載のスキャンＦＦ回路であって、
スキャンイネーブル端子及び同期固定値設定端子をさらに有し、
前記第１のセレクタは、前記同期固定値設定端子より得られる固定値指示信号に基づき、前記第１の選択動作を実行し、
前記第２のセレクタは、前記スキャンイネーブル端子より得られるスキャンイネーブル信号に基づき、前記第２の選択動作を実行する、
スキャンＦＦ回路。
請求項１２記載のスキャンＦＦ回路であって、
スキャンイネーブル端子及び同期固定値設定端子をさらに有し、
前記第１のセレクタは、前記スキャンイネーブル端子より得られるスキャンイネーブル信号に基づき、前記第１の選択動作を実行し、
前記第２のセレクタは、前記同期固定値設定端子より得られる固定値指示信号に基づき、前記第２の選択動作を実行する、
スキャンＦＦ回路。
請求項１３あるいは請求項１４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含む、
スキャンＦＦ回路。
請求項１３あるいは請求項１４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含む、
スキャンＦＦ回路。
請求項１３記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記フリップフロップの前記格納データ及び前記スキャンイネーブル端子を一方及び他方入力とするＡＮＤゲートを含む、
スキャンＦＦ回路。
請求項１３記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記フリップフロップの前記格納データ及び前記スキャンイネーブル端子を一方入力及び反転他方入力とするＯＲゲートを含む、
スキャンＦＦ回路。
請求項１４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期リセット信号を入力する同期リセット端子を含み、
前記所定の固定値は論理値“０”を指示する固定値を含み、
前記同期リセット信号はリセット時に論理値“０”を示す信号を含み、
前記第１のセレクタは前記フリップフロップの前記格納データ及び前記同期リセット端子を一方及び他方入力とするＡＮＤゲートを含む、
スキャンＦＦ回路。
請求項１４記載のスキャンＦＦ回路であって、
前記同期固定値設定端子は同期セット信号を入力する同期セット端子を含み、
前記所定の固定値は論理値“１”を指示する固定値を含み、
前記同期セット信号はセット時に論理値“０”を示す信号を含み、
前記第１のセレクタは前記フリップフロップの前記格納データ及び前記同期セット端子を一方入力及び反転他方入力とするＯＲゲートを含む、
スキャンＦＦ回路。
請求項１記載のスキャンＦＦ回路であって、
前記データ入力端子は第１の入力データを受ける第１のデータ入力端子を含み、
スキャンイネーブル端子及び第２のデータ入力端子をさらに有し、
前記第１のセレクタは、前記スキャンイネーブル端子より得られるスキャンイネーブル信号に基づき、前記第１の選択動作を実行し、
前記第２のセレクタは、前記スキャンイネーブル信号及び前記第２のデータ入力端子より得られる第２の入力データに基づき、前記第２の選択動作を実行する、
スキャンＦＦ回路。
請求項２１記載のスキャンＦＦ回路であって、
前記所定の固定値は論理値“０”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記スキャンイネーブル信号が論理値“０”を指示するとき、前記所定の固定値を出力し、
前記第２のセレクタは前記スキャンイネーブル信号が論理値“０”を指示するとき、前記第２の入力データの“１”／“０”に基づき、前記第１の入力データ／前記所定の固定値を出力する、
スキャンＦＦ回路。
請求項２２記載のスキャンＦＦ回路であって、
前記第１のセレクタは前記スキャンイン信号及び前記スキャンイネーブル信号を一方入力及び他方入力とするＡＮＤゲートを含む、
スキャンＦＦ回路。
請求項２１記載のスキャンＦＦ回路であって、
前記所定の固定値は論理値“１”を指示する固定値を含み、
前記スキャンイネーブル信号はスキャンシフト時に論理値“１”を示す信号を含み、
前記第１のセレクタは前記スキャンイネーブル信号が論理値“０”を指示するとき、前記所定の固定値を出力し、
前記第２のセレクタは前記スキャンイネーブル信号が論理値“０”を指示するとき、前記第２の入力データの“０”／“１”に基づき、前記第１の入力データ／前記所定の固定値を出力する、
スキャンＦＦ回路。
請求項２４記載のスキャンＦＦ回路であって、
前記第１のセレクタは前記スキャンイン信号及び前記スキャンイネーブル信号を一方入力及び反転他方入力とするＯＲゲートを含む、
スキャンＦＦ回路。
クロック端子、第１及び第２のデータ入力端子、スキャンイン端子、スキャンイネーブル端子、データ出力端子、及びスキャンアウト端子を有するスキャンフリップフロップ回路（スキャンＦＦ回路）であって、
前記クロック端子を介して入力されるクロックに同期して、付与されたデータを格納データとして取り込み、該格納データを前記データ出力端子及び前記スキャンアウト端子の少なくとも一方より出力するフリップフロップと、
前記スキャンイネーブル端子より得られるスキャンイネーブル信号及び前記第２のデータ入力端子より得られる第２の入力データに基づき、前記第１のデータ入力端子より得られる第１の入力データ、所定の固定値及び前記スキャンイン端子より得られるスキャンイン信号のうちの一つを選択して、前記フリップフロップへの付与データとして出力する選択動作を実行するセレクタとを備える、
スキャンＦＦ回路。