JP2007165619A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路のレイアウト面積を増大することなく効率的に半導体集積回路内の信号配線を配線し、クロストークを有効に抑制する。
【解決手段】信号配線１１２Ａは、第３層のメタル配線層上の２本の電源配線２０１、２０２間及び、他の２本の電源配線２０６、２０７間を配線され、信号配線１１３Ａは、第３層の電源配線２０２を迂回するように第３層のメタル配線層上に配線されると共に、第３層の２本の電源配線２０７、２０８間を配線され、信号配線１１３Ｂは、第３層の隣接する２本の電源配線２０３、２０４間及び、他の２本の電源配線２０８、２０９間を配線される。また、信号配線１１１Ｂは、第３層の電源配線２０４、２０５間及び、他の２本の電源配線２０９、２１０間を配線され、信号配線１１１Ａは、コンタクト２２６を介して前記第５のメタル配線層上の信号配線２３１Ａに切り換えて配線される。
【選択図】図２

Description

本発明は、複数のメタル配線層を有する半導体集積回路に関し、特に、クロストーク対策に関するものである。

半導体集積回路では、その半導体集積回路内の信号配線間距離の広狭によって、半導体集積回路内の信号配線に流れる電流が変化した時に、隣接する信号配線にクロストークが発生し、信号配線遅延の変動や回路の誤動作を引き起こしてしまう。このため、近年の半導体集積回路の低電圧化やプロセスの微細化の進展に伴い、クロストークへの対策が重要な課題となっている。

従来、クロストークを低減させる技術として、半導体集積回路内の全ての信号配線間の距離を広げることや、半導体集積回路の信号配線間に固定電位配線を挿入することが知られている。

しかし、全ての隣接配線対について事前にクロストーク対策を実施することは、回路面積やレイアウト設計期間を大幅に増加させる要因となる。このため、様々なクロストーク対策手法が検討されている。例えば、特許文献１には、スタンダードセルで構成された半導体集積回路のレイアウト中に、配線パターンを含むブロックセルを挿入する技術が記載されている。これによって、半導体集積回路内の信号配線対が長距離に亘って微小な配線間隔で並走すること抑制し、クロストークの影響を低減させている。
特開２００２−２８０４５６号公報

しかしながら、前記特許文献１記載の技術を適用した半導体集積回路では、半導体集積回路内のブロックセル上で信号配線の配線層切り換えを行うので、ブロックセルが挿入されていない箇所においては信号配線の経路変更が困難である。さらに、初期レイアウトの終了後にブロックセルを挿入する場合には、新たにブロックセルを挿入したことによって半導体集積回路内のセルの位置が変動し、タイミング劣化が発生する可能があり、半導体集積回路の設計期間の延長を招く。

本発明は、前記の課題に着目してなされたものであり、その目的は、半導体集積回路のレイアウト面積を増大することなく効率的に半導体集積回路内の信号配線を配線し、クロストークを有効に抑制することにある。

前記の目的を達成するために、本発明では、複数の回路素子を有し、複数本の信号配線が第１のメタル配線層を経由して前記複数の回路素子のうちの所定の何れかの回路素子に接続される半導体集積回路において、前記半導体集積回路内の信号配線対が長距離に亘って微小な配線間隔で並走しないように、前記第１のメタル配線層に複数本の第１の配線を新たに設け、前記各信号配線は前記複数本の第１の配線に接続されないように配線される構成を採用する。

具体的に、請求項１記載の発明の半導体集積回路は、複数の回路素子を有する半導体集積回路であって、前記複数の回路素子のうち、何れかの所定の回路素子は、前記複数の回路素子の中で回路幅が最小であり、前記所定の回路素子の回路幅よりも幅が広い配線範囲に、この配線範囲の前記幅の方向とは直行する方向に延びる第１の配線が互いに平行に複数本、前記配線範囲の幅の方向に並んで第１のメタル配線層に配置され、前記第１の配線は、前記複数の回路素子と接続されないと共に、前記所定の回路素子に前記第１のメタル配線層を経由して接続される複数本の信号配線は、前記第１の配線を迂回するように前記第１のメタル配線層上に配線される、又は前記第１のメタル配線層から異なるメタル配線層に切り換えて配線されることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記第１のメタル配線層は、前記複数の回路素子の少なくとも１つの回路素子の上層のメタル配線層であることを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記複数本の第１の配線は、等間隔又は規則的な間隔で平行に配線されることを特徴とする。

請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の半導体集積回路において、前記複数本の第１の配線は、その配線幅が、全て等しいことを特徴とする。

請求項５記載の発明は、前記請求項４記載の半導体集積回路において、前記各信号配線の少なくとも１つは、その配線幅が、前記第１の配線の配線幅と等しいことを特徴とする。

請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路において、前記各第１の配線は、電源配線であって、前記各電源配線は、電源電位に固定されていることを特徴とする。

請求項７記載の発明は、前記請求項１〜６の何れか１項に記載の半導体集積回路において、前記第１のメタル配線層の上層又は下層には第２のメタル配線層が配置され、前記第２のメタル配線層には、前記第１のメタル配線層に配線された複数本の第１の配線の各々に対して垂直方向に重なるように設けられた１本の電源幹線が配線されていることを特徴とする。

請求項８記載の発明は、前記請求項７記載の半導体集積回路において、互いに垂直に重なるように設けられた前記各第１の配線と前記電源幹線とが、それらの交差する箇所で、コンタクトにより互いに接続されることを特徴とする。

請求項９記載の発明は、前記請求項７又は８記載の半導体集積回路において、前記各第１の配線は、その配線長が、前記垂直方向に重なるように設けられた電源幹線の配線幅以下に設定されていることを特徴とする。

請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体集積回路において、前記複数本の第１の配線は、その延びる方向に並列に複数組配置されることを特徴とする。

請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路において、前記所定の回路素子は、スタンダードセルであることを特徴とする。

請求項１２記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路において、前記複数の回路素子には、機能ブロックを含むことを特徴とする。

請求項１３記載の発明は、前記請求項１〜１２の何れか１項に記載の半導体集積回路において、前記複数本の信号配線のうち、少なくとも１本の信号配線は、前記複数本の第１の配線のうちの２本の第１の配線間を配線され、他の少なくとも１本の信号配線は、前記第１の配線を迂回するように第１のメタル配線層上に配線され、さらに他の少なくとも１本の信号配線は、前記第１のメタル配線層から異なるメタル配線層に切り換えて配線されることを特徴とする。

請求項１４記載の発明は、複数の回路素子を有する半導体集積回路であって、前記複数の回路素子のうち、所定の何れかの回路素子は、前記複数の回路素子の中で回路幅が最小であり、前記所定の回路素子の回路幅よりも幅が広い領域範囲に、前記領域範囲の幅の方向とは直行する方向に延びるメタル配線禁止領域が互いに平行に複数、前記領域範囲の幅の方向に並んで第１のメタル配線層に配置されると共に、前記所定の回路素子に前記第１のメタル配線層を経由して接続される複数本の信号配線は、前記メタル配線禁止領域を迂回するように前記第１のメタル配線層上に配線される、又は前記第１のメタル配線層から異なるメタル配線層に切り換えて配線されることを特徴とする。

請求項１５記載の発明は、前記請求項１４記載の半導体集積回路において、前記第１のメタル配線層は、前記複数の回路素子の少なくとも１つの回路素子の上層のメタル配線層であることを特徴とする。

請求項１６記載の発明は、前記請求項１４又は１５記載の半導体集積回路において、前記複数のメタル配線禁止領域は、等間隔又は規則的な間隔で平行に配置されることを特徴とする。

請求項１７記載の発明は、前記請求項１４〜１６の何れか１項に記載の半導体集積回路において、前記複数のメタル配線禁止領域は、その領域幅が、全て等しいことを特徴とする。

請求項１８記載の発明は、前記請求項１７記載の半導体集積回路において、前記各信号配線の少なくとも１つは、その配線幅が、前記メタル配線禁止領域の領域幅と等しいことを特徴とする。

請求項１９記載の発明は、前記請求項１４〜１８の何れか１項に記載の半導体集積回路において、前記複数のメタル配線禁止領域は、その延びる方向に並列に複数配置されることを特徴とする。

以上により、請求項１〜１９記載の発明では、回路幅が最も小さい所定の回路素子への信号配線の接続については、その所定の回路素子近傍の領域で信号配線が混雑し易い。しかし、この回路素子近傍の領域には、予め第１の配線が複数本配置されていて、この所定の回路素子への各信号配線は、前記複数本の第１の配線のうち、２本の第１の配線間を配線される、又は第１のメタル配線層に配線された複数本の第１の配線を迂回するように前記第１のメタル配線層上に配線される、又は前記第１のメタル配線層から異なるメタル配線層に切り換えて配線されるので、前記第１のメタル配線層に前記各第１の配線を備えたことによって半導体集積回路内の信号配線対の信号配線間隔が広がるので、前記信号配線対が長距離に亘って微小な配線間隔で並走することが抑制される。また、従来のように事前にブロックセルを配置していなくても、多数のセルや回路素子の配置後は、配線の混雑が予想される領域に第１の配線が予め配線されるので、その後の信号配線の配線時には、既述のようにこれら信号配線が長く並走することを防止できるので、従来のブロックセルを配置することが不要となる。

特に、請求項２記載の発明では、従来のブロックセルが配置できない回路素子の上層であっても、複数本の第１の配線を配置することが可能であり、半導体集積回路内の信号配線対が長距離に亘って並走することが一層抑制される。

以上説明したように、請求項１〜１９記載の半導体集積回路によれば、回路幅が最も小さい所定の回路素子の近傍の領域には予め複数本の第１の配線が配置されて、前記所定の回路素子に接続される信号配線対の信号配線間隔が広がるので、クロストークを有効に抑制することが可能である。また、配線層を切り換えた配線パターンを有する従来のブロックセルを半導体集積回路内に設置するエリアを設ける必要がないので、半導体集積回路のレイアウト面積の増大を抑制することが可能である。

特に、請求項２記載の半導体集積回路によれば、回路素子の上層であっても複数本の第１の配線を配置することが可能であるので、半導体集積回路内でのクロストークを従来よりも一層抑制することが可能となる。

以下、本発明の実施形態の半導体集積回路を図面に基づいて説明する。

図１は、本発明の実施形態の半導体集積回路の全体構成のブロック図を示す。

同図において、６層メタル構造の半導体集積回路の回路基板１００上には、所定の機能を持った５個の回路素子１０１〜１０５が配置されている。５個のうち４個の回路素子１０１〜１０４は多数のスタンダードセルから成る機能ブロックであって、前記機能ブロック１０１〜１０３は第１層メタル〜第６層メタルを使用し、残り１個の機能ブロック１０４は第１層メタル〜第４層メタルを使用している。また、残り１個の回路素子１０５はスタンダードセルであって、第１層メタル〜第６層メタルを使用している。前記スタンダードセル１０５は前記５個の回路素子の中で回路幅が最小であり、その回路幅はＷｓである。

図１において、右下隅部のスタンダードセル１０５は、複数本の信号配線からなる信号配線群１１１によって前記機能ブロック１０１と接続され、信号配線群１１２によって前記機能ブロック１０２と接続され、信号配線群１１３によって前記機能ブロック１０４と接続されている。また、前記機能ブロック１０１と前記機能ブロック１０３とは、前記機能ブロック１０４の上層を介して、信号配線群１１４によって接続されている。

ここで、前記３個の機能ブロック１０１〜１０３及び前記スタンダードセル１０５は第１層メタル〜第６層メタルを使用しているので、その上層にメタル配線層を設けて信号配線を配線することは不可能であるが、前記機能ブロック１０４は第１層メタル〜第４層メタルを使用しているので、その上層の第５層メタル及び第６層メタルにメタル配線層を設けることによって信号配線を配線することが可能である。

半導体集積回路内の信号配線の自動配線ツールには、信号配線を極力最短経路で配線するという特徴があり、図１の半導体集積回路が従来の半導体集積回路であったときには、自動配線ツールを用いて信号配線の配線を行うと、前記スタンダードセル１０５には前記３つの機能ブロック１０１、１０２、１０４からの前記信号配線群１１１〜１１３が接続されているので、エリアＡの範囲で多くの信号配線が近似した配線経路となり、しかも、スタンダードセル１０５の配線幅が最小幅Ｗｓであるために、デザインルール上の最小信号配線間隔で長距離に亘って並走する可能性がある。

また、前記機能ブロック１０１と前記機能ブロック１０３とは、前記信号配線群１１４によって第５層のメタル配線層及び第６層のメタル配線層の２層分のメタル配線層を介して接続されるので、自動配線ツールを用いて信号配線の配線を行うと、前記信号配線群１１１〜１１３と同様にエリアＢの範囲で多くの信号配線が近似した配線経路となり、デザインルール上の最小信号配線間隔で長距離に亘って並走する可能性がある。

図２は、図１に示したエリアＡつまり、信号配線が長距離に亘って並走することを防止する必要のあるエリアの範囲内の配線を示した配線図である。

同図において、第３層のメタル配線層（第１のメタル配線層）には、互いに平行で配線幅が等しい複数本の第３層の電源配線（第１の配線）２０１〜２０５が図中上下方向に並んで配線され、これらの第３層の電源配線２０１〜２０５は、前記機能ブロック１０１〜１０４及び前記スタンダードセル１０５とは接続されない。前記複数本の第３層の電源配線２０１〜２０５は、隣接する２本の電源配線間に各々他の配線が１本のみ配線可能な配線間隔で等間隔に配線されている。また、前記第３層のメタル配線層の上層の第４層のメタル配線層（第２のメタル配線層）には、前記第３層の電源配線２０１〜２０５の各々に対して垂直方向に設けられた第４層の電源幹線２１１が配線されている。前記第３層の電源配線２０１〜２０５と前記第４層の電源幹線２１１とは、それらの交差する箇所で、コンタクト２２１〜２２５により互いに接続されていて、複数本の電源配線２０１〜２０５は接地電源電位ＶＳＳに固定されている。尚、前記電源幹線２１１は、第２層のメタル配線層に配線しても良い。

また、前記第３層の電源配線２０１〜２０５の延びる方向には、前記電源配線２０１〜２０５と並列に、複数本の第３層の電源配線２０６〜２１０が配置されている。前記電源配線２０１〜２０５と同様に、前記複数本の電源配線２０６〜２１０は、隣接する２本の電源配線間に各々他の配線が１本のみ配線可能な配線間隔で等間隔に配線されている。前記第３層の電源配線２０６〜２１０の上層の第４層のメタル配線層には、前記第３層の電源配線２０６〜２１０の各々に対して垂直方向に設けられた第４層の電源幹線２１２が配線されている。前記第３層の電源配線２０６〜２１０と前記第４層の電源幹線２１２とは、それらの交差する箇所で、コンタクト２２６〜２３０により互いに接続されていて、複数本の電源配線２０６〜２１０は接地電源電位ＶＳＳに固定されている。尚、前記電源幹線２１１と同様に、前記電源幹線２１２を第２層のメタル配線層に配線しても良い。

ここで、前記複数本の第３層の電源配線２０１〜２０５、２０６〜２１０は、複数本での配線範囲の幅Ｗｒが、上記の図１のスタンダードセル１０５の回路幅Ｗｓよりも広く（Ｗｒ＞Ｗｓ）、前記第３層の電源配線２０１〜２０５、２０６〜２１０の各電源配線の配線長Ｌａは前記第４層の電源幹線２１１、２１２の配線幅Ｗｔよりも狭く（Ｌａ＜Ｗｔ）設定されている。

上記の配線構造を有する本実施形態の半導体集積回路において、自動配線ツールを用いて、図１のスタンダードセル１０５に接続される５本の信号配線１１１Ａ、１１１Ｂ、１１２Ａ、１１３Ａ、１１３Ｂの配線を行うと、以下のように配線される。ここで、前記５本の信号配線１１１Ａ、１１１Ｂ、１１２Ａ、１１３Ａ、１１３Ｂの配線幅は、前記第３層の電源配線２０１〜２０５、２０６〜２１０と同じ配線幅である。図２において、前記信号配線１１２Ａは、図１の信号配線群１１２の信号配線であり、第３層の２本の電源配線２０１、２０２間及び、他の第３層の２本の電源配線２０６、２０７間を配線される。

前記信号配線１１３Ａ、１１３Ｂは、図１の信号配線群１１３の信号配線であり、前記信号配線１１３Ａは、第３層の電源配線２０２を迂回するように第３層のメタル配線層上に配線されると共に第３層の２本の電源配線２０７、２０８間を配線され、前記信号配線１１３Ｂは、第３層の２本の電源配線２０３、２０４間及び、他の第３層の２つの電源配線２０８、２０９間を配線される。

２本の信号配線１１１Ａ、１１１Ｂは、図１の信号配線群１１１の信号配線であり、前記信号配線１１１Ｂは、第３層の２本の電源配線２０４、２０５間及び、他の第３層の２本の電源配線２０９、２１０間を配線される。一方の前記信号配線１１１Ａは、その延びる方向に第３層の電源配線２０４が位置するために図中右方向に延びることができず、更に図中上下に他の信号配線１１３Ｂ、１１１Ｂが位置するために図中上下に迂回して第３層のメタル配線層上に配線することができないので、図３に示すように、コンタクト２２６を介して、第３層のメタル配線層Ｍ３及び第４層のメタル配線層Ｍ４の上層に位置する第５のメタル配線層Ｍ５上の信号配線２３１Ａに切り換えて配線される。

このように、前記５本の信号配線１１１Ａ、１１１Ｂ、１１２Ａ、１１３Ａ、１１３Ｂは、前記複数本の第３層の電源配線２０１〜２０５、２０６〜２１０の２本の電源配線間を配線される、又は前記第３層の電源配線２０１〜２０５、２０６〜２１０を迂回するように第３層のメタル配線層Ｍ３上に配線される、又は前記第３層のメタル配線層Ｍ３とは異なる第５層のメタル配線層Ｍ５に切り換えて配線される。これにより、エリアＡの範囲内で前記スタンダードセル１０５に接続される複数本の信号配線が近似した配線経路を並走して配線される場合であっても、デザインルール上の最小信号配線間隔で長距離に亘って並走することを有効に抑制でき、クロストークを有効に抑制することが可能である。

また、図１の機能ブロック１０４の上層の第５層のメタル配線層及び第６層のメタル配線層に、前記第３層のメタル配線層及び第４層のメタル配線層と同様に、複数本の第５層の電源配線及び第６層の電源配線を配線することによって、配線層が切り換えられた配線パターンを有するブロックセルを挿入することができない場合であっても、図１のエリアＢの範囲内でのクロストークを有効に抑制することが可能となる。

尚、図４に示すように、複数本の第３層の電源配線３０１〜３０７の配線間隔を規則的に設定した場合であっても、前記第３層の電源配線３０１〜３０７と同じ第３層のメタル配線層を経由してスタンダードセル１０５に接続される信号配線１１１〜１１３の信号配線間距離を広げることができ、クロストークがより一層低減できる。

以上の説明では、複数の回路素子１０１〜１０４を複数の機能ブロックとして半導体集積回路を構成したが、前記複数の回路素子１０１〜１０４の一部として、スタンダードセルを用いても良く、前記回路素子１０５は機能ブロックであっても良いのは勿論である。

また、第３層のメタル配線層に複数本の電源配線２０１〜２０５、２０６〜２１０を配線したが、複数本の電源配線を３並列以上に配線してもよいのは勿論である。

さらに、第４層の電源幹線２１１、２１２の配線幅をＷｔとしたが、各々の電源幹線で配線幅が異なっても良く、第３層の電源配線２０１〜２０５、２０６〜２１０の配線長をＬａとしたが、各々の電源配線の配線長は、その上層に配置される電源幹線２１１、２１２の配線幅以下の配線長であれば良いのは勿論である。

加えて、第３層のメタル配線層には電源配線２０１〜２０５、２０６〜２１０を配線したが、半導体集積回路内の複数の回路素子と接続されない配線（電源配線でない場合も含む）をメタル配線層に配線することや、これらの電源配線２０１〜２１０や電源幹線２１１、２１２の配線に代えて、信号配線等の特定の配線の配線を禁止するメタル配線禁止領域を用いても良いのは勿論である。

以上説明したように、本発明は、レイアウト面積を大幅に増加させることなくクロストークを有効に抑制できるので、特に、様々な回路素子を組み込んだ半導体集積回路等として有用である。

本発明の実施形態の半導体集積回路の全体構成を示すブロック図である。 同半導体集積回路内のメタル配線層中に形成された配線を示す配線図である。 同半導体集積回路内の配線図である図２のＣ−Ｃ線断面の配線を示す断面図である。 同半導体集積回路内の配線の変形例を示す配線図である。

符号の説明

１００ 半導体集積回路基板
１０１〜１０４ 機能ブロック（回路素子）
１０５ スタンダードセル（所定の回路素子）
１１１〜１１４ 信号配線群
１１１Ａ、１１１Ｂ、１１２Ａ、
１１３Ａ、１１３Ｂ、２３１ 信号配線
２０１〜２１０、３０１〜３０７ 第３層の第１の電源配線（第１の配線）
２１１、２１２、３１１ 第４層の電源幹線
２２１〜２３０、３２１〜３２７ コンタクト
Ｍ３ 第３層のメタル配線層（第１のメタル配線層）
Ｍ４ 第４層のメタル配線層（第２のメタル配線層）
Ｍ５ 第５層のメタル配線層

Claims (19)

1. 複数の回路素子を有する半導体集積回路であって、
   前記複数の回路素子のうち、何れかの所定の回路素子は、前記複数の回路素子の中で回路幅が最小であり、
   前記所定の回路素子の回路幅よりも幅が広い配線範囲に、この配線範囲の前記幅の方向とは直行する方向に延びる第１の配線が互いに平行に複数本、前記配線範囲の幅の方向に並んで第１のメタル配線層に配置され、前記第１の配線は、前記複数の回路素子と接続されないと共に、
   前記所定の回路素子に前記第１のメタル配線層を経由して接続される複数本の信号配線は、前記第１の配線を迂回するように前記第１のメタル配線層上に配線される、又は前記第１のメタル配線層から異なるメタル配線層に切り換えて配線される
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記第１のメタル配線層は、前記複数の回路素子の少なくとも１つの回路素子の上層のメタル配線層である
   ことを特徴とする半導体集積回路。
3. 前記請求項１又は２記載の半導体集積回路において、
   前記複数本の第１の配線は、等間隔又は規則的な間隔で平行に配線される
   ことを特徴とする半導体集積回路。
4. 前記請求項１〜３の何れか１項に記載の半導体集積回路において、
   前記複数本の第１の配線は、その配線幅が、全て等しい
   ことを特徴とする半導体集積回路。
5. 前記請求項４記載の半導体集積回路において、
   前記各信号配線の少なくとも１つは、その配線幅が、前記第１の配線の配線幅と等しい
   ことを特徴とする半導体集積回路。
6. 前記請求項１〜５の何れか１項に記載の半導体集積回路において、
   前記各第１の配線は、電源配線であって、
   前記各電源配線は、電源電位に固定されている
   ことを特徴とする半導体集積回路。
7. 前記請求項１〜６の何れか１項に記載の半導体集積回路において、
   前記第１のメタル配線層の上層又は下層には第２のメタル配線層が配置され、
   前記第２のメタル配線層には、前記第１のメタル配線層に配線された複数本の第１の配線の各々に対して垂直方向に重なるように設けられた１本の電源幹線が配線されている
   ことを特徴とする半導体集積回路。
8. 前記請求項７記載の半導体集積回路において、
   互いに垂直に重なるように設けられた前記各第１の配線と前記電源幹線とが、それらの交差する箇所で、コンタクトにより互いに接続される
   ことを特徴とする半導体集積回路。
9. 前記請求項７又は８記載の半導体集積回路において、
   前記各第１の配線は、その配線長が、前記垂直方向に重なるように設けられた電源幹線の配線幅以下に設定されている
   ことを特徴とする半導体集積回路。
10. 前記請求項１〜９の何れか１項に記載の半導体集積回路において、
    前記複数本の第１の配線は、その延びる方向に並列に複数組配置される
    ことを特徴とする半導体集積回路。
11. 前記請求項１〜１０の何れか１項に記載の半導体集積回路において、
    前記所定の回路素子は、スタンダードセルである
    ことを特徴とする半導体集積回路。
12. 前記請求項１〜１０の何れか１項に記載の半導体集積回路において、
    前記複数の回路素子には、機能ブロックを含む
    ことを特徴とする半導体集積回路。
13. 前記請求項１〜１２の何れか１項に記載の半導体集積回路において、
    前記複数本の信号配線のうち、少なくとも１本の信号配線は、前記複数本の第１の配線のうちの２本の第１の配線間を配線され、他の少なくとも１本の信号配線は、前記第１の配線を迂回するように第１のメタル配線層上に配線され、さらに他の少なくとも１本の信号配線は、前記第１のメタル配線層から異なるメタル配線層に切り換えて配線される
    ことを特徴とする半導体集積回路。
14. 複数の回路素子を有する半導体集積回路であって、
    前記複数の回路素子のうち、所定の何れかの回路素子は、前記複数の回路素子の中で回路幅が最小であり、
    前記所定の回路素子の回路幅よりも幅が広い領域範囲に、前記領域範囲の幅の方向とは直行する方向に延びるメタル配線禁止領域が互いに平行に複数、前記領域範囲の幅の方向に並んで第１のメタル配線層に配置されると共に、
    前記所定の回路素子に前記第１のメタル配線層を経由して接続される複数本の信号配線は、前記メタル配線禁止領域を迂回するように前記第１のメタル配線層上に配線される、又は前記第１のメタル配線層から異なるメタル配線層に切り換えて配線される
    ことを特徴とする半導体集積回路。
15. 前記請求項１４記載の半導体集積回路において、
    前記第１のメタル配線層は、前記複数の回路素子の少なくとも１つの回路素子の上層のメタル配線層である
    ことを特徴とする半導体集積回路。
16. 前記請求項１４又は１５記載の半導体集積回路において、
    前記複数のメタル配線禁止領域は、等間隔又は規則的な間隔で平行に配置される
    ことを特徴とする半導体集積回路。
17. 前記請求項１４〜１６の何れか１項に記載の半導体集積回路において、
    前記複数のメタル配線禁止領域は、その領域幅が、全て等しい
    ことを特徴とする半導体集積回路。
18. 前記請求項１７記載の半導体集積回路において、
    前記各信号配線の少なくとも１つは、その配線幅が、前記メタル配線禁止領域の領域幅と等しい
    ことを特徴とする半導体集積回路。
19. 前記請求項１４〜１８の何れか１項に記載の半導体集積回路において、
    前記複数のメタル配線禁止領域は、その延びる方向に並列に複数配置される
    ことを特徴とする半導体集積回路。

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