JP2007149170A - 不揮発性メモリ回路及びその駆動方法 - Google Patents

Abstract

【課題】三次元構造を有する不揮発性メモリに於ける読み出しディスターブ、及び書き込みディスターブの影響を回避した信頼性の高い、高速、大記憶容量の低ビットコストの不揮発性メモリを提供する。
【解決手段】メモリセルを構成する可変抵抗材料の電気抵抗値が急激に変化する電圧スレッシュホールド（閾値）を考慮して、メモリセルに接続されたワード線及びビット線に印加する電圧の電位を確定する。
【選択図】図４

Description

本発明は、電気的に動作するメモリに関し、特に、記録の保持に電源が不要な不揮発性メモリ回路及びその駆動方法に関する。

近年、高度情報化社会の急激な進展により、高速、大容量のデータを扱う必要性が増大している。そのデータを保存するために、高速で不揮発性のメモリの実現が期待されている。

不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦＲＡＭと称す）が既に市場に投入され、携帯電話機やデジタルカメラ（ＤＳＣと称す）等で使うメモリ・カードが急進している。しかも、１Ｍバイト当りの単価は既に０.１５米ドルを切り、年率２倍の大容量化と半分の低コスト化を実現してきた。これまでメモリ・カードは、ＭＰ３プレーヤ等の携帯型オーディオ機器やＤＳＣ向けのデータ格納用の記録媒体として市場が拡大してきた。

最近では、例えば、ＤＶＤレコーダやテレビで録画した番組をメモリ・カード経由で携帯電話機や携帯型情報機器等に取り込み再生する、というような機器間でのデータ交換に用いるブリッジ媒体としての用途が出てきた。これは、有線や無線のネットワークを代替するもので、ネットワークを使う場合と比較して、ユーザがより直感的な操作で扱え、携帯電話機など有料のネットワークを使う場合と比べて安価である。

更に、データ格納用メモリだけではなく、アプリケーション・ソフトウェアや大半のハードウェアの機能を搭載したメモリ・カードの開発も検討され始めた。こうなると、メモリやソフトウェアばかりか、大半のハードウェアすらセット機器に搭載しておく必要がなく、機器の小型、軽量、薄型化が可能になる。

このような背景から、不揮発性メモリには、更なる、ビットコストの低減化（大容量化、低コスト化）、及び高速化が求められている。

従来、高集積化を図ったクロスポイントメモリアレイや、更にクロスポイントメモリを垂直スタックして高密度、高集積化を図った三次元メモリアレイが提案され、例えば「特許第３６３９７８６号公報」に記載されたような、多段の柱部分をメモリセルとする三次元半導体メモリが教示されている。以下に、図面を用いて従来の技術を説明する。

図１２は、従来の三次元半導体不揮発性メモリ４０の断面図である。図１２の第１の導体４１と直交して、第２の導体４２が配置され、メモリセルの柱部分４３は第１の導体４１と第２の導体４２が交差するすべての垂直方向部分に形成される。第２の導体４２と直交して、第３の導体４４が配置され、メモリセルの柱部分４３は第２の導体４２と第３の導体４４が交差するすべての場所で形成される。同様にして、奇数の導体が一方向に延び、偶数の導体はそれと直交する方向に延び、これらの導体間に三次元的にメモリセルの柱部分が形成される。

図１３に、この従来の三次元半導体不揮発性メモリのメモリセル５０の透視図を示す。互いに直交する導体５１、５２に挟まれたメモリセルの柱部分５３は、ダイオード等から成るステアリング部５４とアンチヒューズ等から成る状態変化部５５で構成されている。
特許第３６３９７８６号公報

しかしながら、従来の三次元不揮発性メモリは、柱部分のメモリセルをステアリング部と状態変化部で構成するため、プロセスコストが高くなり、ビットコストを下げることが困難であった。

柱部分のメモリセルを、ステアリング部を除去して状態変化部のみで構成することにより、コストを低減化することができるが、ダイオード等から成るステアリング部を取り除いて、状態変化部のみでメモリセルを構成した場合、書き込み、読み出し動作において、アクセスするメモリセルに隣接するメモリセル（特に、アクセスするメモリセルに隣接する直上段又は直下段のメモリセル）へのリーク電流経路が発生するために、書き込み動作時には、書き込みディスターブが起こり、正しい書き込み動作ができず、また、読み出し動作時にも、読み出しディスターブが起こり、読み出し動作時に正しい電流値を評価することができない、という課題がある。

そこで、図１４に示す如く、アクセスするメモリセルに隣接する直上段又は直下段のメモリセルへのリーク電流経路を回避するために、（導体−状態変化部のみで構成するメモリセル−導体）の単位が繰り返されるごとに絶縁体を形成した不揮発性メモリが提案されている。

図１４（ａ）は、絶縁体が形成された不揮発性メモリ６０の構成を示す断面図である。この不揮発性メモリ６０は、基板１１の上に導体１、メモリセル１、導体２が形成されている。そして導体２の上には絶縁体６１が形成されている。この絶縁体６１の上に導体３、メモリセル２、導体４が形成されている。このように不揮発性メモリ６０では、（導体−状態変化部のみで構成するメモリセル−導体）の単位が繰り返されるごとに絶縁体６１が形成される構成になっている。

図１４（ａ）では、絶縁体６１の上下に隣接する導体２，３は互いに直交しているが、図１４（ｂ）に示すように絶縁体６１の上下に隣接する導体２，３は互いに平行に配置されていてもよい。

このように絶縁体６１を設けることにより、あるメモリセル（例えばメモリセル１）の可変抵抗材料６２１への電気的手段の印加によって他のメモリセル（例えばメモリセル２）の可変抵抗材料６２２が影響を受ける（抵抗値が変化してしまう等）という不都合を回避できる。

（導体−状態変化部のみで構成するメモリセル−導体）の単位が繰り返されるごとに絶縁体を形成することにより、アクセスするメモリセルに隣接する直上段又は直下段のメモリセルへのリーク電流経路を回避することができるが、この場合、絶縁体を形成する必要があるため、プロセスコストが高くなり、ビットコストを下げることが困難であるという課題を生じる。

上記問題に鑑み、本発明の目的は、金属酸化物やカルコゲナイド化合物等を可変抵抗材料とする三次元メモリに於いて、読み出しディスターブ、及び書き込みディスターブの影響を回避して、書き込み動作、リセット動作、及び読み出し動作を、同様の電圧制御回路を用いて行うことが出来る駆動方法を提供するものであり、信頼性の高い、高速、大記憶容量の不揮発性メモリを低コストで提供することである。

本発明の不揮発性メモリ回路は、略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有するメモリアレイと、メモリアレイに接続され、メモリアレイのワード線に電圧を印加するワード線駆動回路と、メモリアレイに接続され、メモリアレイのビット線に電圧を印加するビット線駆動回路と、ワード線駆動回路とビット線駆動回路に接続され、ワード線駆動回路とビット線駆動回路を制御する制御回路とを備え、前記制御回路は選択された可変抵抗材料に第１の規定値の電圧を印加し、選択されていない可変抵抗材料には第２の規定値の電圧を印加するようにワード線駆動回路とビット線駆動回路を制御することによって、前記選択された可変抵抗材料の抵抗値を増加／減少させることを特徴とする。

ここで、「可変抵抗材料」は、所定の条件（極性、振幅、パルス幅など）の直流電圧又はパルス電圧等の電圧を印加することにより、可変抵抗材料の抵抗値が変化するという特性を有する材料である。

また本発明の不揮発性メモリ回路は、略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有するメモリアレイと、メモリアレイに接続され、メモリアレイのワード線に電圧を印加するワード線駆動回路と、メモリアレイに接続され、メモリアレイのビット線に電圧を印加するビット線駆動回路と、ワード線駆動回路とビット線駆動回路に接続され、ワード線駆動回路とビット線駆動回路を制御する制御回路とを備え、前記制御回路は選択された可変抵抗材料には第３の規定値の電圧を印加し、選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料には電圧を印加しないようにワード線駆動回路とビット線駆動回路を制御することによって、前記選択された可変抵抗材料の抵抗値を読み取ることを特徴とする。

さらに本発明の不揮発性メモリ回路のワード線駆動回路は、パルス電圧を発生するパルス発生回路と、第１の規定値、第２の規定値、第３の規定値を設定する規定値設定回路とを有し、ワード線駆動回路もしくはビット線駆動回路は、可変抵抗材料に流れる電流を検出する電流検出回路をさらに有することが好ましい。

本発明の不揮発性メモリ回路の駆動方法は、メモリセルを構成する可変抵抗材料が金属酸化物又はカルコゲナイド化合物であることを特徴とし、この金属酸化物は、ペロブスカイト型構造、イルメナイト型構造、スピネル型構造の内のいずれかの結晶構造を有することが好ましく、又カルコゲナイド化合物は、ゲルマニウム、アンチモン、及びテルルを含有することが好ましく、更に、ゲルマニウム、アンチモン、及びテルルを含有すると共にインジウム、ガリウム、ビスマス、アルミニウム、錫、鉛、硼素、炭素、珪素、ランタノイド元素の内、少なくとも一種以上の添加元素を含有することがより好ましい。

この金属酸化物がペロブスカイト型構造を有する場合は、強誘電体材料、超巨大磁気抵抗（ＣＭＲ）材料、及び高温超伝導（ＨＴＳＣ）材料の内、少なくとも何れかであることが好ましく、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム、ジルコン酸ストロンチウム、マンガン酸カルシウムプラセオジウム、コバルト酸バリウムカルシウムガドリニウムの内、少なくとも何れかであることがより好ましい。

更に、ペロブスカイト型構造を有する金属酸化物は、ニオブ、クロム、バナジウム、スカンジウム又は他の遷移金属の内、少なくとも一種以上の添加元素を含有しても良い。

又、前記金属酸化物がイルメナイト型構造を有する場合は、強誘電体材料であることが好ましく、マグネシウム、インジウム、スカンジウム、亜鉛、銅、鉄のうち、少なくとも一種以上の添加元素を含有するニオブ酸リチウム又はタンタル酸リチウムであることがより好ましい。

又、金属酸化物がスピネル型構造を有する場合は、チタン酸マグネシウム、マグネシウム酸クロム、クロム酸ニッケル、マグネシウム酸アルミニウム、バナジウム酸アルミニウム、コバルト酸鉄、鉄酸化物、銅・鉄酸化物（銅フェライト）、亜鉛・鉄酸化物、マンガン・鉄酸化物、ニッケル・鉄酸化物の内のいずれかであることが好ましい。

更に、前記金属酸化物は、鉄酸化物、銅酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ニオブ酸化物、ジルコニウム酸化物、タングステン酸化物、ハフニウム酸化物、アルミニウム酸化物の内、少なくとも何れかであることが好ましい。

本発明の不揮発性メモリ回路の駆動方法は、略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から構成され、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有する不揮発性メモリ回路において、選択された可変抵抗材料には第１の規定値の電圧を印加し、選択されていない可変抵抗材料には第２の規定値の電圧を印加することによって、前記選択された可変抵抗材料の抵抗値を増加／減少させることを特徴とする。

このとき、前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたビット線には、前記選択された可変抵抗材料に接続されたワード線との電位差が前記第１の規定値となる電圧を印加し、前記選択された可変抵抗材料に接続されているワード線以外のワード線には、前記選択された可変抵抗材料に接続されたビット線に印加する電圧との電位差が前記第２の規定値となる電圧を印加することが好ましい。

また、前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたワード線に印加する電圧の電位は、前記選択された可変抵抗材料に接続されたビット線に印加する電圧の電位よりも低く設定することによって、前記選択された可変抵抗材料の抵抗値を減少させ、前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたワード線に印加する電圧の電位は、前記選択された可変抵抗材料に接続されたビット線に印加する電圧の電位よりも高く設定することによって、前記選択された可変抵抗材料の抵抗値を増加させることが好ましい。

このとき、前記選択された可変抵抗材料に接続されたワード線を０Ｖ（ＧＮＤレベル）に設定して前記選択された可変抵抗材料の抵抗値を減少させ、前記選択された可変抵抗材料に接続されたビット線を０Ｖ（ＧＮＤレベル）に設定して前記選択された可変抵抗材料の抵抗値を増加させることが好ましい。

また、本発明の不揮発性メモリ回路の駆動方法は、略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有する不揮発性メモリ回路において、選択された可変抵抗材料には第３の規定値の電圧を印加し、前記選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料には電圧を印加しないことによって、前記選択された可変抵抗材料の抵抗値を読み取ることを特徴とする。

このとき、前記選択された可変抵抗材料が接続されているワード線に印加する電圧と、前記選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料が接続されているビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料が接続されているワード線と上下方向に隣接するワード線に印加する電圧と、前記選択された可変抵抗材料が接続されているビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたワード線には、前記選択された可変抵抗材料に接続されたビット線との電位差が前記第３の規定値となる電圧を印加することによって、前記選択された可変抵抗材料の抵抗値を読み取ることが好ましい。

このとき、選択された可変抵抗材料に接続されたビット線を０Ｖ（ＧＮＤレベル）に設定して前記可変抵抗材料の抵抗値を読み取ることが好ましい。

さらに、前記第１の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド以上の電圧値であり、前記第２の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド未満の電圧値であり、前記第３の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド未満の電圧値であることが好ましい。また、前記電圧はパルス電圧であることが好ましい。

本発明に係る不揮発性メモリ回路及び不揮発性メモリ回路の駆動方法によれば、ペロブスカイト、イルメナイト、スピネル等の構造をもつ金属酸化物やカルコゲナイド化合物等を可変抵抗材料とする三次元メモリに於いて、読み出しディスターブ、及び書き込みディスターブの影響を回避した信頼性の高い高速、大記憶容量の不揮発性メモリを低コストで提供することが出来る。

更に、本発明に係る不揮発性メモリ回路及び不揮発性メモリの駆動方法によれば、書き込み動作、リセット動作、及び読み出し動作を、同様の電圧制御回路を用いて行うことが出来る。

以下、本発明の実施の形態に係る不揮発性メモリ回路及び不揮発性メモリについて図面を用いて説明する。尚、図面において実質的に同一の部材には同一の符号を付してその説明は繰り返さない。
（実施の形態１）
図１は、実施の形態１に係る不揮発性メモリ１０の構成を示す断面図である。この不揮発性メモリ１０は、シリコン、または表面がシリコン酸化物で被覆されたシリコン等の基板１１の上に電極層１が形成されている。電極層１には、略同一平面内で間隔をおいて平行に、複数の電極（導体）１２１が配置されている。電極層１の上には可変抵抗材料からなる記録層１が形成されている。記録層１は、与えられる電気的手段に応答して電気抵抗値が変化する金属酸化物やカルコゲナイド化合物等の可変抵抗材料の連続層（１つの膜）１３１で構成されている。記録層１の上には電極層２が形成されている。電極層２には、略同一平面内で間隔をおいて平行に、複数の電極（導体）１２２が配置されている。電極層１に配置されている複数の電極１２１と電極層２に配置されている複数の電極１２２とは概ね互いに直交している。

電極層２の上には順に記録層２、電極層３、記録層３、電極層４、記録層４、…が形成されている。記録層２，３，…は、与えられる電気的手段に応答して電気抵抗値が変化する金属酸化物又はカルコゲナイド化合物等の可変抵抗材料の連続層（１つの膜）１３２，１３３…で構成されている。電極層３，４，…には、略同一平面内で間隔をおいて平行に、複数の電極（導体）１２３，１２４…が配置されている。奇数番号の電極層に配置されている複数の電極１２３，…と偶数番号の電極層に配置されている複数の電極１２２，１２４…とは、概ね互いに直交し、連番号の電極層間に、電気的手段により電気抵抗値が変化する可変抵抗材料の連続層１３２，１３３，１３４…が設けられている。

最下層の電極１２１と最上層の電極を除き、奇数番号の電極層にある電極と偶数番号の電極層にある電極はともに、これらの電極の両面（上下の記録層）に設けられた可変抵抗材料と電気的に接続されている。

この電極１２１，１２２，…は、それ自体がワード線またはビット線であるか、ワード線またはビット線と接続されている。奇数番号の電極層にある電極１２１，１２３，…がワード線自体であるかワード線と接続されている場合は、偶数番号の電極層にある電極１２２，１２４，…がビット線自体であるかビット線と接続されている。その逆の場合は、奇数番号の電極層にある電極１２１，１２３，…がビット線自体であるかビット線と接続され、偶数番号の電極層にある電極１２２，１２４，…がワード線自体であるかワード線と接続されている。

そして、任意の電極間に電圧パルス或は電流パルス等の電気的手段を与えることにより、その電界が印加された両電極の交点に位置する領域のメモリセル（電極と可変抵抗材料の連続層１３１、１３２、１３３、１３４．．．の接触している領域がメモリセルになる。）を構成する可変抵抗材料の電気抵抗値を変化させ、情報（データ）の書き込み、リセット、及び読み出し動作を行う。

又、各電極１２１，１２２，…および各可変抵抗材料１３１，１３２，…の厚みは１０ｎｍ〜１μｍが好ましく、シリコン酸化物の厚みは０.１〜１μｍが好ましい。

尚、基板はシリコンに限定されるものではなく、アルミン酸ランタン、ニオブ酸リチウム、窒化チタン、又は他の材料の非晶質、多結晶又は単結晶のいずれかである任意の適切な基板材料である。

前記可変抵抗材料１３１，１３２，…は、電圧パルス或は電流パルス、直流電圧あるいは直流電流、交流電圧あるいは交流電流等の電気的手段を印加することにより電気抵抗値が変化する可変抵抗材料であれば良く、ペロブスカイト型構造、イルメナイト型構造、或はスピネル型構造等の結晶構造を有する金属酸化物、又はＧe-Ｓb-Ｔｅ系等のカルコゲナイド化合物が好ましい。

ペロブスカイト型構造を有する場合は、強誘電体材料、超巨大磁気抵抗（ＣＭＲ）材料、及び高温超伝導（ＨＴＳＣ）材料の内の少なくとも何れかであり、特に、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム、ジルコン酸ストロンチウム、マンガン酸カルシウムプラセオジウム、コバルト酸バリウムカルシウムガドリニウムの内、少なくとも何れかであることが好ましい。更に、ニオブ、クロム、バナジウム、スカンジウム又は他の遷移金属の内、少なくとも一種以上の添加元素を含有していても良い。

イルメナイト型構造を有する場合は、強誘電体材料であることが好ましく、マグネシウム、インジウム、スカンジウム、亜鉛、銅、鉄のうち少なくとも一種以上の添加元素を含有するニオブ酸リチウム又はタンタル酸リチウムであることが好ましい。

又、スピネル型構造を有する場合は、チタン酸マグネシウム、マグネシウム酸クロム、クロム酸ニッケル、マグネシウム酸アルミニウム、バナジウム酸アルミニウム、コバルト酸鉄、鉄酸化物、銅・鉄酸化物（銅フェライト）、亜鉛・鉄酸化物、マンガン・鉄酸化物、ニッケル・鉄酸化物のうち少なくとも何れかであることが好ましい。

また、前記金属酸化物は、鉄酸化物、銅酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ニオブ酸化物、タンタル酸化物、ジルコニウム酸化物、タングステン酸化物、ハフニウム酸化物、アルミニウム酸化物のうち少なくともいずれかであることが好ましい。

図２は、実施の形態１に係る不揮発性メモリ２０の別の構成を示す断面図である。この不揮発性メモリ２０では、記録層１，２，３，…は、与えられる電気的手段に応答して電気抵抗値が変化する可変抵抗材料の不連続層２３１，２３２，２３３…で構成されており、この点で図１の不揮発性メモリ１０と異なる。図２に示すように各記録層１，２，３，…は、直上の電極層に含まれる複数の電極と直下の電極層に含まれる複数の電極とで挟まれた領域（直上の電極層に含まれる電極からの垂線が直下の電極層に含まれる電極と交差する領域）にのみ可変抵抗材料が形成されている。

このように可変抵抗材料を不連続層で構成することにより、図１の連続層から成る可変抵抗材料の場合と比較して、略同一平面内で平行に配置された複数の電極の間隔が極めて狭くなった場合においても、メモリセル間のクロストークの影響を低減できるという効果を有する。

又、図３は、実施の形態１に係る不揮発性メモリ３０の別の構成を示す断面図である。この不揮発性メモリ３０では、基板１１と最下段の電極層１との間に、チタン、タンタル、チタン酸化物、タンタル酸化物等の密着層３４が形成されている。この密着層３４の厚みは、１０ｎｍ〜１００ｎｍが好ましい。また、最上段の電極層（ｎ＋１）はアルミニウム酸化物またはシリコン酸化物等の絶縁体３５で被覆されている。以上の点で図１の不揮発性メモリ１０と異なる。

このように図３に示す不揮発性メモリ３０では密着層３４が設けられているため、基板１１と最下段の電極層１の電極１２１との付着強度が向上し、また、最上段の電極層（ｎ＋１）が絶縁体３５で被覆されているため、不揮発性メモリ素子の信頼性を高めることができる。

尚、ここでは、可変抵抗材料が連続層の場合について述べたが、図２に示したように、可変抵抗材料が不連続層の場合であっても同様の効果を有する。また、複数の電極は概ね直交している例を示したが、必ずしも直交している必要はなく、互いに平行に配置されていても良い。

以下に、一例として、可変抵抗材料として厚み３００ｎｍの金属酸化物であるＰＣＭＯ（マンガン酸カルシウムプラセオジウム）材料を使用して形成した三次元構造を有する不揮発性メモリを用いた場合について説明する。このＰＣＭＯ材料は、正極性の電圧パルスを印加して電気抵抗値を低減させた後、負極性の電圧パルスを印加して電気抵抗値の増大を図ることが可能となる為、正極性パルスを印加した低抵抗状態をリセット状態、負極性パルスを印加した高抵抗状態を書き込み状態とした場合について、本発明の書き込み動作、リセット動作、及び読み出し動作について説明する。
（書き込み動作）
図４は本発明の実施の形態１に係るメモリセルへの書き込み動作を説明する回路図である。両電極の交点に位置する領域の可変抵抗材料（メモリセル）Ｒｃが４×４のマトリクス状に５段配置して構成されたメモリアレイを考える。

図４（ａ）は、図１〜図３を用いて説明した三次元構造を有する不揮発性メモリに於ける二段目の記録層３のメモリセルを構成する可変抵抗材料Ｒｃが４×４のマトリクス状に配置された状態の回路図を示し、図４（ｂ）は、図５に示す如く１０個のメモリセルを構成する可変抵抗材料Ｒｃが垂直方向に重ねて一つのスタックになっている状態の回路図を示している。尚、図４（ａ）及び図４（ｂ）に於けるワード線Ｗ₂₃とビット線Ｂ₂₃は同一物である。

各メモリセルを構成する可変抵抗材料Ｒｃの１端子はワード線に、他の１端子はビット線に接続されている。図４に於いてメモリアレイに隣接した周辺回路は省略している。

本発明に係るＰＣＭＯ材料の電気抵抗値が急激に変化する電圧パルスの振幅、即ちスレッシュホールド（閾値）は３.５Ｖ（パルス幅１００ｎｓ）であった。従ってメモリセル（可変抵抗材料）へのデータの書き込みは、可変抵抗材料を挟む電極間に３.５Ｖを超える振幅の電圧パルスを与えれば書き込み動作が可能である。

このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ（ＧＮＤレベル）とする。

選択されたメモリセルへの書き込み動作を実行する（選択メモリセル内の可変抵抗材料Ｒｃａの抵抗値を上昇させる）には、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているワード線Ｗ₂₃を０Ｖ（ＧＮＤレベル）とし、これと同電位になるように、選択メモリセルに接続されたビット線Ｂ₂₃以外のビット線を０Ｖ（ＧＮＤレベル）とする。

そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールドを超える電位差になるように、第１の規定値の電圧として正極性の４Ｖの電圧パルスを印加する。一方、可変抵抗材料Ｒｃａ以外の可変抵抗材料に第２の規定値の電圧を印加するために、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されていないワード線には、各メモリセルを構成する可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように第２の規定値の電圧として２Ｖの電圧パルスを印加する。各ワード線はワード線駆動回路（図示せず）により電位を確定する。

この入力条件の下では、図４に示すように、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ビット線Ｂ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、矢印Ａで示すワード電圧印加用ドライバに抜ける電流経路により、選択メモリセル内の可変抵抗材料Ｒｃａのみに第１の規定値の電圧としてスレッシュホールド以上の電圧を印加することができる。また、可変抵抗材料Ｒｃａ以外の可変抵抗材料には第２の規定値の電圧としてスレッシュホールド未満の電圧を印加するため、選択されたメモリセルを形成する可変抵抗材料Ｒｃａの電気抵抗値は、数百ｋΩ〜１ＭΩにまで上昇し、選択メモリセルへの書き込み動作を実行することができる。
（リセット動作）
図６は本発明の実施の形態１に係るメモリセルのリセット動作を説明する回路図である。図６（ａ）及び（ｂ）は図４と同様、（ａ）は三次元構造を有する不揮発性メモリに於ける二段目の記録層３のメモリセルを構成する可変抵抗材料Ｒｃが４×４のマトリクス状に配置された状態の回路図を示し、（ｂ）は、１０個のメモリセルを構成する可変抵抗材料Ｒｃが垂直方向に重ねて一つのスタックになっている状態の回路図を示している。図６（ａ）及び（ｂ）に於けるワード線Ｗ₂₃とビット線Ｂ₂₃は同一物である。

選択メモリセル内の可変抵抗材料Ｒｃａの抵抗値をリセットするには、選択メモリセル内の可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃を０Ｖ（ＧＮＤレベル）とし、これと同電位になるように、選択メモリセルに接続されたワード線Ｗ₂₃以外のワード線を０Ｖ（ＧＮＤレベル）とする。

そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているワード線Ｗ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールドを超える電位差になるように、正極性の４Ｖの電圧パルスを印加し、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されていないビット線には、各メモリセルを構成する可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように１Ｖの電圧パルスを印加する。

この入力条件の下では、図６に示すように、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ワード線Ｗ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、ビット線Ｂ₂₃に抜ける矢印Ａで示すビット電圧印加用ドライバに抜ける電流経路により、選択メモリセル内の可変抵抗材料Ｒｃａのみに第１の規定値の電圧としてスレッシュホールド以上の電圧を印加することができる。また、可変抵抗材料Ｒｃａ以外の可変抵抗材料には第２の規定値の電圧としてスレッシュホールド未満の電圧を印加するため、選択されたメモリセルを形成する可変抵抗材料Ｒｃａの電気抵抗値は、数百Ω〜数ｋΩにまで低減する。この一連の動作により、選択メモリセルのみに書き込み情報（データ）のリセット動作が行われることになる。
（読み出し動作）
図７は本発明の実施の形態１に係るメモリセルの読み出し動作を説明する回路図である。図７（ａ）及び（ｂ）は図４及び６と同様の回路図を示している。

このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ（ＧＮＤレベル）とする。

選択されたメモリセルの読み出し動作を実行するには、選択メモリセル内の可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃を０Ｖ（ＧＮＤレベル）とし、これと同電位になるように、選択メモリセルに接続されたワード線Ｗ₂₃以外のワード線を０Ｖ（ＧＮＤレベル）とする。

そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているワード線Ｗ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールド未満の電位差になるように、第３の規定値の電圧として正極性の１Ｖの電圧を印加し、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されていないビット線には、各メモリセルを構成する可変抵抗材料Ｒｃを挟む電極間が０Ｖの電位差になるように１Ｖの電圧を印加する。

この入力条件の下では、図７に示すように、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ワード線Ｗ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、ビット線Ｂ₂₃に抜ける矢印Ａで示すビット電圧印加用ドライバに抜ける電流経路により、選択メモリセル内の可変抵抗材料Ｒｃａのみに第３の規定値の電圧を印加することができる。その結果、選択メモリセルのみの読み出し動作を実行することができる。すなわちワード線Ｗ₂₃に接続されている、可変抵抗材料Ｒｃａ以外の可変抵抗材料に電流が流れると、ワード線Ｗ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、ビット線Ｂ₂₃に抜ける電流経路を流れる正確な電流値が測定できないので、ワード線Ｗ₂₃に接続されている、可変抵抗材料Ｒｃａ以外の可変抵抗材料に電流が流れないように、ワード線Ｗ₂₃を挟む上下のビット線（Ｂ₂₃は除く）Ｂ_2nとＢ_1n（ｎは１以上の整数）をワード線Ｗ₂₃と同電位となるようにした。
（実施の形態２）
以下、実施の形態１で説明した三次元構造を有する不揮発性メモリを用いて、高抵抗状態を書き込み状態、低抵抗状態をリセット状態とした場合について、他の実施の形態について説明する。
（書き込み動作）
図８は本発明の実施の形態２に係るメモリセルへの書き込み動作を説明する回路図である。実施の形態１と同様、両電極の交点に位置する領域の可変抵抗材料（メモリセル）Ｒｃが４×４のマトリクス状に５段配置して構成されたメモリアレイを考える。

図８（ａ）及び（ｂ）は実施の形態１と同様の回路図を示している。又、図８（ａ）及び（ｂ）に示すワード線Ｗ₂₃とビット線Ｂ₂₃は同一物である。

各メモリセルを構成する可変抵抗材料Ｒｃの１端子はワード線に、他の１端子はビット線に接続されている。図８に於いてメモリアレイに隣接した周辺回路は省略している。

本発明に係るＰＣＭＯ材料の電気抵抗値が急激に変化する電圧パルスの振幅、即ちスレッシュホールド（閾値）は３.５Ｖ（パルス幅１００ｎｓ）であった。従ってメモリセル（可変抵抗材料）へのデータの書き込みは、可変抵抗材料を挟む電極間に３.５Ｖを超える振幅の電圧パルスを与えれば書き込み動作が可能である。

このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ（ＧＮＤレベル）とする。

選択されたメモリセルへの書き込み動作を実行する（選択メモリセル内の可変抵抗材料Ｒｃａの抵抗値を上昇させる）には、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているワード線Ｗ₂₃には−４Ｖの電圧パルスを印加する。そして、これと同極性で同電位の電圧パルス−４Ｖを、選択メモリセルに接続されたビット線Ｂ₂₃以外のビット線に印加する。

また、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールドを超える電位差になるように、０Ｖ（ＧＮＤレベル）とする。そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されていないワード線には、各メモリセルを構成する可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように−２Ｖを印加する。各ワード線はワード電圧印加用ドライバ（図示せず）により電位を確定する。

この入力条件の下では、図８に示す様に、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ビット線Ｂ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、矢印Ａで示すワード電圧印加用ドライバに抜ける電流経路により、選択メモリセル内の可変抵抗材料Ｒｃａのみにスレッシュホールド以上の電圧を印加することができ、選択されたメモリセルを形成する可変抵抗材料Ｒｃａの電気抵抗値は、数百ｋΩ〜１ＭΩにまで上昇し、選択メモリセルへの書き込み動作を実行することができる。
（リセット動作）
図９は本発明の実施の形態２に係るメモリセルのリセット動作を説明する回路図である。選択メモリセル内の可変抵抗材料Ｒｃａの抵抗値をリセットするには、選択メモリセル内の可変抵抗材料Ｒｃａと接続されているワード線Ｗ₂₃に正極性の５Ｖの電圧パルスを印加する。そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールドを超える電位差になるように、１Ｖを印加し、これと同極性で同電位のパルス電圧１Ｖを、選択メモリセルを特定するワード線Ｗ₂₃以外のワード線に印加する。又、選択メモリセルと接続していない他のビット線には、可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように２Ｖを印加する。

この入力条件の下では、図９に示す様に、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ワード線Ｗ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、ビット線Ｂ₂₃に抜ける矢印Ａで示すビット電圧印加用ドライバに抜ける電流経路により、選択メモリセル内の可変抵抗材料Ｒｃａのみにスレッシュホールド以上の電圧を印加することができ、選択されたメモリセルを形成する可変抵抗材料Ｒｃａの電気抵抗値は、数百Ω〜数ｋΩにまで低減する。この一連の動作により、選択メモリセルのみに書き込み情報（データ）のリセット動作が行われることになる。
（読み出し動作）
図１０は本発明の実施の形態２に係るメモリセルの読み出し動作を説明する回路図である。このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ（ＧＮＤレベル）とする。

選択されたメモリセルの読み出し動作を実行するには、選択メモリセル内の可変抵抗材料Ｒｃａと接続されているワード線Ｗ₂₃に２Ｖの電圧を印加する。そして、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールド未満の電位差になるように、正極性の１Ｖの電圧を印加し、これと同極性で同電位の電圧１Ｖを、選択メモリセルを特定するワード線Ｗ₂₃以外のワード線に印加する。又、選択メモリセルと接続していない他のビット線には、可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように２Ｖを印加する。

この入力条件の下では、図１０に示すように、選択メモリセルを特定するビット線Ｂ₂₃とワード線Ｗ₂₃の間には、ワード線Ｗ₂₃から選択メモリセル内の可変抵抗材料Ｒｃａを通り、ビット線Ｂ₂₃に抜ける矢印Ａで示すビット電圧印加用ドライバに抜ける電流経路により、選択メモリセルのみの読み出し動作を実行することができる。
（実施の形態３）
以下、実施の形態１及び２で説明した三次元構造を有する不揮発性メモリを用いて、高抵抗状態を書き込み状態、低抵抗状態をリセット状態とした場合について、書き込み動作の後、同様の電圧制御回路を用いて読み出し動作を実行した場合の実施の形態について説明する。

本発明に係るＰＣＭＯ材料の電気抵抗値が急激に変化する電圧パルスの振幅、即ちスレッシュホールド（閾値）は３.５Ｖ（パルス幅１００ｎｓ）であったので、選択されたメモリセルの可変抵抗材料を挟む電極間に３.５Ｖを超える振幅の電圧パルスを与え、実施の形態１又は２で説明した書き込み動作を実行した。

その後、続いて、選択メモリセル内の可変抵抗材料と接続されているワード線に２Ｖの電圧を印加し、選択メモリセルを形成する可変抵抗材料に接続されているビット線には、可変抵抗材料を挟む電極間がスレッシュホールド未満の電位差になるように、正極性の１Ｖの電圧を印加し、これと同極性で同電位の電圧１Ｖを、選択メモリセルに接続されていないワード線に印加し、選択メモリセルと接続していないビット線には、可変抵抗材料を挟む電極間が０Ｖの電位差になるように正極性の２Ｖの電圧を印加することにより、選択メモリセルのみの読み出し動作を実行した。

更に、選択メモリセル内の可変抵抗材料と接続されているワード線に正極性の５Ｖの電圧パルスを印加し、選択メモリセルを形成する可変抵抗材料に接続されているビット線には、可変抵抗材料を挟む電極間がスレッシュホールドを超える電位差になるように、１Ｖを印加し、これと同極性で同電位のパルス電圧１Ｖを、選択メモリセルと接続されていないワード線に印加し、選択メモリセルと接続していない他のビット線には、可変抵抗材料を挟む電極間がスレッシュホールド未満の電位差になるように２Ｖを印加することにより、選択メモリセルの書き込み情報（データ）のリセット動作を行った。

また上記の実施の形態における（書き込み動作）において、ワード線とビット線に印加する電圧の極性を逆にすることによって（リセット動作）を実現することも可能である。すなわち、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているワード線Ｗ₂₃を０Ｖ（ＧＮＤレベル）とし、これと同電位になるように、選択メモリセルに接続されたビット線Ｂ₂₃以外のビット線を０Ｖ（ＧＮＤレベル）とし、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されているビット線Ｂ₂₃には、可変抵抗材料Ｒｃａを挟む電極間がスレッシュホールドを超える電位差になるように、負極性の−４Ｖの電圧パルスを印加し、選択メモリセルを形成する可変抵抗材料Ｒｃａに接続されていないワード線には、各メモリセルを構成する可変抵抗材料Ｒｃを挟む電極間がスレッシュホールド未満の電位差になるように−２Ｖの電圧パルスを印加すればよい。
《その他の実施形態》
上記実施形態１から３は、以下に示す構成であってもよい。

可変抵抗材料として、カルコゲナイド化合物を用いた三次元構造を有する不揮発性メモリであってもよく、このカルコゲナイド化合物は、ゲルマニウム、アンチモン、及びテルルを含有することが好ましい。

このカルコゲナイド化合物は、電気的手段により、高抵抗状態の非晶質（アモルファス）状態と低抵抗状態の結晶質状態に相変化する。電圧印加によるジュール熱の発生で、高抵抗の非晶質（アモルファス）状態から低抵抗の結晶質状態に変化し、一方、電圧印加によるジュール熱の発生で、一旦、結晶質の融点以上の温度に上げて、結晶を溶融し、その時点で印加電圧をＧＮＤレベルに下げてやれば、高温からの急冷で、結晶質状態から非晶質状態に変化する。

つまり、高抵抗の非晶質（アモルファス）状態と低抵抗の結晶質状態の相互切り替えは、印加するパルス電圧で制御され、高抵抗状態を書き込み状態、低抵抗状態をリセット状態とした場合について、本発明の書き込み動作、リセット動作、及び読み出し動作は、同様の電圧制御回路を用いて実行することができる。

更に、ゲルマニウム、アンチモン、及びテルルを含有するカルコゲナイド化合物が、インジウム、ガリウム、ビスマス、アルミニウム、錫、鉛、硼素、炭素、珪素、ランタノイド元素の内、少なくとも一種以上の添加元素を含有することにより、融点が下がるため、溶融温度の低下が図れ、低消費電力化が可能になる。
（実施の形態４）
図１１は、実施の形態１〜３に示した不揮発性メモリ回路の周辺回路を含めた構成を示す図である。この不揮発性メモリ回路は、メモリアレイ１０００と、ワード線駆動回路１１００と、ビット線駆動回路１２００と、制御部１３００と、パルス発生回路１４００と、レベルシフト回路１５００と、電圧発生回路１６００とを備えている。

メモリアレイ１０００には、実施の形態１〜３に示した三次元構造を有する不揮発性メモリセルアレイが構成されている。

ワード線駆動回路１１００は、メモリアレイ１０００内のメモリセルへの書き込み・読み出し・リセット時に各ワード線に所定の電圧（パルス電圧、グランド電圧等）を与える。電圧の与え方については実施の形態１〜３において説明したとおりである。ワード線駆動回路１１００内には複数のセレクタ１１０１が設けられている。各セレクタ１１０１は、メモリアレイ１０００内の各ワード線に対応しており、制御部１３００からの制御信号ａに応じた電圧を選択して対応ワード線に与える。

ビット線駆動回路１２００は、メモリアレイ１０００内のメモリセルへの書き込み・読み出し・リセット時に各ビット線に所定の電圧（パルス電圧、グランド電圧等）を与え、読み出し時には、選択メモリセルに対応するビット線を流れる電流を検出する。電圧の与え方については実施の形態１〜３において説明したとおりである。ビット線駆動回路１２００内には複数のセレクタ１２０１と複数の電流検出回路１２０２とが設けられている。各セレクタ１２０１は、メモリアレイ１０００内の各ビット線に対応しており、制御部１３００からの制御信号ｂに応じた電圧を選択して対応ビット線に与える。各電流検出回路１２０２は、メモリアレイ１０００内の各ビット線に対応しており、読み出し時に対応ビット線を流れる電流を検出する。

パルス発生回路１４００により生成されたパルス電圧は複数のレベルシフト回路１５００により振幅が調整され、振幅の異なる複数のパルス電圧Ｖ１〜Ｖ３が生成される。パルス電圧の数および振幅レベルは、メモリアレイ１０００内のメモリセルへのアクセス時にワード線およびビット線に与える電圧に応じて定められる。電圧の与え方については実施の形態１〜３において説明したとおりである。制御部１３００は、パルス発生回路１４００からのパルス出力のタイミング等の制御を制御信号ｃにより行う。

電圧発生回路１６００は、メモリアレイ１０００内のメモリセルからのデータ読み出し時にワード線および／またはビット線に与えられる電圧ＶＲ１〜ＶＲ２を発生する。発生する電圧レベルおよび数は、メモリアレイ１０００内のメモリセルへのアクセス時にワード線および／またはビット線に与える電圧に応じて定められる。読み出し時の電圧の与え方については実施の形態１〜３において説明したとおりである。制御部１３００は、電圧発生回路１６００からの電圧出力のタイミング等の制御を制御信号ｄにより行う。

レベルシフト回路１５００からのパルス電圧Ｖ１〜Ｖ３、電圧発生回路１６００からの電圧ＶＲ１〜ＶＲ２、およびグランド電圧ＧＮＤがワード線駆動回路１１００内の各セレクタ１１０１およびビット線駆動回路１２００内の各セレクタ１２０１に与えられる。制御部１３００は、メモリアレイ１０００内のメモリセルへのアクセス時にワード線およびビット線に与える電圧に応じて、各セレクタ１１０１，１２０１にどの電圧を選択してワード線，ビット線に出力するかを制御信号ａ，ｂにより指定する。電圧の与え方については実施の形態１〜３において説明したとおりである。

なお、図１１の例では、ビット線駆動回路１２００内に電流検出回路１２０２を設けるようにしたが、ワード線駆動回路１１００内に各ワード線に対応させて複数の電流検出回路を設け、読み出し時に対応ワード線を流れる電流をこの電流検出回路により検出するようにしてもよい。

本発明によれば、読み出しディスターブ、及び書き込みディスターブの影響を回避した信頼性の高い、高速、大記憶容量の不揮発性メモリを低コストで実現することができ、この不揮発性メモリを用いればセット機器の小型、軽量、薄型化が可能になる。

本発明の実施の形態１、２、又は３に係る不揮発性メモリの構成を示す断面図。 本発明の実施の形態１、２、又は３に係る不揮発性メモリの構成を示す断面図。 本発明の実施の形態１、２、又は３に係る不揮発性メモリの構成を示す断面図。 本発明の実施の形態１に係るメモリセルへの書き込み動作を説明する回路図。 本発明の実施の形態１、２、又は３に係るメモリセルを構成する可変抵抗材料が垂直方向に重ねて一つのスタックになっている状態を示す断面図。 本発明の実施の形態１に係るメモリセルのリセット動作を説明する回路図。 本発明の実施の形態１に係るメモリセルの読み出し動作を説明する回路図。 本発明の実施の形態２に係るメモリセルへの書き込み動作を説明する回路図。 本発明の実施の形態２に係るメモリセルのリセット動作を説明する回路図。 本発明の実施の形態２に係るメモリセルの読み出し動作を説明する回路図。 周辺回路を含めた不揮発性メモリ回路の構成を示す図。 従来の三次元構造を有する不揮発性メモリの断面図。 図１２のメモリセルの透視図。 従来の三次元構造を有する不揮発性メモリの断面図。

符号の説明

１０、２０、３０ 不揮発性メモリ
１１ 基板
１２１，１２２，１２３，１２４，１２５，１２６，１２７ 電極
１３１，１３２，１３３，１３４，２３１，２３２，２３３，２３４，２３５，２３６ 可変抵抗材料
３４ 密着層
３５ 絶縁体
１０００ メモリアレイ
１１００ ワード線駆動回路
１１０１，１２０１ セレクタ
１２００ ビット線駆動回路
１２０２ 電流検出回路
１３００ 制御部
１４００ パルス発生回路
１５００ レベルシフト回路
１６００ 電圧発生回路

Claims (26)

1. 略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有するメモリアレイと、
   メモリアレイに接続され、メモリアレイのワード線に電圧を印加するワード線駆動回路と、
   メモリアレイに接続され、メモリアレイのビット線に電圧を印加するビット線駆動回路と、
   ワード線駆動回路とビット線駆動回路に接続され、ワード線駆動回路とビット線駆動回路を制御する制御回路とを備え、
   前記制御回路は選択された可変抵抗材料に第１の規定値の電圧を印加し、選択されていない可変抵抗材料には第２の規定値の電圧を印加するようにワード線駆動回路とビット線駆動回路を制御することによって、前記選択された可変抵抗材料の抵抗値を増加／減少させることを特徴とする、
   不揮発性メモリ回路。
2. 略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有するメモリアレイと、
   メモリアレイに接続され、メモリアレイのワード線に電圧を印加するワード線駆動回路と、
   メモリアレイに接続され、メモリアレイのビット線に電圧を印加するビット線駆動回路と、
   ワード線駆動回路とビット線駆動回路に接続され、ワード線駆動回路とビット線駆動回路を制御する制御回路とを備え、
   前記制御回路は選択された可変抵抗材料には第３の規定値の電圧を印加し、選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料には電圧を印加しないようにワード線駆動回路とビット線駆動回路を制御することによって、前記選択された可変抵抗材料の抵抗値を読み取ることを特徴とする、
   不揮発性メモリ回路。
3. ワード線駆動回路は、パルス電圧を発生するパルス発生回路と、
   第１の規定値、第２の規定値、第３の規定値を設定する規定値設定回路とをさらに有することを特徴とする、
   請求項１または２に記載の不揮発性メモリ回路。
4. ワード線駆動回路もしくはビット線駆動回路は、可変抵抗材料に流れる電流を検出する電流検出回路をさらに有することを特徴とする、
   請求項１から３のいずれかに記載の不揮発性メモリ回路。
5. 可変抵抗材料が金属酸化物であることを特徴とする請求項１から４のいずれかに記載の不揮発性メモリ回路。
6. 可変抵抗材料がカルコゲナイド化合物であることを特徴とする請求項１から４のいずれかに記載の不揮発性メモリ回路。
7. 金属酸化物がペロブスカイト型構造、イルメナイト型構造、スピネル型構造の内のいずれかの結晶構造を有することを特徴とする請求項５に記載の不揮発性メモリ回路。
8. 金属酸化物が鉄酸化物、銅酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ニオブ酸化物、タンタル酸化物、ジルコニウム酸化物、タングステン酸化物、ハフニウム酸化物、アルミニウム酸化物の内、少なくとも何れかであることを特徴とする請求項５に記載の不揮発性メモリ回路。
9. ペロブスカイト型構造を有する金属酸化物が、強誘電体材料、超巨大磁気抵抗（ＣＭＲ）材料、及び高温超伝導（ＨＴＳＣ）材料の内、少なくとも何れかであることを特徴とする請求項７に記載の不揮発性メモリ回路。
10. 前記ペロブスカイト型構造を有する金属酸化物が、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム、ジルコン酸ストロンチウム、マンガン酸カルシウムプラセオジウム、コバルト酸バリウムカルシウムガドリニウムの内、少なくとも何れかであることを特徴とする請求項７または９に記載の不揮発性メモリ回路。
11. 前記ペロブスカイト型構造を有する金属酸化物は、ニオブ、クロム、バナジウム、スカンジウム又は他の遷移金属の内、少なくとも一種以上の添加元素を含有することを特徴とする請求項１０に記載の不揮発性メモリ回路。
12. イルメナイト型構造を有する金属酸化物が強誘電体材料であることを特徴とする請求項７に記載の不揮発性メモリ回路。
13. イルメナイト型構造を有する金属酸化物が、マグネシウム、インジウム、スカンジウム、亜鉛、銅、鉄のうち、少なくとも一種以上の添加元素を含有するニオブ酸リチウム又はタンタル酸リチウムであることを特徴とする請求項１２に記載の不揮発性メモリ回路。
14. スピネル型構造を有する金属酸化物が、チタン酸マグネシウム、マグネシウム酸クロム、クロム酸ニッケル、マグネシウム酸アルミニウム、バナジウム酸アルミニウム、コバルト酸鉄、鉄酸化物、銅・鉄酸化物（銅フェライト）、亜鉛・鉄酸化物、マンガン・鉄酸化物、ニッケル・鉄酸化物のうちのいずれかであることを特徴とする請求項７に記載の不揮発性メモリ回路。
15. カルコゲナイド化合物が、ゲルマニウム、アンチモン、及びテルルを含有することを特徴とする請求項６に記載の不揮発性メモリ回路。
16. カルコゲナイド化合物が、ゲルマニウム、アンチモン、及びテルルを含有すると共にインジウム、ガリウム、ビスマス、アルミニウム、錫、鉛、硼素、炭素、珪素、ランタノイド元素の内、少なくとも一種以上の添加元素を含有することを特徴とする請求項６に記載の不揮発性メモリ回路。
17. 略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から構成され、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有する不揮発性メモリ回路の駆動方法であって、
    選択された可変抵抗材料には第１の規定値の電圧を印加し、選択されていない可変抵抗材料には第２の規定値の電圧を印加することによって、前記選択された可変抵抗材料の抵抗値を増加／減少させることを特徴とする、
    不揮発性メモリ回路の駆動方法。
18. 前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、
    前記選択された可変抵抗材料に接続されたビット線には、前記選択された可変抵抗材料に接続されたワード線との電位差が前記第１の規定値となる電圧を印加し、
    前記選択された可変抵抗材料に接続されているワード線以外のワード線には、前記選択された可変抵抗材料に接続されたビット線に印加する電圧との電位差が前記第２の規定値となる電圧を印加することを特徴とする、
    請求項１７に記載の不揮発性メモリ回路の駆動方法。
19. 前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたワード線に印加する電圧の電位は、前記選択された可変抵抗材料に接続されたビット線に印加する電圧の電位よりも低く設定することによって、前記選択された可変抵抗材料の抵抗値を減少させ、
    前記選択された可変抵抗材料に接続されたワード線及び前記選択された可変抵抗材料に接続されたビット線以外のビット線に印加する電圧が同電位であり、前記選択された可変抵抗材料に接続されたワード線に印加する電圧の電位は、前記選択された可変抵抗材料に接続されたビット線に印加する電圧の電位よりも高く設定することによって、前記選択された可変抵抗材料の抵抗値を増加させることを特徴とする、
    請求項１７または１８に記載の不揮発性メモリ回路の駆動方法。
20. 前記選択された可変抵抗材料に接続されたワード線を０Ｖ（ＧＮＤレベル）に設定して前記選択された可変抵抗材料の抵抗値を減少させ、
    前記選択された可変抵抗材料に接続されたビット線を０Ｖ（ＧＮＤレベル）に設定して前記選択された可変抵抗材料の抵抗値を増加させることを特徴とする、
    請求項１７から１９のいずれかに記載の不揮発性メモリ回路の駆動方法。
21. 略同一平面内で間隔を置いて配置されたビット線を含む複数の第１の電極と、略同一平面内で間隔を置いて配置されたワード線を含む複数の第２の電極と、前記第１の電極と前記第２の電極に挟まれた可変抵抗材料から成り、前記第１の電極と前記第２の電極は互いに交差して複数段配置された三次元構造を有する不揮発性メモリ回路の駆動方法であって、
    選択された可変抵抗材料には第３の規定値の電圧を印加し、前記選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料には電圧を印加しないことによって、前記選択された可変抵抗材料の抵抗値を読み取ることを特徴とする、
    不揮発性メモリ回路の駆動方法。
22. 前記選択された可変抵抗材料が接続されているワード線に印加する電圧と、前記選択された可変抵抗材料が接続されているワード線に接続される選択されていない可変抵抗材料が接続されているビット線に印加する電圧が同電位であり、
    前記選択された可変抵抗材料が接続されているワード線と上下方向に隣接するワード線に印加する電圧と、前記選択された可変抵抗材料が接続されているビット線に印加する電圧が同電位であり、
    前記選択された可変抵抗材料に接続されたワード線には、前記選択された可変抵抗材料に接続されたビット線との電位差が前記第３の規定値となる電圧を印加することを特徴とする、
    請求項２１に記載の不揮発性メモリ回路の駆動方法。
23. 選択された可変抵抗材料に接続されたビット線を０Ｖ（ＧＮＤレベル）に設定して前記可変抵抗材料の抵抗値を読み取ることを特徴とする、
    請求項２１または２２に記載の不揮発性メモリ回路の駆動方法。
24. 前記第１の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド以上の電圧値であり、
    前記第２の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド未満の電圧値であることを特徴とする、
    請求項１７または１８に記載の不揮発性メモリ回路の駆動方法。
25. 前記第３の規定値は、前記可変抵抗材料の電気抵抗値が急激に変化するスレッシュホールド未満の電圧値であることを特徴とする、
    請求項２１または２２に記載の不揮発性メモリ回路の駆動方法。
26. 前記電圧はパルス電圧であることを特徴とする、
    請求項１７から２５のいずれかに記載の不揮発性メモリ回路の駆動方法。

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