JP2007036362A - 撮像装置及びその駆動制御方法 - Google Patents

Abstract

【課題】 多画素ＣＣＤを搭載した撮像装置の消費電力の低減を図る。
【解決手段】 ＣＣＤ型固体撮像素子３と、ＣＣＤ型固体撮像素子３の出力信号をアナログ信号処理するアナログ信号処理部４と、アナログ信号処理部４の出力信号をデジタル信号に変換するＡ／Ｄ変換部５と、Ａ／Ｄ変換部５から出力されるデジタルの画像信号を処理する画像信号処理部６とを備える撮像装置において、ＣＣＤ型固体撮像素子３の水平転送路出力段アンプのリセット周期を通常時のリセット周期より延ばしたときにアナログ信号処理部４とＡ／Ｄ変換部５と画像信号処理部６の動作クロックを前記通常時の動作クロックより遅くする制御手段（８，１５）を備える。
【選択図】 図１

Description

本発明はＣＣＤ型の固体撮像素子を搭載したデジタルカメラ等の撮像装置及びその駆動制御方法に係り、特に、消費電力の低減を図ることができる撮像装置及びその駆動制御方法に関する。

ＣＣＤ型の固体撮像素子では、例えば下記特許文献１に記載されている様に、水平転送路の出力段に設けられたフローティングディフュージョンアンプ（ＦＤＡ）のリセット動作を複数の水平転送に対して１回の割合で行い、これにより水平方向に隣接する画素の信号電荷を混合し、信号のＳ／Ｎを劣化させることなく感度を上げている。

特開平５―２０７３７８号公報

上述した出力段アンプの駆動方法を採用すると、信号感度の向上の他、固体撮像素子の出力段アンプＦＤＡの消費電力も低減される。

しかし、近年の固体撮像素子は、１０００万画素を超える超多画素化を図ったものが現れ、動作クロックを高周波化しないと高速に画像データを固体撮像素子から読み出すことができなくなっている。このため、ＣＣＤ型固体撮像素子の出力段アンプＦＤＡのリセット回数を減らして省エネルギを図っただけでは、超多画素の固体撮像素子を搭載した撮像装置の消費電力を低減することはできない。

本発明の目的は、撮像装置の消費電力の低減を図ることができる駆動制御方法及び省エネルギ化を図った撮像装置を提供することにある。

本発明の撮像装置は、ＣＣＤ型固体撮像素子と、該ＣＣＤ型固体撮像素子の出力信号をアナログ信号処理するアナログ信号処理部と、該アナログ信号処理部の出力信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部から出力されるデジタルの画像信号を処理する画像信号処理部とを備える撮像装置において、前記ＣＣＤ型固体撮像素子の水平転送路出力段アンプのリセット周期を通常時のリセット周期より延ばしたときに前記アナログ信号処理部と前記Ａ／Ｄ変換部と前記画像信号処理部の動作クロックを前記通常時の動作クロックより遅くする制御手段を備えることを特徴とする。

本発明の撮像装置の前記通常時は、前記ＣＣＤ型固体撮像素子から静止画像データを読み出す時であり、前記ＣＣＤ型固体撮像素子から動画像データを読み出すときに前記リセット周期を延ばすことを特徴とする。

本発明の撮像装置は、前記リセット周期をＮ倍にしたとき前記動作クロックを１／Ｎにすることを特徴とする。

本発明の撮像装置の駆動制御方法は、ＣＣＤ型固体撮像素子と、該ＣＣＤ型固体撮像素子の出力信号をアナログ信号処理するアナログ信号処理部と、該アナログ信号処理部の出力信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部から出力されるデジタルの画像信号を処理する画像信号処理部とを備える撮像装置の駆動制御方法において、前記ＣＣＤ型固体撮像素子の水平転送路出力段アンプのリセット周期を通常時のリセット周期より延ばしたときに前記アナログ信号処理部と前記Ａ／Ｄ変換部と前記画像信号処理部の動作クロックを前記通常時の動作クロックより遅くすることを特徴とする。

本発明の撮像装置の駆動制御方法における前記通常時は、前記ＣＣＤ型固体撮像素子から静止画像データを読み出す時であり、前記ＣＣＤ型固体撮像素子から動画像データを読み出すときに前記リセット周期を延ばすことを特徴とする。

本発明の撮像装置の駆動制御方法は、前記リセット周期をＮ倍にしたとき前記動作クロックを１／Ｎにすることを特徴とする。

本発明によれば、超多画素ＣＣＤを搭載した撮像装置でもその消費電力を低減することができる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の撮像装置の一例に係るデジタルスチルカメラのブロック構成図である。このデジタルスチルカメラは、撮影レンズ１及び光学ローパスフィルタ２と、これらの背部に置かれたＣＣＤ型固体撮像素子（以下、ＣＣＤという。）３と、ＣＣＤ３から出力される画像データのアナログ信号処理（相関二重サンプリング処理ＣＤＳ等）を行うアナログ信号処理部４と、アナログ信号処理部４の出力データをデジタルデータに変換するＡ／Ｄ変換部５と、Ａ／Ｄ変換された画像データを取り込み画像処理等を行うシステムＬＳＩ６とを備える。

デジタルスチルカメラは更に、撮影レンズ１や図示しない絞り，メカニカルシャッタ等を駆動制御する第１ＣＰＵ７と、デジタルスチルカメラ全体を統括制御する第２ＣＰＵ８と、第２ＣＰＵ８の指示によってタイミング信号を発生するタイミング発生器（ＴＧ）９と、タイミング発生器９の発生タイミング信号に基づいてＣＣＤ３を駆動するドライバ回路１０と、システムＬＳＩ６に接続される液晶表示部１１，記録メディア１２，バッテリ１３，操作部１４とを備える。第１ＣＰＵ７及び第２ＣＰＵ８はシステムＬＳＩ６と相互に接続されている。

本実施形態に係るデジタルスチルカメラは、更に、ＣＣＤ３の駆動タイミングを発生するタイミング発生器９とは異なるクロック信号を第２ＣＰＵ８からの指示により発生し、このクロック信号をアナログ信号処理部４とＡ／Ｄ変換部５とシステムＬＳＩ６に供給し夫々の動作クロックとするクロック発生器（ＣＫ）１５を備える。尚、タイミング発生器９がＣＣＤ３の駆動タイミング信号とは別にクロック発生器１５の代わりに動作クロック信号を発生させる構成でも良い。

システムＬＳＩ６は、Ａ／Ｄ変換部５の出力に接続されたメモリ制御部３２と、表示メモリ３３と、表示制御部３４と、表示制御部３４の出力をアナログ信号に変換して液晶表示部１１に出力するＤ／Ａ変換部３５と、画像処理部３６と、画像メモリ３７と、ＤＳＰ３８と、不揮発性メモリ３９と、ＲＡＭ４０と、バッテリ１３に接続された電源制御部４１と、通信制御部４２と、圧縮伸長部４３と、記録メディア１２に接続されるＩ／Ｆ回路４４と、これらと相互に接続され各部の動作制御を行うシステム制御部４５とを備える。このシステムＬＳＩ６は、公知のデジタルスチルカメラに搭載されるものと同じでよいが、その動作クロックがクロック発生器１５により可変制御されることを特徴とする。

図２は、ＣＣＤ３の表面模式図である。このＣＣＤ３は、超多画素化を図ったものであるが、例えば特開平１０―１３６３９１号公報に記載されている画素配置をとり、偶数行の各画素に対して奇数行の各画素が水平方向に１／２ピッチずらして配置され、各画素から読み出された信号電荷を垂直方向に転送する垂直転送路（図示せず）が、垂直方向の各画素を避けるように蛇行配置される構成をとっている。

図示する例では、垂直方向にＲ（赤），Ｇ（緑），青（Ｂ），Ｇ（緑），…の順に、各色カラーフィルタが横ストライプに形成されており、水平行の全画素が同一色の信号電荷を出力する構成となっている。

斯かる構成の超多画素ＣＣＤ３から静止画像データを読み出す場合には、全画素の画像データを読み出すことになるが、動画像を読み出す場合には、水平方向に隣接する画素の色が同一色であるため、特許文献１と同様に、水平転送路で画素混合を行うことができる。

図３に、水平転送路の出力段に設けられるフローティングディフュージョンアンプＦＤＡの構成と、その動作タイミングチャートを示す。静止画像データを読み出す場合には、出力段アンプＦＤＡを通常のリセット周期でリセットすることで、１画素１画素の信号電荷がＣＣＤ３の水平転送路から出力される。

動画像データを読み出す場合には、省エネリセットを行う。即ち、図示する例では、通常のリセット周期の倍の周期で出力段アンプＦＤＡをリセットする。これにより、２画素分の信号電荷が画素混合され、水平転送路から出力される。

この様に水平転送路出力段アンプＦＤＡのリセット周期を延ばすことで、出力段アンプの消費電力の低減を図ることが可能であるが、ＣＣＤ３の駆動周波数も一緒に低減してしまうと、画像データの読み出しに時間がかかってしまう。このため、超多画素化ＣＣＤではＣＣＤの駆動周波数を低減しないのが望ましい。

このため、本実施形態のデジタルスチルカメラでは、水平転送路の出力段アンプＦＤＡのリセット信号の周期を、例えば２倍にしたとき、ＣＣＤの駆動周波数の低減は行わず、第２ＣＰＵ８の指示を受けたクロック信号発生器１５が出力クロック周期を通常時（静止画像データの読み出し時）の２倍にする。これにより、ＣＣＤ３以降の回路（アナログ信号処理部４，Ａ／Ｄ変換部５，システムＬＳＩ６）の回路動作が低速化し、消費電力が低減される。

図４は、ＣＣＤの別実施形態に係る表面模式図である。図４に示すＣＣＤでは、偶数行の画素に全て緑色（Ｇ）のカラーフィルタが積層され、奇数行の画素に、赤色（Ｒ）と青色（Ｂ）のカラーフィルタが市松状に積層されている。斯かるＣＣＤに、上述したデジタルスチルカメラの駆動制御方法を適用する場合には、緑色（Ｇ）の画素データが水平転送路上を転送されるときのみ出力段アンプＦＤＡのリセット周期を２倍にし、これに伴って、アナログ信号処理部４，Ａ／Ｄ変換部５，システムＬＳＩ６の動作クロックを１／２に落とす。赤色（Ｒ）と青色（Ｂ）の画像データが垂直転送路から水平転送路に転送されたときは、出力段アンプＦＤＡのリセット周期を通常のリセット周期にすると共にアナログ信号処理部４，Ａ／Ｄ変換部５，システムＬＳＩ６の動作クロックも元に戻す。この構成でも、超多画素化ＣＣＤを搭載した撮像装置の消費電力の低減を図ることができる。

本発明に係る撮像装置の駆動制御方法は、ＣＣＤの動作クロックは低減せずに消費電力の低減を図ることができるため、超多画素ＣＣＤを搭載した撮像装置に適用すると有用である。

本発明の一実施形態に係るデジタルスチルカメラのブロック構成図である。 図１に示すＣＣＤの表面模式図である。 図１に示すＣＣＤの水平転送路出力段アンプの動作タイミングチャートである。 図２に示すＣＣＤの別実施形態の表面模式図である。

符号の説明

１ 撮影レンズ
３ ＣＣＤ
４ アナログ信号処理部（相関二重サンプリング回路ＣＤＳ等）
５ Ａ／Ｄ変換部
６ システムＬＳＩ
９ ＣＣＤの動作タイミング信号発生器
１５ アナログ信号処理部，Ａ／Ｄ変換部，システムＬＳＩの動作クロック発生器

Claims (6)

1. ＣＣＤ型固体撮像素子と、該ＣＣＤ型固体撮像素子の出力信号をアナログ信号処理するアナログ信号処理部と、該アナログ信号処理部の出力信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部から出力されるデジタルの画像信号を処理する画像信号処理部とを備える撮像装置において、前記ＣＣＤ型固体撮像素子の水平転送路出力段アンプのリセット周期を通常時のリセット周期より延ばしたときに前記アナログ信号処理部と前記Ａ／Ｄ変換部と前記画像信号処理部の動作クロックを前記通常時の動作クロックより遅くする制御手段を備えることを特徴とする撮像装置。
2. 前記通常時は、前記ＣＣＤ型固体撮像素子から静止画像データを読み出す時であり、前記ＣＣＤ型固体撮像素子から動画像データを読み出すときに前記リセット周期を延ばすことを特徴とする請求項１に記載の撮像装置。
3. 前記リセット周期をＮ倍（Ｎは２以上の整数。以下、同じ）にしたとき前記動作クロックを１／Ｎにすることを特徴とする請求項１または請求項２に記載の撮像装置。
4. ＣＣＤ型固体撮像素子と、該ＣＣＤ型固体撮像素子の出力信号をアナログ信号処理するアナログ信号処理部と、該アナログ信号処理部の出力信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部から出力されるデジタルの画像信号を処理する画像信号処理部とを備える撮像装置の駆動制御方法において、前記ＣＣＤ型固体撮像素子の水平転送路出力段アンプのリセット周期を通常時のリセット周期より延ばしたときに前記アナログ信号処理部と前記Ａ／Ｄ変換部と前記画像信号処理部の動作クロックを前記通常時の動作クロックより遅くすることを特徴とする撮像装置の駆動制御方法。
5. 前記通常時は、前記ＣＣＤ型固体撮像素子から静止画像データを読み出す時であり、前記ＣＣＤ型固体撮像素子から動画像データを読み出すときに前記リセット周期を延ばすことを特徴とする請求項４に記載の撮像装置の駆動制御方法。
6. 前記リセット周期をＮ倍にしたとき前記動作クロックを１／Ｎにすることを特徴とする請求項４または請求項５に記載の撮像装置の駆動制御方法。

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