JP2007028770A - スイッチング制御回路 - Google Patents

Abstract

【課題】リップルコンバータを単独で動作させる場合は伝搬遅延時間を短くし、リップルコンバータを高い発振周波数で動作可能とする。
【解決手段】リップルコンバータを制御するスイッチング制御回路であって、帰還電圧と基準電圧との比較結果に基づいてトランジスタのオンオフを制御するための第１制御信号を出力する制御回路と、単独動作か並列動作かを示す動作信号が入力される動作信号入力端子と、他のリップルコンバータのトランジスタのオンオフのタイミングを示す同期信号が入力される同期信号入力端子と、制御回路から出力される第１制御信号を同期信号に同期させた信号である第２制御信号を出力する同期回路と、動作信号が単独動作を示す信号である場合は、トランジスタのオンオフを制御するための信号として第１制御信号を出力し、動作信号が並列動作を示す信号である場合は、トランジスタのオンオフを制御するための信号として第２制御信号を出力する選択回路と、を備える。
【選択図】 図１

Description

本発明は、スイッチング制御回路に関する。

ＤＣ−ＤＣコンバータでは、用いられるトランジスタの電流容量等の制限により、所望の電流を出力できない場合がある。そこで、単独のＤＣ−ＤＣコンバータでは出力することができない大きな電流を得るために、複数のＤＣ−ＤＣコンバータを並列で動作させることが一般的に行われている（例えば、特許文献１）。

このように複数のＤＣ−ＤＣコンバータを並列で動作させる場合には、出力を安定させるために各ＤＣ−ＤＣコンバータにおける出力を制御するトランジスタのオンオフを同期させる必要がある。そして、特許文献１にも開示されているようなＰＷＭ制御方式のＤＣ−ＤＣコンバータにおいては、ＰＷＭによるスイッチングパルスを生成するための三角波や鋸波等の発振信号を複数のＤＣ−ＤＣコンバータで共有することにより、各ＤＣ−ＤＣコンバータにおけるトランジスタのオンオフを同期させることが可能となる。

一般的に、ＰＷＭ制御方式のＤＣ−ＤＣコンバータにおいては、出力電圧を抵抗で分圧した電圧と基準電圧との誤差を誤差増幅器により出力し、誤差増幅器の出力と発振信号との大小比較によってＰＷＭのスイッチングパルスが生成される。ここで用いられる誤差増幅器は、系を安定化させるために、入力の変化はある程度の遅れをもって出力に反映される。そのため、ＰＷＭ制御方式のＤＣ−ＤＣコンバータは、出力電圧の変化に迅速に応答することができない。

そこで、誤差増幅器を用いないことにより応答性を向上させることができるＤＣ−ＤＣコンバータとして、リップル検出方式のＤＣ−ＤＣコンバータ（以後、「リップルコンバータ」と称する。）が注目されている（例えば、特許文献２）。
特開平１１−１８４１５号公報 特開２００５−１１０３６９号公報

ところが、リップルコンバータはＰＷＭ制御方式のＤＣ−ＤＣコンバータと異なり、発振信号に基づいてトランジスタのオンオフが制御されているわけではないため、複数のリップルコンバータを並列で動作させる場合にＰＷＭ制御方式の場合と同様の方法をとることができない。

そこで、複数のリップルコンバータを並列動作させるための回路が必要となる。図８は、複数のリップルコンバータにより構成される電源システムの一般的な構成例を示す図である。電源システム２００は、並列動作する２つのリップルコンバータ２１０Ａ，２１０Ｂにより構成されている。２つのリップルコンバータ２１０Ａ，２１０Ｂの内部構成は同一であるため、リップルコンバータ２１０Ａの構成について説明する。

リップルコンバータ２１０Ａは、スイッチング制御回路２２０Ａ、Ｎ型ＭＯＳＦＥＴ２２１Ａ，２２２Ａ、コイル２２３Ａ、コンデンサ２２４Ａ、抵抗２２５Ａ，２２６Ａを含んで構成されている。スイッチング制御回路２２０Ａは、出力電圧Ｖｏｕｔを抵抗２２５Ａ，２２６Ａで分圧した電圧Ｖｆと所定の基準電圧との比較結果に基づいて、Ｎ型ＭＯＳＦＥＴ２２１Ａ，２２２Ａを相補的にオンオフすることにより、出力電圧Ｖｏｕｔを所望の電圧に制御する回路である。

このようなスイッチング制御回路２２０Ａの構成について説明する。スイッチング制御回路２２０Ａは、制御回路２３１Ａ、同期回路２３２Ａ、レベルシフト回路２３３Ａ、及びインバータ回路２３４Ａを含んで構成されている。制御回路２３１Ａは、端子ＦＢＡから入力される電圧Ｖｆと基準電圧との比較結果に基づいて、Ｎ型ＭＯＳＦＥＴ２２１Ａ，２２２Ａのオンオフを制御するための制御信号を出力する。同期回路２３２Ａは、Ｎ型ＭＯＳＦＥＴ２２１Ａ，２２２Ａのオンオフをリップルコンバータ２１０ＢのＮ型ＭＯＳＦＥＴ２２１Ｂ，２２２Ｂと同期させるための回路である。

同期回路２３２Ａは、端子２３６Ａ及びスイッチング制御回路２２０Ｂの端子２３６Ｂを介して電源集積回路２２０Ｂの同期回路２３２Ｂと接続されている。同期回路２３２Ａ，２３２Ｂは、制御回路２３１Ａ，２３１Ｂから出力される制御信号に応じた信号を端子２３６Ａ，２３６Ｂを通じて互いに送受信することにより出力信号を同期させる。

そして、同期回路２３２Ａから出力される信号はレベルシフト回路（Ｌ／Ｓ）２３３Ａによってレベルシフトされ、端子ＨＡを介してＮ型ＭＯＳＦＥＴ２２１Ａのゲートに入力される。また、同期回路２３２Ａから出力される信号はインバータ２３４Ａにより反転され、端子ＬＡを介してＮ型ＭＯＳＦＥＴ２２２Ａのゲートに入力される。

このように、スイッチング制御回路２２０Ａには、リップルコンバータを並列動作させることができるように同期回路２３２Ａが組み込まれている。そのため、リップルコンバータ２１０Ａを単独で動作させる場合においても、制御回路２３１Ａから出力される信号は同期回路２３２Ａを介して後段に出力される。つまり、端子ＦＢＡから端子ＨＡ，ＬＡまでの伝搬による遅延時間は、同期回路２３２Ａが無い場合よりも同期回路２３２Ａの分だけ長くなる。

この伝搬遅延時間の長さは、リップルコンバータの発振周波数を決定する上で重要な要素となる。図９は、リップルコンバータ２１０Ａの上側のトランジスタ（Ｎ型ＭＯＳＦＥＴ２２１Ａ）のオンデューティーを５０％とする場合の発振周期と伝搬遅延時間との関係を示す図である。ここでは、例として、スイッチング制御回路２２０Ａにおける伝搬遅延時間Ｔｐを４５ｎｓ、制御回路２３１Ａにおいて遅延回路を用いて生成される設定遅延時間Ｔｓを４５５ｎｓとすることにより、リップルコンバータ２１０Ａの発振周期が１μｓとなっている。

この伝搬遅延時間Ｔｐは、スイッチング制御回路２２０Ａの製造工程では管理されない寄生容量などによる製造バラツキにより、例えば４５ｎｓ±２０ｎｓの範囲で変動することとなる。ただし、図９に示したように設定遅延時間Ｔｓが伝搬遅延時間Ｔｐに対して十分に大きい場合は、伝搬遅延時間Ｔｐの変動による発振周期への影響は無視することができる。つまり、例えば伝搬遅延時間Ｔｐが４５ｎｓ±２０ｎｓの範囲で変動する場合、発振周期は１μｓ±４０ｎｓの範囲で変動することとなるが、発振周期の変動率は１μｓに対して４％に過ぎない。

一方、伝搬遅延時間Ｔｐの変動は、オンデューティーが小さい場合には影響を無視できないものとなる。図１０は、リップルコンバータ２１０Ａの上側のトランジスタ（Ｎ型ＭＯＳＦＥＴ２２１Ａ）のオンデューティーを１０％とする場合の発振周期と伝搬遅延時間との関係を示す図である。ここでは、例として、伝搬遅延時間Ｔｐを４５ｎｓ、設定遅延時間Ｔｓを５５ｎｓとすることにより、発振周期が１μｓとなっている。

この場合、伝搬遅延時間Ｔｐと設定遅延時間Ｔｓとが同程度の時間であるため、伝搬遅延時間Ｔｐの変動によって発振周期も大きく変動することとなる。例えば、伝搬遅延時間Ｔｐが４５ｎｓ±２０ｎｓの範囲で変動する場合、発振周期は１μｓ±０．２μｓの範囲で変動することとなる。つまり、発振周期の変動率が２０％にも上り、このままではリップルコンバータ２１０Ａを安定動作させることができなくなる。

そのため、リップルコンバータ２１０Ａを安定動作させるためには、伝搬遅延時間Ｔｐの変動の影響が小さくなるように、設定遅延時間Ｔｓを長くする必要がある。例えば、設定遅延時間Ｔｓを３５５ｎｓとすると、発振周期は４μｓ±０．２μｓとなり、発振周期の変動率を５％に抑えることができる。しかし、この場合、リップルコンバータ２１０Ａの発振周波数は図１０に示した場合と比較して１／４になってしまい、リップルコンバータの特徴である高速応答性が低下してしまうこととなる。

本発明は上記課題を鑑みてなされたものであり、リップルコンバータを単独で動作させる場合は伝搬遅延時間を短くし、リップルコンバータを高い発振周波数で動作可能とするスイッチング制御回路を提供することを目的とする。

上記目的を達成するため、本発明のスイッチング制御回路は、出力電圧に応じた帰還電圧と基準電圧との比較結果に基づいてトランジスタのオンオフを制御することにより前記出力電圧が所望の電圧となるように動作するリップルコンバータを制御するスイッチング制御回路であって、前記帰還電圧と前記基準電圧との比較結果に基づいて前記トランジスタのオンオフを制御するための第１制御信号を出力する制御回路と、前記他のリップルコンバータの前記トランジスタのオンオフのタイミングを示す同期信号に基づいて、前記制御回路から出力される前記第１制御信号を前記同期信号に同期させた信号である第２制御信号を出力する同期回路と、前記リップルコンバータを単独で動作させるか、前記リップルコンバータのトランジスタのオンオフと、他のリップルコンバータのトランジスタのオンオフとを同期させて動作させるかを示す動作信号が前記リップルコンバータを単独で動作させることを示す信号である場合は、前記トランジスタのオンオフを制御するための信号として前記第１制御信号を出力し、前記動作信号が前記リップルコンバータを前記他のリップルコンバータと同期させて動作させることを示す信号である場合は、前記トランジスタのオンオフを制御するための信号として前記第２制御信号を出力する選択回路と、を備えることとする。

また、前記選択回路は、第１の時刻に、前記動作信号に基づいて前記第１制御信号または前記第２制御信号の何れを出力するかを選択し、前記制御回路は、前記第１の時刻よりも後の第２の時刻に、前記第１制御信号の出力を開始し、前記同期回路は、前記第２の時刻以後に、前記制御回路から出力される前記第１制御信号と、前記同期信号とに基づいて前記第２制御信号を出力することとすることができる。

さらに、前記選択回路は、前記第１の時刻に変化する信号を出力する第１時刻出力回路と、前記第１時刻出力回路と電気的に接続され、前記第１の時刻に前記動作信号に応じた信号を出力する動作信号出力回路と、前記動作信号出力回路から出力される前記信号に基づいて、前記第１制御信号又は前記第２制御信号の何れか一方を出力する出力信号選択回路と、を備えることとすることができる。

そして、前記制御回路は、前記帰還電圧と前記基準電圧との比較結果を示す信号を出力する比較回路と、前記第２の時刻に変化する信号を出力する第２時刻出力回路と、前記比較回路及び前記第２時刻出力回路と電気的に接続され、前記第２の時刻以後に前記比較回路から出力される前記信号に基づいて前記第１制御信号を出力する制御信号出力回路と、を備えることとすることができる。

また、前記スイッチング制御回路は、電源電圧が所定の電圧以上になると変化する信号を出力する電圧検出回路を備え、前記第１時刻出力回路は、前記電圧検出回路から出力される前記信号の変化に応じてカウントを開始し、カウント開始後第１の時間経過後に前記第１の時刻を示す信号を出力する第１タイマ回路を有し、前記第２時刻出力回路は、前記電圧検出回路から出力される前記信号の変化に応じてカウントを開始し、カウント開始後前記第１の時間より長い第２の時間経過後に前記第２の時刻を示す信号を出力する第２タイマ回路を有することとすることができる。

また、前記動作信号出力回路は、データ入力端子と、クロック入力端子と、リセット端子と、データ出力端子と、を有するフリップフロップであり、前記データ入力端子に前記動作信号が入力され、前記第１時刻出力回路と前記クロック入力端子とが電気的に接続され、前記電源電圧が前記所定の電圧より小さい場合に前記電圧検出回路から出力される前記信号によって前記データ出力端子から出力される信号がリセットされるように前記電圧検出回路と前記リセット端子とが電気的に接続され、前記データ出力端子と前記出力信号選択回路とが電気的に接続されてなることとすることができる。

また、前記スイッチング制御回路は、前記動作信号が入力される動作信号入力端子と、前記同期信号が入力される同期信号入力端子と、を備える集積回路であることとすることができる。

さらに、前記動作信号入力端子及び前記同期信号入力端子は一つの信号入力端子であることとすることができる。

また、前記同期回路は、入力される前記第１制御信号の電流を増幅するインバータ回路と、制御電極が前記インバータ回路の出力と電気的に接続され、入力電極が前記信号入力端子と電気的に接続され、出力電極が接地側に接続されたトランジスタと、前記トランジスタの前記入力電極側の電圧に応じて前記第２制御信号を出力する出力回路と、を備えることとすることができる。

リップルコンバータを単独で動作させる場合は伝搬遅延時間を短くし、リップルコンバータを高い発振周波数で動作可能とするスイッチング制御回路を提供することができる。

＝＝電源システムの構成＝＝
図１は、本発明の一実施形態であるスイッチング制御回路を含んで構成される並列動作による電源システムの構成を示す図である。電源システム１０は、並列動作する２つのリップルコンバータ２０Ａ，２０Ｂにより構成されている。２つのリップルコンバータ２０Ａ，２０Ｂの内部構成は同一であるため、リップルコンバータ２０Ａの構成について説明する。

リップルコンバータ２０Ａは、端子２１Ａから入力される入力電圧Ｖｉｎを降圧した所望の電圧Ｖｏｕｔを端子２２Ａから出力するＤＣ−ＤＣコンバータであり、スイッチング制御回路３０Ａ、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａ、コイル３３Ａ、コンデンサ３４Ａ、抵抗３５Ａ，３６Ａを含んで構成されている。スイッチング制御回路３０Ａにおいては、出力電圧Ｖｏｕｔを抵抗３５Ａ，３６Ａで分圧した電圧Ｖｆと所定の基準電圧との比較結果に基づいて、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａが相補的にオンオフされることにより、出力電圧Ｖｏｕｔが所望の電圧となるように制御される。

このようなスイッチング制御回路３０Ａの構成について説明する。スイッチング制御回路３０Ａは、制御回路４１Ａ、同期回路４２Ａ、選択回路４３Ａ、レベルシフト回路４４Ａ、及びインバータ回路４５Ａを含んで構成されている。

制御回路４１Ａは、端子ＦＢＡから入力される電圧Ｖｆと基準電圧との比較結果に基づいて、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａのオンオフを制御するための制御信号を出力する。同期回路４２Ａは、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａのオンオフをリップルコンバータ２０ＢのＮ型ＭＯＳＦＥＴ３１Ｂ，３２Ｂと同期させるための回路である。

選択回路４３Ａは、リップルコンバータ２０Ａをリップルコンバータ２０Ｂ等の他のリップルコンバータと並列動作させるかどうかにより、同期回路４２Ａを経由するか否かを選択する回路である。つまり、例えばリップルコンバータ２０Ａをリップルコンバータ２０Ｂと並列動作させる場合であれば、選択回路４３Ａは、同期回路４２Ａから出力される信号（第２制御信号）をＮ型ＭＯＳＦＥＴ３１Ａ，３２Ａをオンオフさせるための信号として後段に出力する。一方、リップルコンバータ２０Ａを単独で動作させる場合であれば、選択回路４３Ａは、制御回路４１Ａから出力される制御信号（第１制御信号）をＮ型ＭＯＳＦＥＴ３１Ａ，３２Ａをオンオフさせるための信号として後段に出力する。

なお、選択回路４３Ａは、端子ＳＹＡ（動作信号入力端子）の電圧（動作信号）に応じて、並列動作であるか単独動作であるかを判断する。本実施形態においては、プルアップ抵抗３７Ａにより端子ＳＹＡにＨレベルの電圧が印加されている場合は並列動作であると判断する。また、図２は、リップルコンバータ２０Ａを単独動作させる場合の構成を示す図である。選択回路４３Ａは、図に示すように端子ＳＹＡが接地され、端子ＳＹＡにＬレベルの電圧が印加されている場合は単独動作であると判断する。

レベルシフト回路（Ｌ／Ｓ）４４Ａは、選択回路４３Ａから出力される信号の電圧レベルを、Ｎ型ＭＯＳＦＥＴ３１Ａを制御可能な所定の電圧までシフトして出力する。レベルシフト回路４４Ａから出力される信号は端子ＨＡを介してＮ型ＭＯＳＦＥＴ３１Ａのゲートに入力される。また、インバータ回路４５Ａは、選択回路４３Ａから出力される信号を反転して出力する。インバータ４５Ａから出力される信号は端子ＬＡを介してＮ型ＭＯＳＦＥＴ３２Ａのゲートに入力される。つまり、選択回路４３Ａから出力される信号に応じて、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａの一方がオン、他方がオフとなるように制御される。

Ｎ型ＭＯＳＦＥＴ３１Ａがオンのとき、Ｎ型ＭＯＳＦＥＴ３１Ａを流れる電流がコイル３３Ａを介してコンデンサ３４Ａに流れ込み、出力電圧Ｖｏｕｔが徐々に上昇する。その後、Ｎ型ＭＯＳＦＥＴ３１Ａがオフになり、Ｎ型ＭＯＳＦＥＴ３２Ａがオンになると、コイル３３Ａは電流を流し続けようとするため、Ｎ型ＭＯＳＦＥＴ３２Ａからコイル３３Ａに向かって電流が流れることとなる。そして、コイル３３Ａに蓄えられたエネルギーが減少するに連れてこの電流も減少し、コンデンサ３４Ａが放電されることにより、出力電圧Ｖｏｕｔが徐々に下降する。

このように、電圧Ｖｆの基準電圧に対する変動（リップル）を検出し、その検出結果に基づいてＮ型ＭＯＳＦＥＴ３１Ａ，３２Ａのオンオフが行われることにより、出力電圧Ｖｏｕｔが所望の電圧となるように制御される。そして、リップルコンバータ２０Ｂにおいても同様の制御が行われており、出力端子２２Ａ，２２Ｂの出力を合わせることで、大きな電流を出力することができる。

＝＝制御回路＝＝
次に、制御回路４１Ａの詳細構成について説明する。図３は、制御回路４１Ａの構成例を示す図である。制御回路４１Ａは、コンパレータ５１Ａ、可変遅延回路５２Ａ、タイマ５３Ａ、及びＡＮＤ回路５４Ａを含んで構成される。なお、スイッチング制御回路３０Ａには、スイッチング制御回路３０Ａの制御に用いられる電源電圧Ｖｃｃが動作に必要な所定の電圧以上であるかどうかを検出するＵＶＬＯ回路（電圧検出回路）６１が設けられている。本実施形態においては、ＵＶＬＯ回路６１は、電源電圧Ｖｃｃが所定の電圧未満である場合にはＬレベルの信号を出力し、電源電圧Ｖｃｃが所定の電圧以上である場合にはＨレベルの信号を出力する。

コンパレータ５１Ａは、非反転入力端子に印加される基準電圧Ｖｒｅｆと、端子ＦＢＡを介して反転入力端子に印加される帰還電圧Ｖｆとの比較結果信号を出力する。可変遅延回路５２Ａは、端子ＲＤＬＹを介してスイッチング制御回路３０Ａの外部に設けられた抵抗６２Ａの抵抗値により定まる遅延時間を生成する回路であり、コンパレータ５１Ａから出力される比較結果信号を遅延させて出力する。

タイマ回路（第２タイマ回路）５３Ａは、初期状態は例えばＬレベルの信号を出力している。そして、ＵＶＬＯ回路６１からの出力がＨレベルになると、タイマ回路５３Ａはカウント動作を開始し、所定の時間（第２の時間）が経過すると、Ｈレベルの信号を出力する。

ＡＮＤ回路５４Ａには、可変遅延回路５２Ａからの出力及びタイマ回路５３Ａからの出力が入力されている。つまり、タイマ回路５３Ａからの出力がＬレベルの間は、ＡＮＤ回路５４Ａの出力は常にＬレベルとなり、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａのスイッチング動作は行われないこととなる。そして、電源電圧Ｖｃｃが所定の電圧以上となってから所定の時間が経過し、タイマ回路５３Ａの出力がＨレベルになると、ＡＮＤ回路５４Ａの出力は、可変遅延回路５２Ａからの出力に応じて変化し、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａのスイッチング動作が行われることとなる。

なお、可変遅延回路５２Ａは、例えば図４に示すような構成とすることができる。可変遅延回路５２Ａは、オペアンプ７１、ＮＰＮ型トランジスタ７２、抵抗７３，７４、Ｐ型ＭＯＳＦＥＴ８１〜８７、Ｎ型ＭＯＳＦＥＴ９１〜９５、及びコンデンサ１０１を備えている。

オペアンプ７１の非反転入力端子には、電源電圧Ｖｃｃを抵抗７３，７４で分圧した電圧が入力されている。例えば、抵抗７３の抵抗値Ｒ１と抵抗７４の抵抗値Ｒ２との比を１：３とすると、オペアンプ７１の非反転入力端子に印加される電圧はＶｃｃ／４となる。そして、オペアンプ７１の出力がＮＰＮ型トランジスタ７２のベースに接続され、ＮＰＮ型トランジスタ７２のエミッタがオペアンプ７１の反転入力端子に入力されている。したがって、オペアンプ７１の特性により、オペアンプ７１の反転入力端子の電圧、つまり、Ａ点の電圧がＶｃｃ／４となるように制御される。そして、ＮＰＮ型トランジスタ７２のエミッタと、抵抗６２とが端子ＲＤＬＹを介して接続されている。抵抗６２の抵抗値をＲとすると、Ａ点の電流ＩはＶｃｃ／４Ｒとなり、電流Ｉは電源電圧Ｖｃｃに比例して変化することとなる。

Ｐ型ＭＯＳＦＥＴ８４，８５は電流ミラー回路を構成しており、電流Ｉが流れることとなる。また、Ｐ型ＭＯＳＦＥＴ８４，８６は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ８３がオンのときに、電流ＩがＰ型ＭＯＳＦＥＴ８６を流れることとなる。また、Ｎ型ＭＯＳＦＥＴ９３，９４は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ９２がオンのときに、電流ＩがＮ型ＭＯＳＦＥＴ９４を流れることとなる。

コンデンサ１０１は、一端がＰ型ＭＯＳＦＥＴ８６のドレイン及びＮ型ＭＯＳＦＥＴ９４のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ８３がオン、Ｎ型ＭＯＳＦＥＴ９２がオフとなることにより、Ｐ型ＭＯＳＦＥＴ８６を流れる電流Ｉがコンデンサ１０１に流れ込み、コンデンサ１０１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ８３がオフ、Ｎ型ＭＯＳＦＥＴ９２がオンとなることにより、コンデンサ１０１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ９４を流れる電流Ｉにより放電される。

そして、コンデンサ１０１の電圧がＰ型ＭＯＳＦＥＴ８７及びＮ型ＭＯＳＦＥＴ９５により構成されるＣＭＯＳインバータ回路の閾値電圧よりも大きくなると、可変遅延回路５２Ａの出力信号はＬレベルとなる。また、コンデンサ１０１の電圧がＣＭＯＳインバータ回路の閾値電圧よりも小さくなると、可変遅延回路５２Ａの出力信号はＨレベルとなる。

図５は、可変遅延回路５２Ａの動作を示すタイミングチャートである。初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ８３がオンとなり、Ｐ型ＭＯＳＦＥＴ８６を流れる電流Ｉによりコンデンサ１０１が充電され、コンデンサ１０１の電圧はＶｃｃとなっている。そのため、可変遅延回路５２Ａの出力信号はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ８３がオフとなり、Ｎ型ＭＯＳＦＥＴ９２がオンとなる。これにより、コンデンサ１０１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ９４を流れる電流Ｉにより放電されはじめる。そして、時刻ｔ２に、コンデンサ１０１の電圧がＣＭＯＳインバータ回路の閾値電圧（例えばＶｃｃ／２）より小さくなると、可変遅延回路５２Ａの出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ２までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ８３がオンとなり、Ｎ型ＭＯＳＦＥＴ９２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ８６を流れる電流Ｉによりコンデンサ１０１が充電されはじめる。そして、時刻ｔ２’に、コンデンサ１０１の電圧がＣＭＯＳインバータ回路の閾値電圧より大きくなると、可変遅延回路５２Ａの出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ２’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

そして、コンデンサ１０１の容量をＣ、ＣＭＯＳインバータ回路の閾値電圧を例えばＶｃｃ／２とすると、可変遅延回路５２Ａの遅延時間Ｔｄｌｙは、次式（１）のように求めることができる。
Ｔｄｌｙ＝（Ｃ・Ｖｃｃ／２）／Ｉ＝２ＣＲ ・・・（１）
式（１）から明らかなように、可変遅延回路５２Ａによる遅延時間Ｔｄｌｙは、電源電圧Ｖｃｃに依存せず、一定となっている。

＝＝同期回路・選択回路＝＝
次に、同期回路４２Ａ及び選択回路４３Ａの詳細構成について説明する。同期回路４２Ａは、複数（本実施形態においては偶数）のＣＭＯＳインバータ回路１１１、Ｎ型ＭＯＳＦＥＴ１１２、ダイオード１１３，１１４、及びインバータ回路１１５を含んで構成されている。

ＣＭＯＳインバータ回路１１１は、制御回路４１Ａから出力される制御信号の電流を増幅して出力するものであり、Ｎ型ＭＯＳＦＥＴ１１２を高速に動作させるために設けられている。Ｎ型ＭＯＳＦＥＴ１１２は、ゲートが最終段のＣＭＯＳインバータ回路１１１の出力と接続され、ドレインが端子ＳＹＡと接続され、ソースが接地されている。そして、端子ＳＹＡと接続されたＮ型ＭＯＳＦＥＴ１１２のドレインがインバータ回路１１５に接続されている。なお、ダイオード１１３，１１４は静電破壊防止用に設けられたものである。

リップルコンバータ２０Ａをリップルコンバータ２０Ｂと並列動作させる場合においては、前述したように、端子ＳＹＡにプルアップ抵抗３７Ａが接続されるとともに、端子ＳＹＡと端子ＳＹＢとが接続される。また、リップルコンバータ２０Ａを単独動作させる場合においては、端子ＳＹＡは接地される。

まず、並列動作の場合において、端子ＳＹＢとの接続を考慮せずに同期回路４２Ａの動作を説明する。この場合、制御信号がＨレベルになると、ＣＭＯＳインバータ回路１１１を通過したＨレベルの信号がＮ型ＭＯＳＦＥＴ１１２のゲートに印加され、Ｎ型ＭＯＳＦＥＴ１１２がオンとなる。これにより、端子ＳＹＡの電圧はＬレベルとなり、インバータ回路１１５を介してＨレベルの信号が出力される。一方、制御信号がＬレベルになると、Ｎ型ＭＯＳＦＥＴ１１２がオフとなり、端子ＳＹＡの電圧はプルアップ抵抗３７ＡによりＨレベルとなり、インバータ回路１１５を介してＬレベルの信号が出力される。

次に、端子ＳＹＢとの接続を考慮して説明する。例えば、Ｎ型ＭＯＳＦＥＴ１１２がオフであり、端子ＳＹＢとの接続が無ければ端子ＳＹＡの電圧がＨレベルになる状態であっても、端子ＳＹＢの電圧がＬレベルであれば、端子ＳＹＡもＬレベルとなる。逆に、端子ＳＹＢも端子ＳＹＡと接続されているため、端子ＳＹＡがＬレベルとなることによって、端子ＳＹＢの電圧もＬレベルとなる。

つまり、端子ＳＹＡ（同期信号入力端子）に、Ｎ型ＭＯＳＦＥＴ２２１Ｂ，２２２Ｂのオンオフのタイミングを示す端子ＳＹＢの電圧（同期信号）が入力されることにより、端子ＳＹＡ，ＳＹＢの電圧がＬレベルに変化するタイミングが合わせられ、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａ、及びＮ型ＭＯＳＦＥＴ３１Ｂ，３２Ｂのオンオフのタイミングの同期化が実現される。

また、選択回路４３Ａは、タイマ回路１２１、フリップフロップ１２２、ＮＡＮＤ回路１２３〜１２５、及びインバータ回路１２６を含んで構成されている。

タイマ回路（第１タイマ回路）１２１は、初期状態として例えばＬレベルの信号を出力している。そして、前述したＵＶＬＯ回路６１からの出力がＨレベルになると、タイマ回路１２１はカウント動作を開始し、所定の時間（第１の時間）が経過すると、Ｈレベルの信号を出力する。なお、タイマ回路１２１における所定の時間（第１の時間）は、タイマ回路５３Ａにおける所定の時間（第２の時間）より短いものとする。

フリップフロップ１２２のデータ入力端子Ｄには、端子ＳＹＡが接続され、クロック入力端子ＣＬＫには、タイマ回路１２１の出力が入力されている。また、フリップフロップ１２２のリセット端子ＲＥＳＥＴＢには、ＵＶＬＯ回路６１Ａの出力が入力されている。そして、フリップフロップ１２２のデータ出力端子Ｑが後段に接続されている。

ＮＡＮＤ回路１２３には同期回路４２Ａの出力信号が入力され、ＮＡＮＤ回路１２４には制御回路４１Ａから出力される制御信号が入力されている。また、フリップフロップ１２２のデータ出力端子Ｑの出力は、ＮＡＮＤ回路１２３に入力されるとともに、インバータ回路１２６を介してＮＡＮＤ回路１２４に入力されている。そして、ＮＡＮＤ回路１２３，１２４の出力がＮＡＮＤ回路１２５に入力され、ＮＡＮＤ回路１２５の出力が選択回路４３Ａの出力となっている。

ここで、ＮＡＮＤ回路１２３〜１２５及びインバータ回路１２６は、フリップフロップ１２２の出力に応じて出力信号を選択する出力信号選択回路を構成している。つまり、フリップフロップ１２２のデータ出力端子Ｑからの出力がＨレベルの場合、ＮＡＮＤ回路１２５からは同期回路４２Ａから出力される信号が出力される。また、フリップフロップ１２２のデータ出力端子Ｑからの出力がＬレベルの場合、ＮＡＮＤ回路１２５からは制御回路４１Ａから出力される信号が出力される。

図７は、選択回路４２Ａの動作を示すタイミングチャートである。時刻ｔ１に、リップルコンバータ２０Ａの電源が投入されたとする。この時点では、ＵＶＬＯ回路６１Ａの出力はＬレベルであり、Ｌレベルの信号がフリップフロップ１２２のリセット端子ＲＥＳＥＴＢに入力され、フリップフロップ１２２はリセット状態となっている。そして、時刻ｔ２にＵＶＬＯ回路６１の出力がＨレベルに変化すると、タイマ回路１２１及びタイマ回路５３Ａがカウント動作を開始するとともに、フリップフロップ１２２のリセット状態が解除される。

時刻ｔ２から所定の時間（第１の時間）を経過した時刻ｔ３（第１時刻）になると、タイマ回路１２１の出力がＨレベルとなる。これにより、フリップフロップ１２２のクロック端子ＣＬＫに入力される信号がＬレベルからＨレベルに変化し、データ入力端子Ｄに入力されている信号がデータ出力端子Ｑから出力される。

ここで、時刻ｔ３におけるデータ入力端子Ｄに入力されている信号について説明する。まず、並列動作の場合、制御回路４１Ａの出力はＬレベルのままであり、Ｎ型ＭＯＳＦＥＴ１１２がオフとなっている。また、制御回路４１Ｂの出力もＬレベルのままであるため、端子ＳＹＢはＨレベルとなっている。そのため、端子ＳＹＡはプルアップ抵抗３７ＡによりＨレベルとなり、このＨレベルの信号がデータ入力端子Ｄに入力されている。一方、単独動作の場合、端子ＳＹＡは接地されているため、時刻ｔ３におけるデータ入力端子Ｄへの入力はＬレベルとなっている。

つまり、時刻ｔ３に、並列動作であるか単独動作であるかの判定が行われ、同期回路４２Ａから出力される信号または制御回路４１Ａから出力される制御信号の何れを選択するかを示す信号がデータ出力端子Ｑから出力される。

そして、時刻ｔ２から所定の時間（第２の時間）を経過した時刻ｔ４（第２時刻）になると、制御回路４１Ａのタイマ回路５３Ａの出力がＨレベルに変化し、制御回路４１Ａから出力される制御信号が変化し始める。そして、選択回路４３Ａは、フリップフロップ１２２のデータ出力端子Ｑの出力に基づいて、同期回路４２Ａから出力される信号または制御回路４１Ａから出力される制御信号の何れかを出力する。

つまり、リップルコンバータ２０Ａのスイッチング動作開始前の時刻ｔ３に並列動作であるか単独動作であるかの判定が行われ、その後、時刻ｔ４にスイッチング動作が開始される。そして、並列動作の場合は、制御回路４１Ａから出力される制御信号は同期回路４２Ａを介して後段に出力されることにより、リップルコンバータ２０Ｂとの同期化が図られる。一方、単独動作の場合は、制御回路４１Ａから出力される制御信号は同期回路４２Ａを介さずに後段に出力されることとなる。

したがって、単独動作の場合においては、同期回路４２Ａを介さずに制御信号が後段に出力されるため、スイッチング制御回路４２Ａの伝搬遅延時間を同期回路４２Ａの分だけ短くすることが可能となる。

なお、制御信号がＨレベルからＬレベルに変化する際に同期回路４２Ａにおいて発生する伝搬遅延時間は、ＣＭＯＳインバータ回路１１１による遅延時間、及びダイオード１１３，１１４等の寄生容量による遅延時間により決定される。例えば、ＣＭＯＳインバータ回路１１１が４つのＣＭＯＳインバータ回路で構成されている場合、各ＣＭＯＳインバータ回路の遅延を１ｎｓとすると、ＣＭＯＳインバータ回路１１１における遅延時間は４ｎｓとなる。また、Ｎ型ＭＯＳＦＥＴ１１２及びダイオード１１３，１１４の寄生容量をＣ、抵抗３７Ａの抵抗値をＲとすると、これによりＣ×Ｒｓｅｃの遅延時間が発生する。例えば、寄生容量Ｃを１０ｐＦ、抵抗値Ｒを１ｋΩとすると、寄生容量による遅延は１０ｎｓとなる。また、最終段のインバータ回路１１５においても例えば１ｎｓの遅延が発生することとすると、同期回路４２Ａ全体で発生する伝搬遅延時間は１５ｎｓとなる。

つまり、このような条件においては、本実施形態のスイッチング制御回路３０Ａは、単独動作の場合は伝搬遅延時間を１５ｎｓだけ短くすることが可能となる。したがって、同期回路４２Ａを介して制御信号を出力する場合のスイッチング制御回路３０Ａにおける伝搬遅延時間を図９，１０に例示したように４５ｎｓであるとすると、単独動作の場合は伝搬遅延時間を３０ｎｓとすることができる。また、伝搬遅延時間の変動幅も伝搬遅延時間に比して小さくなるため、単独動作の場合における伝搬遅延時間の変動範囲は、３０ｎｓ±１３ｎｓ程度となる。したがって、リップルコンバータ２０Ａを単独で動作させる場合においては、発振周波数を高くすることが可能となり、リップルコンバータの利点である高速応答性をいかんなく発揮することができる。

以上、本実施形態のスイッチング制御回路３０Ａについて説明した。前述したように、スイッチング制御回路３０Ａは、リップルコンバータ２０Ａを単独動作させる場合には、同期回路４２Ａを介さずに制御信号を出力する。そのため、スイッチング制御回路３０Ａにおける伝搬遅延時間が短くなり、リップルコンバータ２０Ａを高い発振周波数で動作させることが可能となる。

また、スイッチング制御回路３０Ａにおいては、選択回路４３Ａにおいて出力信号の選択が行われた後に制御回路４１Ａから制御信号の出力が開始されるため、確実に、並列動作または単独動作に応じた経路で制御信号が出力される。つまり、Ｎ型ＭＯＳＦＥＴ３１Ａ，３２Ａのスイッチング動作開始後にスイッチング制御回路３０Ａの伝搬遅延時間が大幅に変動することがなく、安定してリップルコンバータ２０Ａを動作させることができる。

また、スイッチング制御回路３０Ａにおいては、タイマ回路５３Ａ，１２１はＵＶＬＯ回路６１Ａの出力がＨレベルになるとカウント動作を開始している。そのため、リップルコンバータ２０Ａの電源が投入されると、並列動作か単独動作かの判定が行われ、その後、制御信号の出力が開始される。

また、スイッチング制御回路３０Ａにおいては、ＵＶＬＯ回路６１の出力がフリップフロップ１２２のリセット端子ＲＥＳＥＴＢに入力されている。したがって、リップルコンバータ２０Ａの電源投入時にフリップフロップ１２２をリセットすることができる。

また、スイッチング制御回路３０Ａにおいては、制御回路２３１Ａにおける可変遅延回路５２Ａで生成される設定遅延時間（遅延時間Ｔｄｌｙ）が電源電圧に依らず一定となるため、リップルコンバータ２０Ａの発振周期の変動が抑えられる。そのため、リップルコンバータ２０Ａを高い発振周波数で動作させることが可能となる。

なお、本実施形態においては、スイッチング制御回路３０Ａは集積回路であることとしたが、集積回路に限られるものではない。例えば、スイッチング制御回路３０Ａが筐体に格納されており、内部構成を変更することができないようなものである場合においては、本実施形態に示すように外部から入力される信号に応じて同期回路４２Ａを経由するかどうかを制御することにより、単独動作の際には伝搬遅延時間を短くすることが可能となる。

また、本実施形態のスイッチング制御回路３０Ａにおいては、一つの端子ＳＹＡを用いて並列動作／単独動作の判断、及びリップルコンバータ２０Ｂとの同期化を実現することとしているが、夫々を別の端子で実現することとしてもよい。ただし、本実施形態に示すように一つの端子ＳＹＡとすることにより、スイッチング制御回路３０Ａの端子数が減り、スイッチング制御回路３０Ａのチップサイズを小さくすることができる。

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

本発明の一実施形態である電源制御回路を含んで構成される並列動作による電源システムの構成を示す図である。 リップルコンバータを単独動作させる場合の構成を示す図である。 制御回路の構成例を示す図である。 可変遅延回路の構成例を示す図である。 可変遅延回路の動作を示すタイミングチャートである。 同期回路及び選択回路の構成例を示す図である。 選択回路の動作を示すタイミングチャートである。 複数のリップルコンバータにより構成される電源システムの一般的な構成例を示す図である。 リップルコンバータのオンデューティーを５０％とする場合の発振周期と伝搬遅延時間との関係を示す図である。 リップルコンバータのオンデューティーを１０％とする場合の発振周期と伝搬遅延時間との関係を示す図である。

符号の説明

１０ 電源システム
２０Ａ，２０Ｂ リップルコンバータ
２１Ａ，２１Ｂ，２２Ａ，２２Ｂ 端子
３０Ａ，３０Ｂ スイッチング制御回路
３１Ａ，３１Ｂ，３２Ａ，３２Ｂ Ｎ型ＭＯＳＦＥＴ
３３Ａ，３３Ｂ コイル
３４Ａ，３４Ｂ コンデンサ
３５Ａ，３５Ｂ，３６Ａ，３６Ｂ 抵抗
４１Ａ，４１Ｂ 制御回路
４２Ａ，４２Ｂ 同期回路
４３Ａ，４３Ｂ 選択回路
４４Ａ，４４Ｂ レベルシフト回路
４５Ａ，４５Ｂ インバータ回路
ＳＹＡ，ＳＹＢ，ＦＢＡ，ＦＢＢ，ＨＡ，ＨＢ，ＬＡ，ＬＢ 端子

Claims (9)

1. 出力電圧に応じた帰還電圧と基準電圧との比較結果に基づいてトランジスタのオンオフを制御することにより前記出力電圧が所望の電圧となるように動作するリップルコンバータを制御するスイッチング制御回路であって、
   前記帰還電圧と前記基準電圧との比較結果に基づいて前記トランジスタのオンオフを制御するための第１制御信号を出力する制御回路と、
   前記他のリップルコンバータの前記トランジスタのオンオフのタイミングを示す同期信号に基づいて、前記制御回路から出力される前記第１制御信号を前記同期信号に同期させた信号である第２制御信号を出力する同期回路と、
   前記リップルコンバータを単独で動作させるか、前記リップルコンバータのトランジスタのオンオフと、他のリップルコンバータのトランジスタのオンオフとを同期させて動作させるかを示す動作信号が前記リップルコンバータを単独で動作させることを示す信号である場合は、前記トランジスタのオンオフを制御するための信号として前記第１制御信号を出力し、前記動作信号が前記リップルコンバータを前記他のリップルコンバータと同期させて動作させることを示す信号である場合は、前記トランジスタのオンオフを制御するための信号として前記第２制御信号を出力する選択回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記選択回路は、
   第１の時刻に、前記動作信号に基づいて前記第１制御信号または前記第２制御信号の何れを出力するかを選択し、
   前記制御回路は、
   前記第１の時刻よりも後の第２の時刻に、前記第１制御信号の出力を開始し、
   前記同期回路は、
   前記第２の時刻以後に、前記制御回路から出力される前記第１制御信号と、前記同期信号とに基づいて前記第２制御信号を出力すること、
   を特徴とするスイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記選択回路は、
   前記第１の時刻に変化する信号を出力する第１時刻出力回路と、
   前記第１時刻出力回路と電気的に接続され、前記第１の時刻に前記動作信号に応じた信号を出力する動作信号出力回路と、
   前記動作信号出力回路から出力される前記信号に基づいて、前記第１制御信号又は前記第２制御信号の何れか一方を出力する出力信号選択回路と、
   を備えることを特徴とするスイッチング制御回路。
4. 請求項３に記載のスイッチング制御回路であって、
   前記制御回路は、
   前記帰還電圧と前記基準電圧との比較結果を示す信号を出力する比較回路と、
   前記第２の時刻に変化する信号を出力する第２時刻出力回路と、
   前記比較回路及び前記第２時刻出力回路と電気的に接続され、前記第２の時刻以後に前記比較回路から出力される前記信号に基づいて前記第１制御信号を出力する制御信号出力回路と、
   を備えることを特徴とするスイッチング制御回路。
5. 請求項４に記載のスイッチング制御回路であって、
   電源電圧が所定の電圧以上になると変化する信号を出力する電圧検出回路を備え、
   前記第１時刻出力回路は、
   前記電圧検出回路から出力される前記信号の変化に応じてカウントを開始し、カウント開始後第１の時間経過後に前記第１の時刻を示す信号を出力する第１タイマ回路を有し、
   前記第２時刻出力回路は、
   前記電圧検出回路から出力される前記信号の変化に応じてカウントを開始し、カウント開始後前記第１の時間より長い第２の時間経過後に前記第２の時刻を示す信号を出力する第２タイマ回路を有すること、
   を特徴とするスイッチング制御回路。
6. 請求項５に記載のスイッチング制御回路であって、
   前記動作信号出力回路は、
   データ入力端子と、クロック入力端子と、リセット端子と、データ出力端子と、を有するフリップフロップであり、
   前記データ入力端子に前記動作信号が入力され、
   前記第１時刻出力回路と前記クロック入力端子とが電気的に接続され、
   前記電源電圧が前記所定の電圧より小さい場合に前記電圧検出回路から出力される前記信号によって前記データ出力端子から出力される信号がリセットされるように前記電圧検出回路と前記リセット端子とが電気的に接続され、
   前記データ出力端子と前記出力信号選択回路とが電気的に接続されてなること、
   を特徴とするスイッチング制御回路。
7. 請求項１〜６の何れか一項に記載のスイッチング制御回路であって、
   前記動作信号が入力される動作信号入力端子と、
   前記同期信号が入力される同期信号入力端子と、
   を備える集積回路であることを特徴とするスイッチング制御回路。
8. 請求項７に記載のスイッチング制御回路であって、
   前記動作信号入力端子及び前記同期信号入力端子は一つの信号入力端子であること、
   を特徴とするスイッチング制御回路。
9. 請求項８に記載のスイッチング制御回路であって、
   前記同期回路は、
   入力される前記第１制御信号の電流を増幅するインバータ回路と、
   制御電極が前記インバータ回路の出力と電気的に接続され、入力電極が前記信号入力端子と電気的に接続され、出力電極が接地側に接続されたトランジスタと、
   前記トランジスタの前記入力電極側の電圧に応じて前記第２制御信号を出力する出力回路と、
   を備えることを特徴とするスイッチング制御回路。
   
   

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