[go: up one dir, main page]

JP2007013170A - フラッシュメモリ素子、その駆動方法および製造方法 - Google Patents

フラッシュメモリ素子、その駆動方法および製造方法 Download PDF

Info

Publication number
JP2007013170A
JP2007013170A JP2006178905A JP2006178905A JP2007013170A JP 2007013170 A JP2007013170 A JP 2007013170A JP 2006178905 A JP2006178905 A JP 2006178905A JP 2006178905 A JP2006178905 A JP 2006178905A JP 2007013170 A JP2007013170 A JP 2007013170A
Authority
JP
Japan
Prior art keywords
gates
oxide film
flash memory
film
peripheral circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006178905A
Other languages
English (en)
Other versions
JP5030049B2 (ja
Inventor
Yun Bong Lee
允 峰 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020060044729A external-priority patent/KR100719738B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2007013170A publication Critical patent/JP2007013170A/ja
Application granted granted Critical
Publication of JP5030049B2 publication Critical patent/JP5030049B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 カップリングを防止し且つ均一性を確保することにより、プログラムしきい値電圧変動を減らすことが可能なフラッシュメモリ素子、その駆動方法および製造方法の提供。
【解決手段】 セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、前記第２酸化膜、前記ポリシリコン膜および前記第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【選択図】 図２ｃ

Description

本発明は、フラッシュメモリ素子に係り、特に、７０ナノ以下のＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際にセルゲート間にサイドウォール(side wall)を形成してカップリング(coupling)を防止することが可能なフラッシュメモリ素子、その駆動方法および製造方法に関する。
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックを含んでなるが、一つのセルブロックは、データを格納するための多数のセルが直列連結されたセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタを含んでなる。
以下、従来のフラッシュメモリ素子の製造方法について簡略に説明する。半導体基板にＳＴＩ(Shallow Trench Isolation)工程によって素子分離膜を形成してアクティブ領域とフィールド領域を画定する。
アクティブ領域上にはトンネル酸化膜が一定の厚さに形成され、このトンネル酸化膜上にはフローティングゲート用導電層として用いられる、例えばポリシリコン膜が形成される。前記ポリシリコン膜上には誘電体膜が形成されるが、この誘電体膜は酸化膜、窒化膜、酸化膜が順次積層されて形成される。
誘電体膜上にはコントロールゲート用導電層として用いられる、例えばポリシリコン膜がさらに形成される。このポリシリコン膜は、全ての単位セルに共通するように形成される。
コントロールゲート用ポリシリコン膜上にタングステンシリサイドが蒸着されてコントロールゲート電極が形成され、前記コントロールゲート電極上にさらにゲートハードマスクを蒸着した後、フォトリソグラフィーおよびエッチング工程でゲートラインを形成する。
ところが、最近、半導体素子が小型化または集積化するにつれて、特に１００ナノ以下のＮＡＮＤフラッシュメモリセルの場合、セルゲート(Cell Gate)間の相互干渉によって隣接セルゲートをプログラムするとき、プログラムしきい値電圧(Program Vt)が変動するという問題点がある。
本発明の目的は、小型ＮＡＮＤまたはＮＯＲフラッシュ素子のセル形成の際に、セルゲート間にサイドウォールを形成してカップリングの防止および均一性の確保を図ることにより、プログラムしきい値電圧変動(Program Vt Variation)を減らすことが可能なフラッシュメモリ素子、その駆動方法および製造方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係るフラッシュメモリ素子は、セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜の積層構造で形成されたサイドウォールとを含む。前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペーサが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成する。前記ポリシリコン膜はドープトポリシリコン(Doped Poly-Si)で形成する。
また、本発明の一実施例に係るフラッシュメモリ素子の製造方法は、セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、前記第２酸化膜、ポリシリコン膜および第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含む。
前記多数のゲートを形成する段階は、半導体基板にトンネル酸化膜、フローティングゲート用第１導電層、誘電体膜、コントロールゲート用第２導電層を順次形成する段階と、前記第２導電層、誘電体膜、第１導電層およびトンネル酸化膜の一部を除去してゲートを形成する段階と、前記ゲートの間の半導体基板に低濃度イオン注入工程を形成する段階とを含む。
前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペースが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成する。前記ポリシリコン膜はドープトポリシリコンで形成する。
また、本発明の一実施例に係るフラッシュメモリ素子の駆動方法は、セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜で形成されたサイドウォールとを含み、プログラムの際、前記セル領域のサイドウォール内に形成されたポリシリコン膜に電源を印加し、前記周辺回路領域のサイドウォール内に形成されたポリシリコン膜には電源を印加しない。
上述した本発明によれば、小型ＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際にセルゲート間にサイドウォールを形成してカップリングを防止し且つ均一性を確保することにより、直ちに隣接したセルゲートをプログラムしても、プログラムしきい値電圧変動によるセル特性の変化を防止することができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
図１は本発明の一実施例に係るフラッシュメモリ素子の断面図である。図１を参照すると、半導体基板１００上にトンネル酸化膜１０２、フローティングゲート用第１導電層１０４、誘電体膜１０６およびコントロールゲート用第２導電層１０８が積層されてなる多数のゲートがセル領域Ａと周辺回路領域Ｂに形成される。イオン注入工程によって半導体基板１００上に低濃度イオン注入領域１１０が形成される。前記セルゲートおよび選択トランジスタゲートの側壁には、第１酸化膜１１２、ポリシリコン膜１１４および第２酸化膜１１６を積層して、ゲート間のカップリングを防止することが可能なサイドウォール１１８を形成する。この際、ポリシリコン膜１１４は、ポリシリコンに不純物が混入されたドープトポリシリコン(Doped Poly-Si)を使用することが好ましい。
図２ａ〜図２ｃは本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
図２ａを参照すると、セル領域Ａおよび周辺回路領域Ｂが画定された半導体基板２００上にトンネル酸化膜２０２およびフローティングゲート用第１導電層２０４を形成する。第１導電層２０４は、好ましくはポリシリコン膜を用いる。素子分離マスクを用いたフォトリソグラフィーおよびエッチング工程によって第１導電層２０４、トンネル酸化膜２０２および半導体基板２００を所定の深さエッチングしてトレンチ（図示せず）を形成する。これにより、ライン状のアクティブ領域とフィールド領域が画定される。トレンチ（図示せず）が埋め込まれるように全体構造上に絶縁膜を形成した後、研磨して素子分離膜（図示せず）を形成する。また、素子分離膜（図示せず）を所定の厚さエッチングして素子分離膜の有効厚さ（ＥＦＨ）を調節する工程を選択的に行うことができる。全体構造上に、酸化膜、窒化膜、酸化膜が順次積層された構造の誘電体膜２０６およびコントロールゲート用第２導電層２０８を形成する。コントロールゲート用第２導電層２０８は、ポリシリコン膜、またはポリシリコン膜とタングステンシリサイド膜との積層構造を用いる。そして、素子分離膜（図示せず）と直交する形のセルゲートマスクを用いたフォトリソグラフィー及びエッチング工程によって第２導電層２０８および誘電体膜２０６をエッチングした後、下部の第１導電層２０４をエッチングする。これにより、フローティングゲートとコントロールゲートが積層されたセルゲートが形成される。一方、セルゲートと同一の工程によって選択トランジスタゲートも形成されるが、選択トランジスタゲートは、誘電体膜２０６を一部除去して形成することが好ましい。そして、露出した半導体基板２００に不純物注入工程によって低濃度イオン注入領域２１０を形成する。セル領域Ａにおけるゲート間の間隔は、周辺回路領域Ｂにおけるゲート間の間隔より狭い。
図２ｂを参照すると、全体構造上に再酸化(Re Oxidation)工程を行い、ゲートラインおよび露出した半導体基板２００を保護するための第１酸化膜２１２を形成する。
第１酸化膜２１２上にポリシリコン膜２１４を形成した後、全体構造上に第２酸化膜２１６を形成する。この際、ポリシリコン膜２１４は、ポリシリコンに不純物が混入されたドープトポリシリコンを使用することが好ましい。
前記第２酸化膜２１６を形成すると、セル領域Ａのゲート間の間隔は周辺回路領域Ｂのゲート間の間隔より狭いため、前記セル領域Ａのゲートとゲート間のスペースは前記第２酸化膜２１６によって充填され、前記周辺回路領域Ｂのゲートとゲート間のスペースは完全に充填されない。
図２ｃを参照すると、全面エッチング(Etch Back)工程を行って第２酸化膜２１６、ポリシリコン膜２１４および第１酸化膜２１２を相異なるエッチング溶液を用いて順次エッチングする。それにより、ゲート間のカップリングを防止することが可能なサイドウォール２１８が形成される。すなわち、サイドウォール２１８は、第１酸化膜２１２、ポリシリコン膜２１４および第２酸化膜２１６からなる。
サイドウォール２１８はセル領域Ａおよび周辺回路領域Ｂに形成されるが、前記セル領域Ａは、周辺回路領域Ｂよりゲート間の間隔が狭いため、前記サイドウォール２１８によってゲート間のスペースが埋め込まれ、前記周辺回路領域Ｂは、ゲートの側壁部にのみ前記サイドウォール２１８が形成される。
したがって、後続の工程によって前記周辺回路領域Ｂの半導体基板にソースとドレインを形成するためのイオン注入工程を行うことにより、高濃度イオン注入領域２２０を形成する。
一方、前述した図２ａ〜図２ｃの工程順序で製造されたフラッシュメモリ素子の駆動方法を説明すると、プログラムの際、セル領域Ａのサイドウォール２１８内に形成されたポリシリコン膜２１４に電源Ｖｃｃを印加し、周辺回路領域Ｂのサイドウォール２１８内に形成されたポリシリコン膜２１４には電源を印加せずにフローティングさせる。
したがって、小型ＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際に、セルゲート間に形成したサイドウォールによってカップリングを防止し且つ均一性を確保することができる。よって、直ちに隣接したセルゲートをプログラムしても、プログラムしきい値電圧変動によるセル特性の変化を防止することができる。
本発明は、図示した実施例を参考として説明したが、これらの実施例は例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、これらから各種変形例および均等な他の実施例に想到し得ることを理解するであろう。
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
本発明の一実施例に係るフラッシュメモリ素子の断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
符号の説明
２００ 半導体基板
２０２ トンネル酸化膜
２０４ 第１導電層
２０６ 誘電体膜
２０８ 第２導電層
２１０ 低濃度イオン注入領域
２１２ 第１酸化膜
２１４ ポリシリコン膜
２１６ 第２酸化膜
２１８ サイドウォール(side wall)
２２０ 高濃度イオン注入領域

Claims (8)

  1. セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、
    前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜の積層構造で形成されたサイドウォールとを含むことを特徴とする、フラッシュメモリ素子。
  2. 前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペーサが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成することを特徴とする、請求項１に記載のフラッシュメモリ素子。
  3. 前記ポリシリコン膜は、ドープトポリシリコンで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子。
  4. セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、
    全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、
    前記第２酸化膜、前記ポリシリコン膜および前記第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、
    前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
  5. 前記多数のゲート形成方法は、
    半導体基板にトンネル酸化膜、フローティングゲート用第１導電層、誘電体膜、コントロールゲート用第２導電層を順次形成する段階と、
    前記第２導電層、前記誘電体膜、前記第１導電層および前記トンネル酸化膜の一部を除去してゲートを形成する段階と、
    前記ゲートの間の半導体基板に低濃度イオン注入工程を形成する段階とを含むことを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペースが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成することを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
  7. 前記ポリシリコン膜は、ドープトポリシリコンで形成することを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
  8. セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、
    前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜で形成されたサイドウォールとを含み、
    プログラムの際、前記セル領域のサイドウォール内に形成されたポリシリコン膜に電源を印加し、前記周辺回路領域のサイドウォール内に形成されたポリシリコン膜には電源を印加しないことを特徴とする、フラッシュメモリ素子の駆動方法。
JP2006178905A 2005-06-29 2006-06-29 フラッシュメモリ素子、その駆動方法および製造方法 Expired - Fee Related JP5030049B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20050057268 2005-06-29
KR10-2005-0057268 2005-06-29
KR1020060044729A KR100719738B1 (ko) 2005-06-29 2006-05-18 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR10-2006-0044729 2006-05-18

Publications (2)

Publication Number Publication Date
JP2007013170A true JP2007013170A (ja) 2007-01-18
JP5030049B2 JP5030049B2 (ja) 2012-09-19

Family

ID=37588415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006178905A Expired - Fee Related JP5030049B2 (ja) 2005-06-29 2006-06-29 フラッシュメモリ素子、その駆動方法および製造方法

Country Status (2)

Country Link
US (2) US7750384B2 (ja)
JP (1) JP5030049B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998945B1 (ko) * 2008-09-05 2010-12-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
KR102760678B1 (ko) 2019-11-28 2025-02-04 삼성전자주식회사 3차원 반도체 메모리 장치
US11257963B1 (en) * 2020-11-20 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298247A (ja) * 1996-05-09 1997-11-18 Toshiba Corp 半導体装置及びその製造方法
JPH1154732A (ja) * 1997-06-06 1999-02-26 Toshiba Corp 不揮発性半導体記憶装置
US6297084B1 (en) * 1998-09-03 2001-10-02 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor memory
JP2003197779A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004356428A (ja) * 2003-05-29 2004-12-16 Toshiba Corp 不揮発性半導体記憶装置、及び、その製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
JP3434630B2 (ja) 1995-09-06 2003-08-11 株式会社リコー マスクｒｏｍ装置とその製造方法
JPH10289990A (ja) * 1997-04-16 1998-10-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
TW363230B (en) 1997-12-26 1999-07-01 Taiwan Semiconductor Mfg Co Ltd Manufacturing method for the flash memory cell with split-gate
US6091101A (en) 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
JP3425887B2 (ja) 1999-03-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2000311992A (ja) 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100308128B1 (ko) * 1999-08-24 2001-11-01 김영환 비휘발성 메모리 소자 및 그의 제조 방법
US6258668B1 (en) 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
US6395590B1 (en) 2000-08-15 2002-05-28 Winbond Electronics Corporation Capacitor plate formation in a mixed analog-nonvolatile memory device
KR100448911B1 (ko) * 2002-09-04 2004-09-16 삼성전자주식회사 더미 패턴을 갖는 비휘발성 기억소자
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US20040129986A1 (en) 2002-11-28 2004-07-08 Renesas Technology Corp. Nonvolatile semiconductor memory device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298247A (ja) * 1996-05-09 1997-11-18 Toshiba Corp 半導体装置及びその製造方法
JPH1154732A (ja) * 1997-06-06 1999-02-26 Toshiba Corp 不揮発性半導体記憶装置
US6297084B1 (en) * 1998-09-03 2001-10-02 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor memory
JP2003197779A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004356428A (ja) * 2003-05-29 2004-12-16 Toshiba Corp 不揮発性半導体記憶装置、及び、その製造方法

Also Published As

Publication number Publication date
JP5030049B2 (ja) 2012-09-19
US20070001216A1 (en) 2007-01-04
US7750384B2 (en) 2010-07-06
US8034681B2 (en) 2011-10-11
US20100304557A1 (en) 2010-12-02

Similar Documents

Publication Publication Date Title
US20060128099A1 (en) Method of fabricating flash memory device including control gate extensions
US9985039B2 (en) Semiconductor device and method of manufacturing the same
KR100739988B1 (ko) 플래쉬 메모리 소자의 제조방법
JP2007036173A (ja) フラッシュメモリ素子およびその製造方法
JP2007180482A (ja) フラッシュメモリ素子の製造方法
JP2011066052A (ja) 半導体装置の製造方法および半導体装置
JP5047786B2 (ja) 半導体装置の製造方法
CN1992231B (zh) 制造闪存器件的方法
JP2005026696A (ja) Ｅｅｐｒｏｍ素子およびその製造方法
US8034681B2 (en) Method of forming flash memory device having inter-gate plug
US20070145460A1 (en) Flash memory device and method of manufacturing the same
JP2010109019A (ja) 半導体装置およびその製造方法
KR100719738B1 (ko) 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR100871982B1 (ko) 플래시 메모리 셀 및 그 제조 방법
US7396725B2 (en) Method of manufacturing semiconductor device
JP2007165829A (ja) フラッシュメモリ素子のゲート形成方法
KR20080061494A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20060007176A (ko) 비휘발성 메모리 소자의 제조방법
KR100823694B1 (ko) 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
KR100799056B1 (ko) 반도체 소자의 제조 방법
JP2006310484A (ja) 半導体装置の製造方法
KR20060131199A (ko) 게이트 형성 방법
KR100908545B1 (ko) 반도체 소자의 제조방법
US9269583B1 (en) Method for fabricating memory device
KR100631851B1 (ko) 2비트를 갖는 비휘발성 메모리 셀 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120605

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120619

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150706

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees