JP2007013024A - 半導体集積回路装置 - Google Patents

Abstract

【課題】本発明は、冗長な外部端子を設置することなく、互いに隣接する外部端子間の短絡時における破壊を防止することが可能な半導体集積回路装置の提供を目的とする。
【解決手段】本発明に係る半導体集積回路装置は、複数の外部端子のうち、他の外部端子と比べて高電圧が印加されるＶＣＣ端子には、それに隣接する他の外部端子として、トランジスタＱ１の一端からそのオン／オフに応じた制御パルス信号の出力を行うＦＧ端子が配設されており、かつ、当該ＦＧ端子には、その端子電圧が所定の閾値に達したときにトランジスタＱ１が常にオフ状態となるように、そのオン／オフ制御信号を遮断する過電圧保護回路（Ｒ１、Ｒ２、Ｑ２、ＡＮＤ）が設けられた構成とされている。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関するものであり、特に、互いに隣接する外部端子間の短絡時における破壊防止に関するものである。

複数の外部端子を有する半導体集積回路装置において、種々の要因（ゴミや埃の付着など）によって、互いに隣接する外部端子間に短絡が生じた場合、通常、その外部端子は、正常に機能し得なくなる。特に、モータドライバＩＣなどの高耐圧ＩＣにおいて、意図せず高耐圧端子（電源端子など）に短絡した外部端子の端子耐圧が低かった場合（例えば当該外部端子がロジック信号の入出力端子であった場合）には、当該外部端子に繋がる内部素子に過大な電流が流れて、半導体集積回路装置の破壊や発熱を生じるおそれがあった。

なお、従来より、上記の端子間短絡対策としては、高耐圧端子に隣接する外部端子をノンコネクト端子とすることが考えられていた。

また、本願発明に関連するその他の従来技術としては、複数の回路を構成する複数の回路素子を各々の電流、電力損失、電圧、必要耐圧などのレベルに応じて最適に分離し、そのレベル毎に複数の回路素子を集積し、各個別の半導体チップに組み込む、いわゆるＳｉＰ［System in Package］ＩＣが開示・提案されている（例えば、特許文献１を参照）。
特開２００４−２６５９３１号公報

確かに、高耐圧端子に隣接する外部端子をノンコネクト端子としておけば、万が一、当該外部端子と高耐圧端子との間に短絡が生じた場合であっても、内部素子の破壊を招くことはなく、半導体集積回路装置の動作に支障を生じることはない。

しかしながら、上記の従来技術は、半導体集積回路装置の外部端子数に余裕がなければ採用することが困難であった。すなわち、設置スペース縮小の観点から、その外部端子数を極力削減するように要求される半導体集積回路装置（例えば、ポリゴンミラーモータドライバＩＣ）においては、冗長な外部端子の設置が忌避されるため、上記の従来構成を採用することが困難であった。

本発明は、上記の問題点に鑑み、冗長な外部端子を設置することなく、互いに隣接する外部端子間の短絡時における破壊防止を実現することが可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体集積回路装置は、装置外部との電気的接続を行う手段として、複数の外部端子を有して成る半導体集積回路装置であって、前記複数の外部端子のうち、他の外部端子と比べて高電圧が印加される第１外部端子には、それに隣接する他の外部端子として、トランジスタの一端からそのオン／オフに応じたロジック信号の出力を行う第２外部端子が配設されており、かつ、第２外部端子には、その端子電圧が所定の閾値に達したときに、前記トランジスタが常にオフ状態となるように、そのオン／オフ制御信号を遮断する過電圧保護回路が設けられている構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体集積回路装置において、第１外部端子は、外部端子列の端部に配設されている構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体集積回路装置は、モータの駆動制御を行うモータ駆動装置であり、第２外部端子は、Ｎチャネル電界効果トランジスタのオープンドレインからそのオン／オフに応じた制御パルス信号を装置外部に出力するための外部端子である構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体集積回路装置は、第１外部端子として、装置外部の電源ラインから電力供給を受けるための外部端子と、前記モータを構成する各相のモータコイルに駆動信号を供給するための外部端子と、を有して成る半導体集積回路装置であって、前記複数の第１外部端子は、互いに隣接するように配設されている構成（第４の構成）にするとよい。

また、上記第３または第４の構成から成る半導体集積回路装置は、前記駆動信号を生成するドライバと；前記ドライバに流れる駆動電流が所定の閾値に達したときに、前記駆動信号の生成を停止させる過電流保護回路と；を有する構成（第５の構成）にするとよい。

本発明に係る半導体集積回路であれば、冗長な外部端子を設置することなく、互いに隣接する外部端子間の短絡時における破壊防止を実現することが可能となる。

以下では、モータの駆動制御を行うモータドライバＩＣ（特に、その外部端子数を極力削減するように要求されるポリゴンミラーモータドライバＩＣなど）に本発明を適用した場合を例に挙げて説明を行う。

図１は、本発明に係る半導体集積回路装置の一実施形態を示す図である。本図に示すように、本実施形態の半導体集積回路装置は、装置外部との電気的接続を行う手段として、そのパッケージ両側にそれぞれ１２本ずつ、合計２４本の外部端子（ＰＧＮＤ、ＲＮＦ、ＣＳ、ＴＪＭＯＮ、ＳＧＮＤ、／ＡＣＣ、／ＤＥＣ、ＲＣＰ、ＳＢ、ＣＣＰ、ＰＷＭ、ＰＲＯＣＬＫ、ＨＷ−、ＨＷ＋、ＨＶ−、ＨＶ＋、ＨＵ−、ＨＵ＋、ＶＲＥＧ、ＦＧ、ＶＣＣ、Ｗ、Ｖ、Ｕ）を有して成る。また、本実施形態の半導体集積回路装置は、その内部回路ブロックとして、ロジック回路１と、プリドライバ２と、ドライバ３と、ホールコンパレータ４と、レギュレータ５と、温度モニタ回路６と、チャージポンプ７と、トルクアンプ８と、コンパレータ９、１０と、ＰＷＭ信号生成回路１１と、発振回路１２と、モータ拘束保護回路１３と、バッファ１４と、制御パルス信号出力回路１５と、過電流保護回路１６と、を有して成る。

ＰＧＮＤ端子（１ｐｉｎ）は、パワー系回路部（プリドライバ２やドライバ３など）の接地端を装置外部の接地ラインに接続するための外部端子である。

ＲＮＦ端子（２ｐｉｎ）は、ドライバ３を構成するパワートランジスタ（不図示）に流れる駆動電流を外部接続されたセンス抵抗（数百［ｍΩ］程度）を介して接地ラインに流すための外部端子である。

ＣＳ端子（３ｐｉｎ）は、前記パワートランジスタの駆動電流を検出すべく、前記センス抵抗の端子電圧の入力を受けるための外部端子である。

ＴＪＭＯＮ端子（４ｐｉｎ、図中ではＴＭＯＮと表記）は、温度モニタ回路６で得られる温度モニタ信号を装置外部に出力するための外部端子である。

ＳＧＮＤ端子（５ｐｉｎ）は、シグナル系回路部（ロジック回路１など）の接地端を装置外部の接地ラインに接続するための外部端子である。

／ＡＣＣ端子（６ｐｉｎ）及び／ＤＥＣ端子（７ｐｉｎ）は、サーボ系の速度制御を行うべく、装置外部からチャージポンプ７の出力制御信号の入力を受けるための外部端子である。なお、これらの外部端子に入力されるサーボ信号は、数十〜数百［ｎｓ］オーダの応答要求に対応した高速ロジック信号である。

ＲＣＰ端子（８ｐｉｎ）は、チャージポンプ７に外部抵抗（出力電流設定手段）を接続するための外部端子である。

ＳＢ端子（９ｐｉｎ）は、装置外部からショートブレーキの入／切を選択するためのロジック信号の入力を受けるための外部端子である。ショートブレーキとは、ドライバ３を構成するパワートランジスタの上側全て、若しくは、下側全てを導通状態とし、モータの自己発電電力を利用して、モータを停止させるブレーキ機構のことである。

ＣＣＰ端子（１０ｐｉｎ）は、チャージポンプ７の出力端に装置外部の充放電回路（トルク制御信号の生成手段）を接続するための外部端子である。

ＰＷＭ［Pulse Width Modulation］端子（１１ｐｉｎ）は、ＰＷＭ信号生成回路１１に外部抵抗及び外部容量（ＰＷＭ信号の波形調整手段）を接続するための外部端子である。

ＰＲＯＣＬＫ端子（１２ｐｉｎ、図中ではＰＣＬＫと表記）は、発振回路１２に外部容量（発振周波数設定手段）を接続するための外部端子である。

ＨＵ＋端子（１８ｐｉｎ）、ＨＵ−端子（１７ｐｉｎ）、ＨＶ＋端子（１６ｐｉｎ）、ＨＶ−端子（１５ｐｉｎ）、ＨＷ＋端子（１４ｐｉｎ）、ＨＷ−端子（１３ｐｉｎ）は、それぞれ、装置外部の３相ホール素子ＨＵ、ＨＶ、ＨＷから各相ホール信号の入力を受けるための外部端子である。

ＶＲＥＧ端子（１９ｐｉｎ）は、レギュレータ回路５で生成された定電圧を各相ホール素子の電源電圧として出力するための外部端子である。

ＦＧ端子（２０ｐｉｎ）は、制御パルス信号生成回路１５を構成するＮチャネル電界効果トランジスタＱ１のオープンドレインからそのオン／オフに応じた制御パルス信号（ＦＧパルス信号）を装置外部に出力するための外部端子である。

ＶＣＣ端子（２１ｐｉｎ）は、装置外部の電源ラインから電力供給を受けるための外部端子である。なお、ＶＣＣ端子には、入力電圧として高電圧（例えば最大で３６［Ｖ］）が印加されるため、その端子耐圧は高く設計されている。

Ｕ、Ｖ、Ｗ端子（２４ｐｉｎ、２３ｐｉｎ、２２ｐｉｎ）は、それぞれ、モータを構成する３相（Ｕ、Ｖ、Ｗ相）のモータコイルに駆動信号を供給するための外部端子である。なお、これらの外部端子には、前記駆動信号として高電圧が印加されるため、その端子耐圧は高く設計されている。

上記した複数の外部端子のうち、ＶＣＣ端子、及び、Ｕ、Ｖ、Ｗ端子は、いずれも、他の外部端子と比べて高電圧が印加される外部端子である。すなわち、これらの各端子は、本願請求項中の「第１外部端子」に相当する。また、ＶＣＣ端子に隣接する他の外部端子として、トランジスタＱ１のオープンドレインからそのオン／オフに応じた制御パルス信号の出力を行うＦＧ端子は、本願請求項中の「第２外部端子」に相当する。

なお、上記の第１外部端子は、図１に示すように、外部端子列の端部（２１〜２４ｐｉｎ）に配設し、かつ、それらを互いに隣接するように配設するとよい。このような配列とすることにより、高電圧が印加される第１外部端子と隣接する他の外部端子数を低減し、その短絡の危険性を最小限に抑えることが可能となる。

ロジック回路１は、装置の全体動作（ホールコンパレータ４の各相出力信号に基づくモータの定速度駆動制御及び位相制御、コンパレータ９の比較出力に基づくモータの定電流駆動制御、コンパレータ１０の比較出力に基づくモータのトルク制御、制御パルス信号生成回路１５を用いた制御パルス出力制御、過電流保護回路１６の監視出力に基づく回路保護制御、並びに、その他各種の回路保護制御など）を統括制御する手段である。なお、モータの定速度駆動制御及び位相制御について具体的に述べると、ロジック回路１は、ホールコンパレータ４の各相出力信号に基づいて、モータ回転速度及びモータ位相のフィードバック制御を行いつつ、モータ各相のプリ駆動信号（ｕｈ、ｕｌ、ｖｈ、ｖｌ、ｗｈ、ｗｌ）を生成し、当該プリ駆動信号をプリドライバ２に送出する。

プリドライバ２は、ロジック回路１から入力されるプリ駆動信号（ｕｈ、ｕｌ、ｖｈ、ｖｌ、ｗｈ、ｗｌ）のレベルシフトや波形成形を行い、モータ各相の駆動信号（ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬ）を生成して、これをドライバ３に送出する手段である。

ドライバ３は、Ｈブリッジ接続されたパワートランジスタ（不図示）を用いてモータを駆動する手段である。なお、パワートランジスタは、各々のゲートに入力される駆動信号（ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬ）に応じて開閉制御され、Ｕ、Ｖ、Ｗ端子に外部接続されたモータを駆動する。

ホールコンパレータ４は、ＨＵ（＋／−）端子、ＨＶ（＋／−）端子、ＨＷ（＋／−）端子に各々印加される正弦波形状の各相ホール信号（＋／−）を互いに比較して矩形波形状の各相出力信号を生成し、当該各相出力信号をロジック回路１に送出する手段である。

レギュレータ５は、ＶＣＣ端子に印加される入力電圧から所望の出力電圧を生成し、これを各相ホール素子の電源電圧として、ＶＲＥＧ端子から送出する電圧変換手段である。

温度モニタ回路６は、半導体集積回路装置のチップ温度に応じた温度モニタ信号を生成し、これをＴＪＭＯＮ端子から装置外部に送出する手段である。

チャージポンプ７は、／ＡＣＣ端子及び／ＤＥＣ端子に入力されるサーボ信号に応じた出力電流を生成し、これをＣＣＰ端子に外部接続された充放電回路に与える手段である。すなわち、ＣＣＰ端子では、チャージポンプ７の出力電流に応じて変動するトルク制御電圧（充放電電圧）が得られることになる。

トルクアンプ８は、ＣＣＰ端子で得られるトルク制御電圧と所定の基準電圧との差分電圧を増幅して出力する手段である。

コンパレータ９は、トルクアンプ８の出力電圧或いは所定の基準電圧と、ＣＳ端子に入力されるセンス抵抗の端子電圧（パワートランジスタの駆動電流に応じた参照電圧）とを比較し、その比較出力をロジック回路１に送出する手段である。

コンパレータ１０は、ＣＣＰ端子で得られるトルク制御電圧と所定の基準電圧とを比較し、その比較出力をロジック回路１に送出する手段である。

ＰＷＭ信号生成回路１１は、ＰＷＭ端子に接続される外部抵抗及び外部容量に応じたＰＷＭ信号を生成し、これをロジック回路１に送出する手段である。

発振回路１２は、ＰＲＯＣＬＫ端子に接続される外部容量に基づいて、所定の発振周波数のクロック信号を生成し、これをモータ拘束保護回路１３に送出する手段である。

モータ拘束保護回路１３は、モータが拘束されているか否かを検出し、拘束されていると判断した場合には、ロジック回路１に対してモータの停止を指示する手段である。

バッファ１４は、ＳＢ端子に入力されるロジック信号をバッファして、ロジック回路１に送出する手段である。

制御パルス信号生成回路１５は、制御パルス信号の出力手段であるＮチャネル電界効果トランジスタＱ１と、ＶＣＣ端子との短絡時にＦＧ端子をハイインピーダンスとする過電圧保護回路（抵抗Ｒ１、Ｒ２、ｎｐｎ型バイポーラトランジスタＱ２、及び、論理積演算回路ＡＮＤ）と、を有して成る。

トランジスタＱ１のドレインは、ＦＧ端子に接続される一方、抵抗Ｒ１、Ｒ２を介して接地ライン（ＳＧＮＤ端子）にも接続されている。トランジスタＱ１のソース、及び、バックゲートは、接地ライン（ＳＧＮＤ端子）に接続されている。トランジスタＱ１のゲートは、論理積演算回路ＡＮＤの出力端に接続されている。トランジスタＱ２のベースは、抵抗Ｒ１、Ｒ２の接続ノードに接続されている。トランジスタＱ２のエミッタは、接地ライン（ＳＧＮＤ端子）に接続されている。トランジスタＱ２のコレクタは、装置内部の電源ライン（レギュレータ回路５の一出力端）に接続される一方、論理積演算回路ＡＮＤの一入力端にも接続されている。論理積演算回路ＡＮＤの他入力端は、ロジック回路１の制御パルス信号出力端に接続されている。

なお、トランジスタＱ１は、ＦＧ端子がＶＣＣ端子に短絡した場合でも破壊されないように、その耐圧が通常よりも高く設計されている。より具体的に述べると、通常ならば、ＦＧ端子の定格電圧が５［Ｖ］程度であることに鑑み、その設計耐圧を７［Ｖ］程度とするところ、本実施形態のトランジスタＱ１は、その設計耐圧が３６［Ｖ］とされている。

まず、上記構成から成る制御パルス信号生成回路１５の通常動作について説明する。ＦＧ端子とＶＣＣ端子との間に短絡が生じていない場合、当該ＦＧ端子には、外部抵抗Ｒｅｘ（１０［ｋΩ］程度）を介して、５［Ｖ］程度の電圧が印加される。一方、抵抗Ｒ１、Ｒ２は、それぞれ、外部抵抗Ｒｅｘに対して十分大きい抵抗値（本実施形態では、それぞれ、９５０［ｋΩ］と５０［ｋΩ］）を有するように設計されており、その接続ノードに現れる分圧電圧は、ＦＧ端子電圧の１／２０（０．２５［Ｖ］程度）となる。

ここで、トランジスタＱ２は、そのベース・エミッタ間に０．６〜０．７［Ｖ］程度の電位差が与えられたときにオン状態となり、それ以下の電位差ではオフ状態となる。従って、ＦＧ端子とＶＣＣ端子との間に短絡が生じていなければ、トランジスタＱ２はオフ状態となり、論理積演算回路ＡＮＤの一入力端に与えられる電圧信号はハイレベルとなる。その結果、トランジスタＱ１のゲートには、ロジック回路１からの制御パルス信号が遮断されることなく入力されるので、制御パルス信号生成回路１５では、ロジック回路１のゲート制御（スイッチング制御）によって、トランジスタＱ１を用いた制御パルス信号の生成（論理変遷）が行われることになる。

次に、上記構成から成る制御パルス信号生成回路１５の過電圧保護動作について説明する。ＦＧ端子とＶＣＣ端子との間に短絡が生じた場合、当該ＦＧ端子には、装置外部の電源ラインから最大３６［Ｖ］の高電圧が印加される。

ここで、トランジスタＱ２は、先に述べたように、そのベース・エミッタ間に０．６〜０．７［Ｖ］程度の電位差が与えられたとき、言い換えれば、ＦＧ端子電圧が１２〜１４［Ｖ］まで上昇したときに、オフ状態からオン状態に遷移される。従って、ＦＧ端子とＶＣＣ端子との間に短絡が生じた場合には、トランジスタＱ２はオン状態となり、論理積演算回路ＡＮＤの一入力端に与えられる電圧信号はローレベルとなる。その結果、ロジック回路１からの制御パルス信号は、論理積演算回路ＡＮＤによって遮断され、トランジスタＱ１のゲートには、常にローレベルの電圧信号が入力されることになる。すなわち、トランジスタＱ１は、上記の過電圧保護動作によって、ロジック回路１からの制御パルス信号に依らず、常にオフ状態とされる。

このような構成とすることにより、ＦＧ端子がＶＣＣ端子と短絡した状態では、トランジスタＱ１がオン状態とされることはないので、トランジスタＱ１の設計耐圧にのみ依存することなく、その破壊をより確実に防止することが可能となる。従って、冗長な外部端子を設置することなく、ＦＧ・ＶＣＣ端子間の短絡時における破壊防止を実現することが可能となる。また、本構成であれば、トランジスタＱ１自体のさらなる高耐圧化を進めることなく、その短絡保護を確実なものとすることができるので、装置規模（トランジスタＱ１の占有面積）の増大を回避することも可能となる。

なお、ＦＧ端子とＶＣＣ端子とが短絡された状態で、トランジスタＱ２のベースに流れ込む電流は、抵抗Ｒ１、Ｒ２によって、その電流値が過大とならないように抑制されているため、トランジスタＱ２の破壊が生じるおそれは極めて小さいと言える。

また、本実施形態のように、過電圧保護動作のトリガ手段として、バイポーラトランジスタＱ２を用いれば、過電圧の印加に対する応答性が良く、また、電界効果トランジスタに比べてその製造ばらつきが小さいので、高速かつ高精度な過電圧保護動作を実現することが可能となる。ただし、本発明の構成はこれに限定されるものではなく、いかなるトリガ手段を用いても構わない。

過電流保護回路１６は、ドライバ３に流れる駆動電流を監視し、その電流値が所定の閾値に達したときに、その旨をロジック回路１に報知して、プリドライバ２及びドライバ３の動作（駆動信号の生成）を停止させる手段である。このような過電流保護回路１６を設けることにより、ＦＧ端子とＶＣＣ端子との短絡保護ばかりでなく、高耐圧端子間（Ｕ・Ｖ端子間、Ｖ・Ｗ端子間、或いは、Ｗ・ＶＣＣ端子間）にて短絡が生じ、ドライバ３に過大な駆動電流が流れた場合にも、その動作を遅滞なくシャットダウンさせ、半導体集積回路装置の破壊や発熱を防止することが可能となる。

なお、上記の実施形態では、モータドライバＩＣに本発明を適用した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、高耐圧端子を備えた半導体集積回路全般（レギュレータＩＣなど）にも広く適用することが可能である。

また、上記の実施形態では、パッケージの両側に同数の外部端子を備えた半導体集積回路装置（いわゆるデュアルインラインパッケージ）に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、パッケージの４辺全てに外部端子を備えた半導体集積回路装置にも当然に適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記の実施形態では、ＶＣＣ端子に隣接する端子位置にＦＧ端子を配設した場合を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、上記の過電圧保護回路（Ｒ１、Ｒ２、Ｑ２、ＡＮＤ）の挿入によって生じ得る種々の特性変動（動作スピード、入力オフセット、入力インピーダンスなどの変動）が非短絡時における通常動作の支障とならない外部端子であれば、いかなる外部端子を配設しても構わない。

本発明は、互いに隣接する外部端子間の短絡時における破壊防止を図る上で有用な技術であり、特に、その外部端子数を極力削減するように要求される半導体集積回路装置（例えばポリゴンミラーモータドライバＩＣ）に好適な技術である。

は、本発明に係る半導体集積回路装置の一実施形態を示す図である。

符号の説明

１ ロジック回路
２ プリドライバ
３ ドライバ
４ ホールコンパレータ
５ レギュレータ
６ 温度モニタ回路
７ チャージポンプ
８ トルクアンプ
９ コンパレータ
１０ コンパレータ
１１ ＰＷＭ信号生成回路
１２ 発振回路
１３ モータ拘束保護回路
１４ バッファ
１５ 制御パルス信号出力回路
１６ 過電流保護回路
Ｒ１、Ｒ２ 抵抗
Ｑ１ Ｎチャネル電界効果トランジスタ
Ｑ２ ｎｐｎ型バイポーラトランジスタ
ＡＮＤ 論理積演算回路

Claims (5)

1. 装置外部との電気的接続を行う手段として、複数の外部端子を有して成る半導体集積回路装置であって、前記複数の外部端子のうち、他の外部端子と比べて高電圧が印加される第１外部端子には、それに隣接する他の外部端子として、トランジスタの一端からそのオン／オフに応じたロジック信号の出力を行う第２外部端子が配設されており、かつ、第２外部端子には、その端子電圧が所定の閾値に達したときに、前記トランジスタが常にオフ状態となるように、そのオン／オフ制御信号を遮断する過電圧保護回路が設けられていることを特徴とする半導体集積回路装置。
2. 第１外部端子は、外部端子列の端部に配設されていることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記半導体集積回路装置は、モータの駆動制御を行うモータ駆動装置であり、第２外部端子は、Ｎチャネル電界効果トランジスタのオープンドレインからそのオン／オフに応じた制御パルス信号を装置外部に出力するための外部端子であることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
4. 第１外部端子として、装置外部の電源ラインから電力供給を受けるための外部端子と、前記モータを構成する各相のモータコイルに駆動信号を供給するための外部端子と、を有して成る半導体集積回路装置であって、前記複数の第１外部端子は、互いに隣接するように配設されていることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記駆動信号を生成するドライバと；前記ドライバに流れる駆動電流が所定の閾値に達したときに、前記駆動信号の生成を停止させる過電流保護回路と；を有して成ることを特徴とする請求項３または請求項４に記載の半導体集積回路装置。

Images