JP2007081351A - 積層電子部品用ビアペースト及びこれを用いた積層電子部品並びにその製造方法 - Google Patents

Abstract

【課題】 ビア導体部周辺のクラックを防止するビアペースト及びこれを用いた積層電子部品並びにその製造方法を提供する。
【解決手段】 本ビアペーストは、金属粉末とセラミック層と焼結できる共素地セラミック粉末とを含有し、共素地セラミック粉末は導電性金属粉末と共素地セラミック粉末との合計の１０体積％以上含有される。本積層電子部品は、複数のセラミック層１１１と複数の導体層１１２とが交互に積層された積層部１１と、積層部１１の積層方向に延びて一部の導体層１１２と接続されたビア導体部１２と、を備える積層電子部品１であり、ビア導体部１２は、導電性金属相とセラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる共素地セラミック相とを有し、共素地セラミック相は、ビア導体部全体の１０体積％以上である。
【選択図】 図１

Description

本発明は積層電子部品用ビアペースト及びこれを用いた積層電子部品並びにその製造方法に関する。更に詳しくは、複数のセラミック層と複数の導体層とが交互に積層された構造を備える積層電子部品のビア導体部に用いる積層電子部品用ビアペースト及びこれを用いた積層電子部品並びにその製造方法に関する。

近年、集積回路の高速化、高密度化及び配線長の長化等に伴い高周波ノイズの増大が問題となっている。この高周波ノイズは、いわゆる同時スイッチングによる電源電圧の低下に起因する。この対策として、集積回路の直近に電力供給を目的とするコンデンサ（デカップリングコンデンサ）を配置する方法が知られている。このコンデンサでは、小さく、薄く（配線長を短く）、大容量であることが特に要求され、極めて微細且つ精度の高い構造が必要となる。

従来、上記のような積層電子部品に設けられたビア導体において、ビア導体の外周縁部にクラックを生じる問題や、ビア導体と各内部電極層との接続不良を生じる問題が知られている。この問題を解決する方法として、下記特許文献１及び２が知られている
下記特許文献１及び２は、平均粒径の異なる２種類の導電性金属粉末を含有するビアホール用導電性ペーストを用いる技術である。

特開２００４−２７３６６２号公報 特開２００４−２２８５０８号公報

上記特許文献１及び２では、レーザー穿孔によりビアホールを形成すると、未焼成内部導体層がビアホールの内壁面から後退することに起因する内部導体層とビア導体との接続不良が改善される点において優れている。しかし、セラミック部分とビア導体との界面近傍に現れるクラックを防止することは困難である。

本発明は上記問題を解決するものであり、複数のセラミック層と複数の導体層とが交互に積層された積層部の積層方向に延びて形成されたビア導体部と、セラミック層との間のクラックを確実に防止できる積層電子部品用ビアペースト及びこれを用いた積層電子部品並びにその製造方法を提供することを目的とする。

即ち、本発明は以下に示す通りである。
（１）複数のセラミック層と複数の導体層とが交互に積層された積層部と、
該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品の該ビア導体部の形成に用いる積層電子部品用ビアペーストであって、
導電性金属粉末と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック粉末と、を含有し、
該共素地セラミック粉末は、該導電性金属粉末と該共素地セラミック粉末との合計の１０体積％以上含有されることを特徴とする積層電子部品用ビアペースト。
（２）上記導電性金属粉末は、上記共素地セラミック粉末の平均粒径よりも大きい粒径の大径導電性金属粒子を含有する上記（１）に記載の積層電子部品用ビアペースト。
（３）上記大径導電性金属粒子は、上記導電性金属粉末全体の４０体積％以上含有される上記（１）又は（２）に記載の積層電子部品用ビアペースト。
（４）上記共素地セラミック粉末の平均粒径は、上記セラミック層となる未焼成セラミック層に含有されるセラミック粉末の平均粒径よりも大きい上記（１）乃至（３）のうちのいずれかに記載の積層電子部品用ビアペースト。
（５）複数のセラミック層と複数の導体層とが交互に積層された積層部と、
該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品の製造方法において、
上記積層部となるビアホールを有した未焼成積層部を得る未焼成積層部形成工程と、
該ビアホール内に請求項１乃至４のうちのいずれかに記載の積層電子部品用ビアペーストを充填する充填工程と、
該未焼成積層部及び該ビアホール内に充填されたビアペーストを一体焼成する焼成工程と、を備えることを特徴とする積層電子部品の製造方法。
（６）複数のセラミック層と複数の導体層とが交互に積層された積層部と、
該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品において、
上記ビア導体部は、導電性金属相と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる共素地セラミック相と、を有し、
該共素地セラミック相は、該ビア導体部全体の１０体積％以上であることを特徴とする積層電子部品（以下、単に「本発明の積層電子部品」ともいう）。
（７）複数のセラミック層と複数の導体層とが交互に積層された積層部と、
該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品において、
上記ビア導体部は、導電性金属相と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる共素地セラミック相と、を有し、
上記セラミック層内における該ビア導体部を含む上記積層方向に対して垂直な断面に、該ビア導体部内側方向へ１０μｍ以上入り込み、且つ該セラミック層と焼結された上記共素地セラミック相を５ヶ所以上有することを特徴とする積層電子部品（以下、単に「本発明の他の積層電子部品」ともいう）。
（８）上記積層部の積層方向に延びて一層おきの導体層と接続された第１ビア導体部と、
該積層部の積層方向に延びて該第１ビア導体部と接続されていない導体層と接続された第２ビア導体部と、
該第１ビア導体部の端部と接続されて該積層部の表面に導出された第１外部端子と、
該第２ビア導体部の端部と接続されて該積層部の表面に導出された第２外部端子と、を備える積層セラミックコンデンサである上記（６）又は（７）に記載の積層電子部品。

本発明の積層電子部品用ビアペーストによると、ビア導体部とセラミック層との間のクラックを確実に防止できる。
導電性金属粉末が共素地セラミック粉末の平均粒径よりも大きい粒径の大径導電性金属粒子を含有する場合は、より確実に上記クラックを防止できる。
大径導電性金属粒子が導電性金属粉末全体の４０体積％以上含有される場合は、更に確実に上記クラックを防止できる。
共素地セラミック粉末の平均粒径がセラミック層となる未焼成セラミック層に含有されるセラミック粉末の平均粒径よりも大きい場合は、ビア導体部とセラミック層との焼成収縮のタイミングを合わせ易く、ビア導体部とセラミック層との間のクラックを確実に防止できる。
本発明の製造方法によると、積層電子部品におけるビア導体部とセラミック層との間のクラックを確実に防止できる。
共素地セラミック相がビア導体部全体の１０体積％以上である本発明の積層電子部品によると、ビア導体部とセラミック層との間のクラックが確実に防止され、信頼性及び耐久性に優れた電子部品が得られる。
ビア導体部内側方向へ入り込んでセラミック層と焼結された共素地セラミック相を所定ヶ所以上有する本発明の他の積層電子部品によると、ビア導体部とセラミック層との間のクラックが確実に防止され、信頼性及び耐久性に優れた電子部品が得られる。
第１ビア導体部と第２ビア導体部と第１外部端子と第２外部端子とを備える積層セラミックコンデンサである場合には、ビア導体部とセラミック層との間のクラックを確実に防止され、信頼性及び耐久性に優れた電子部品が得られる。

以下、本発明を詳細に説明する。
［１］積層電子部品用ビアペースト
（１）導電性金属粉末
本発明の積層部品用ビアペースト（以下、単に「ビアペースト」ともいう）は、導電性金属粉末と、共素地セラミック粉末と、を含有し、共素地セラミック粉末は、導電性金属粉末と共素地セラミック粉末との合計の１０体積％以上含有されることを特徴とする。

上記「導電性金属粉末」は、ニッケル、銅、貴金属（金、銀、白金、パラジウム、ロジウム、オスミニウム、ルテニウム及びイリジウム）、スズ、亜鉛、コバルト、クロム、チタン、タンタル、タングステン並びにインジウム等の金属（導電性金属成分）の粉末が挙げられる。更に、これらの金属のうちの２種以上からなる合金の粉末が挙げられる。これらのなかでも、ニッケル粉末、ニッケル合金（Ｎｉ−Ｃｕ等）粉末、表面処理が施されたニッケル粉末、貴金属粉末、及び銅粉末が好ましく、更には、ニッケル粉末及びニッケル合金粉末が好ましい。これらの導電性金属粉末は、１種のみを用いてもよく、２種以上を併用してもよい。

また、導電性金属粉末の粒度分布は特に限定しない。即ち、例えば、測定される粒度分布においてピークが１つのみの粉末でもよく、ピークが２つ以上の粉末でもよい。また、粒度分布はシャープであってもよくブロードであってもよいが、累積質量が導電性金属粉末全体の９０質量％となる粒径（Ｄ_９０）に対する累積質量が導電性金属粉末全体の１０質量％となる粒径（Ｄ_１０）の割合（Ｄ_９０／Ｄ_１０）は１．３〜８．０（より好ましくは２．０〜７．８、更に好ましくは２．７〜７．５）であることが好ましい。この範囲であれば導電性金属相と共素地セラミック相とがより均一に分散して配置され、ビア導体部とセラミック層との間のクラックを確実に防止することができる。

また、平均粒径は特に限定されないが、０．２〜３．５μｍが好ましく、０．５〜３．０μｍがより好ましく、０．８〜２．７μｍが更に好ましく、１．０〜２．７μｍが特に好ましい。平均粒径がこの範囲では、ビアペースト内における導電性金属粉末の凝集をより効果的に抑制でき好ましく、特に積層セラミックコンデンサとして機能させる電子部品において好適である。この平均粒径及び粒度分布はレーザー回折式粒度分布測定で測定できるが、この測定が困難である場合には後述する実施例の方法を用いることができる。
導電性金属粉末の含有量は、後述する共素地セラミック粉末との合計量を１００体積％とした場合に、９０体積％未満である。

また、導電性金属粉末は、共素地セラミック粉末の平均粒径よりも大きい粒径の大径導電性金属粒子を含有することが好ましい。
この大径導電性金属粒子の含有量は特に限定されないが、導電性金属粉末全体の４０体積％以上（好ましくは４０〜１００体積％、更に好ましくは５０〜１００体積％、７５〜１００体積％）であることが好ましい。

また、上記導電性金属粉末は、共素地セラミック粉末の平均粒径よりも小さい小径導電性金属粒子を含有することができる。この小径導電性金属粒子の含有量は特に限定されないが、導電性金属粉末全体の１０〜５０体積％（好ましくは２０〜５０体積％）であることが好ましい。

（２）共素地セラミック粉末
上記「共素地セラミック粉末」は、セラミック層を構成するセラミック成分と焼結できるセラミック粉末である。この共素地セラミック粉末を構成するセラミック成分（共素地セラミック成分）としては、誘電特性を有するセラミック成分が挙げられる。即ち、例えば、チタン酸塩系セラミック成分（チタン酸バリウム系、チタン酸ストロンチウム系、チタン酸カルシウム系、チタン酸マグネシウム系）、ニオブ酸塩系セラミック成分、タンタル酸塩系セラミック成分、酸化チタン、酸化タングステン、アルミナ、ジルコニア、シリカ、マグネシア、カルシア等が挙げられる。これらのセラミック成分は１種のみが含有されてもよく、２種以上が含有されてもよい。更に、２種以上が含有される場合には、２種以上の上記セラミック成分が混合された混合成分でもよく、２種以上の上記セラミック成分が複合化された複合成分（複合酸化物等）でもよい。

更に、上記セラミック成分として誘電特性を有するガラス成分が挙げられる。このガラスは、通常、少なくともＳｉ、Ａｌ及びＯを含有する。更に、他の元素として、Ｂ、Ｃａ、Ｍｇ、Ｓｒ、Ｂａ、Ｖ、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｉｎ、Ｓｎ、Ｔａ、Ｗ、Ｒｅ、Ｂｉ、各ランタノイド元素及び各アクチノイド元素等を含有できる。これらの他の元素は１種のみが含有されてもよく、２種以上が含有されてもよい。

また、上記誘電特性を有するセラミック成分及び上記誘電特性を有するガラス成分は、各々単独で用いてもよく、併用してもよい。更に、積層電子部品のセラミック層を構成するセラミック成分と、ビアペースト内に含まれるセラミック粉末を構成するセラミック成分とは同じであってもよく、異なっていてもよいが、同一組成系であることが好ましい。即ち、共素地セラミック粉末は、上記積層電子部品のうちのセラミック層を構成するセラミック成分と、同一組成系のセラミック成分からなるセラミック粉末であることが好ましい。

尚、同一組成系とは、セラミック成分に含まれる元素を含有量（酸化物換算）が多い順に積算した場合に７０質量％を超えるまでに積算される元素種が同じであることを意味する。但し、４０質量％を超えるまでに積算される元素種が同一であり、その他に共通して含有される元素種が２種以上あり、且つこれら２種以上の共通する元素種の各々の含有量差が両成分間で各々２Ｎ質量％以内（但し、Ｎ；共通する元素種の数）である場合には同一組成系である。尚、一方の成分に含有される元素の酸化物換算含有量が２種以上で同じである場合は各元素共、同一組成系を判断するための元素種に含むものとする。また、上記酸化物換算は各元素において最も安定な酸化物によるものとする。

また、共素地セラミック粉末の粒度分布は特に限定しない。即ち、例えば、測定される粒度分布においてピークが１つのみの粉末でもよく、ピークが２つ以上の粉末でもよい。また、粒度分布はシャープであってもよくブロードであってもよいが、累積質量が共素地セラミック粉末全体の１０質量％となる粒径（Ｄ_１０）と、累積質量が共素地セラミック粉末全体の１０質量％となる粒径（Ｄ_９０）との比は１．３〜７．０（より好ましくは３．５〜４．４）であることが好ましい。この範囲であれば導電性金属相と共素地セラミック相とがより均一に分散して配置され、ビア導体部とセラミック層との間のクラックを確実に防止することができる。

また、共素地セラミック粉末の平均粒径は特に限定されないが、０．３〜２．０μｍが好ましく、０．３〜１．８μｍがより好ましく、０．４〜１．５μｍが更に好ましく、０．５〜１．３μｍが特に好ましい。平均粒径がこの範囲では導電性金属相と共素地セラミック相とがより均一に分散して配置され、ビア導体部とセラミック層との間のクラックを確実に防止できために好ましく、特に積層セラミックコンデンサとして機能させる電子部品において好適である。

この共素地セラミック粉末の平均粒径は、焼成されて上記セラミック層となる未焼成セラミック層に含有されるセラミック粉末の平均粒径よりも大きいことが好ましく、特に１．１倍以上であることが好ましい。この共素地セラミック粉末の平均粒径が、未焼成セラミック層に含有されるセラミック粉末の平均粒径よりも大きいことで、ビア導体部とセラミック層との焼成収縮のタイミングを合わせ易く、ビア導体部とセラミック層との間のクラックを確実に防止できる。
この平均粒径及び粒度分布はレーザー回折式粒度分布測定で測定できるが、この測定が困難である場合には後述する実施例の方法を用いることができる。

上記共素地セラミック粉末の含有量は、導電性金属粉末と共素地セラミック粉末との合計の１０体積％以上（通常４９体積％以下）である。この含有量は１０〜４５体積％が好ましく、１２〜４０体積％がより好ましく、１５〜３５体積％が更に好ましい。この範囲であればビア導体部としての導電性を十分に確保しつつ、上記クラックの抑制をすることができる。

また、ビアペースト全体に対する導電性金属粉末及び共素地セラミック粉末の含有量は特に限定されないが、通常、ビアペースト全体（１００体積％）の３０体積％以上（好ましくは４０〜７０体積％、より好ましくは４５〜６５体積％、通常７０体積％以下）である。この範囲であればビアペーストとして最適な粘度（例えば、後述するように１，００，０００Ｐａ・ｓ以下）に調整し易く好ましい。例えば、無機粉末（導電性金属粉末及び共素地セラミック粉末）と有機成分（後述する有機バインダ、溶媒、可塑剤及び消泡剤等）とからなるビアペースト全体を１００体積％とした場合に、無機粉末は３０体積％以上（好ましくは４０〜７０体積％、より好ましくは４５〜６５体積％、通常７０体積％以下）とすることができる。

（４）他の成分
本発明のビアペーストには、導電性金属粉末及び共素地セラミック粉末以外にも他の成分を含有することができる。他の成分としては、有機成分が挙げられる。即ち、例えば、有機バインダ、溶剤、可塑剤、消泡剤等が挙げられる。
このうち有機バインダとしては、アクリル系樹脂、アルキルセルロース（エチルセルロース、メチルセルロース）及びニトロセルロース等のセルロース類、ポリメチルメタクリレート等のアクリルエステル系樹脂、ポリビニルブチラール等のブチラール系樹脂、フェノール系樹脂、及びポリエステル系樹脂（アルキド樹脂等）などが挙げられる。これらは１種のみを用いてもよく、２種以上を併用してもよい。また、有機バインダの含有量は特に限定されないが、通常、ビアペースト全体の１０体積％以下である。

また、溶剤としては、ケトン系溶剤（アセトン及びメチルエチルケトン等）、炭化水素系溶剤（シクロヘキサン及びトルエン等）、１価アルコール（ターピネオール及びブチルカルビトール等）、並びに多価アルコール（エチレングリコール及びジエチレングリコール等）などが挙げられる。これらの溶剤は１種のみを用いてもよく、２種以上を併用してもよい。溶剤の含有量は特に限定されないが、有機バインダ全体を１００質量部とした場合に４５〜７０質量部の割合で含有することが好ましい。

更に、可塑剤は用いる有機バインダの種類に応じた適当な有機バインダを用いることが好ましい。更に、可塑剤は有機バインダ全体を１００質量部とした場合に１０〜３０質量部の割合で含有することが好ましい。
また、消泡剤はビアペースト全体を１００質量部とした場合に０．１〜１０質量部の割合で含有することが好ましい。

本ビアペーストの粘度は特に限定されないが、１，００，０００Ｐａ・ｓ以下（より好ましくは１０，０００〜３５，０００Ｐａ・ｓ、通常５，０００Ｐａ・ｓ以上）であることが好ましい。この範囲であればビアホールへの充填を確実に行うことができる。また、本ビアペーストを用いるのに適したビアホール径は特に限定されないが、５０〜２００μｍ（より好ましくは５０〜１５０μｍ）が好ましい。更に、ビアホールのアスペクト比は特に限定されないが、５０〜１００（より好ましくは７０〜１１０）が好ましい。

本発明のビアペーストを用いる積層電子部品は、複数のセラミック層と複数の導体層とが交互に積層された積層部と、この積層部の積層方向に延びて一部の導体層と接続されたビア導体部と、を備える。この積層電子部品の構成については、後述する本発明の積層電子部品の構成をそのまま適用できる。

［２］積層電子部品の製造方法
本発明の積層電子部品の製造方法は、未焼成積層部形成工程と、充填工程と、焼成工程とを備えることを特徴とする。
上記「未焼成積層部形成工程」は、積層部となるビアホールを有した未焼成積層部を得る工程である。
上記「未焼成積層部」は、焼成されて積層部となる未焼成体であり、ビアホールを備える。この未焼成積層部は、上記セラミック層となる未焼成セラミック層と、上記導体層となる未焼成導体層とが交互に積層された部分である。

上記未焼成セラミック層の構成は特に限定されないが、通常、セラミック粉末を含有する。セラミック粉末は、本ビアペーストに含有される共素地セラミック粉末と焼結できるセラミック成分からなることが好ましい。また、この未焼成セラミック層を構成するセラミック粉末は、平均粒径が前記共素地セラミック粉末よりも小さいものであることが好ましい。このセラミック粉末を構成するセラミック成分としては、前記共素地セラミック粉末を構成するセラミック成分をそのまま適用できる。

上記未焼成導体層の構成は特に限定されないが、通常、導電性金属粉末と有機成分とを含有する。このうち導電性金属粉末としては、本ビアペーストに含有される導電性金属粉末をそのまま適用できる。但し、未焼成導体層に含有される導電性金属粉末と、本ビアペーストに含有される導電性金属粉末とは、同成分からなってもよく、異なる成分からなってもよい。また、この未焼成導体層を構成する導電性金属粉末は、平均粒径が前記本ビアペーストを構成する導電性金属粉末よりも小さくても、大きくても、同じであってもよいが、小さいことが好ましい。有機成分としては、上記有機成分をそのまま適用できる。

この未焼成積層部の形成方法は特に限定されず、未焼成セラミック層の表面に未焼成導体層を印刷形成した未焼成導体層付き未焼成セラミック層を一括的に積層して形成することができる。また、未焼成セラミック層と未焼成導体層とを交互に逐次的に積層して形成することができる。

上記「ビアホール」は、未焼成積層体を貫通していてもよく、貫通していないものであってもよい。また、ビアホールの孔径（最大長さ）は特に限定されないが５０〜２００μｍ（更には５０〜１５０μｍ）とすることができる。更に、ビアホールのアスペクト比は特に限定されないが、５０〜１００（更には７０〜１１０）とすることができる。このビアホールの形成方法は特に限定されず、レーザー光及びドリル等を用いて形成できる。

上記「充填工程」は、ビアホール内に本ビアペーストを充填する工程である。この充填工程における充填方法は特に限定されず、例えば、スクリーン印刷法及び圧入印刷法等を用いることができる。

上記「焼成工程」は、未焼成積層部及びビアホール内に充填されたビアペーストを一体焼成する工程である。この焼成工程における焼成温度及び焼成雰囲気等は特に限定されないが、通常、焼成温度は１２００〜１３５０℃であり、焼成雰囲気は不活性雰囲気又は酸化雰囲気である。特に導電性金属粉末がＮｉ及びＣｕ等を含有する場合には不活性雰囲気を用いる。

［３］積層電子部品
本発明の積層電子部品は、積層部とビア導体部とを備え、ビア導体部は導電性金属相と共素地セラミック相とを有し、この共素地セラミック相はビア導体部全体の１０体積％以上であることを特徴とする。

上記「積層部」は、複数のセラミック層と複数の導体層とが交互に積層された部分である。「交互に積層された」とは、セラミック層と導体層とが積層方向に向かって交互に配置されていることである。即ち、例えば、この積層部の構造としては、図１に示す構造が挙げられる。この図１の構造ではセラミック層１１１と導体層１１２とが順に各々交互に積層されていることが分かる。

但し、この積層部では、結果的に交互の積層であればよく、例えば、連続して積層された複数層の未焼成セラミック層毎に１層又は２層以上の未焼成導体層が積層された構造が焼成されてなる構造も、本発明にいう交互に積層された構造である。
この積層部に含まれるセラミック層と導体層との数は特に限定されないが、通常、各々２層以上（更には１０層以上、特に５０層以上、通常１００層以上）である。

上記「セラミック層」は、導体層間に配置されて、導体層に対して絶縁層として機能する層である。また、特に積層コンデンサにおいては誘電体層として機能する。このセラミック層の絶縁性及び誘電性は特に限定されないが、通常、１０^１０Ω・ｍ以上の絶縁性を有する。更に、セラミック層の厚さは特に限定されないが、通常、５．０μｍ以下である。但し、これらの特性については、所望の絶縁性、静電容量及び耐電圧等の電気的特性、並びに、生産性などに応じて、更には、生産コストに応じて適宜選択することが好ましい。

上記セラミック層を構成するセラミック成分は、共素地セラミック層を構成するセラミック成分と焼結されるセラミック成分であればよく、その他は特に限定されない。このセラミック層を構成するセラミック成分としては、前述の共素地セラミック層を構成するセラミック成分をそのまま適用できる。このセラミック層を構成するセラミック成分と、共素地セラミック層を構成するセラミック成分とは、同じであってもよく、異なっていてもよいが、前述のように同一組成系であることが好ましい。

上記「導体層」は、導電性を有する層である。この導電性は特に限定されないが、通常、１０μΩ・ｃｍ以下である。また、導体層は、コンデンサ用パターン、回路用パターン等の所定形状を有するパターン化された導体層であってもよく、グランド等のパターン化されていない導体層であってもよい。但し、導体層の各種特性については、所望の静電容量及び耐電圧等の電気的特性、並びに、生産性などに応じて、更には、生産コストに応じて適宜選択することが好ましい。
上記導体層を構成する導電性金属成分の種類は特に限定されず、前記導電性金属粉末を構成する成分（導電性金属成分）をそのまま適用できる。但し、導体層を構成する導電性金属成分と、ビア導体部を構成する導電性金属成分（即ち、ビアペーストに含有される導電性金属粉末を構成する成分）とは、同じであってもよく、異なっていてもよい。

上記「ビア導体部」は、積層部の積層方向に延びて一部の導体層と接続された導体部分である。また、特に積層コンデンサにおいては、セラミック層及び導体層のうちの隣接された少なくとも２層を積層方向に貫通して配置され、貫通された導体層のうちの少なくとも１層と接続されている。
このビア導体部は、通常、少なくとも一端が積層部から露出又は導出されている。従って、ビア導体部は、積層部を貫通して設けられていてもよく、一端側のみが貫通して他端側が貫通しない状態で設けられていてもよい。

このビア導体部の形状は特に限定されないが、通常、柱状形状であり、更には、円柱形状である。この形状はスルーホールに依存するものである。股、ビア導体部の大きさも特に限定されず、スルーホールに依存するものであるが、通常、最大径（最大長）が５０〜２００μｍ（更には５０〜１５０μｍ）とすることができ、アスペクト比は５０〜１５０（更には７０〜１１０）とすることができる。

また、このビア導体部は、導電性金属相と共素地セラミック相とを有する。即ち、例えば、図３〜６及び図９〜１２に示すように導電性金属相１２５と共素地セラミック相１２３とを備える。
上記「導電性金属相」は、導電性金属成分からなる導電性を有する相である。この導電性金属成分としては、前記導電性金属粉末を構成する導電性金属成分をそのまま適用できる。

上記「共素地セラミック相」は、セラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる相である。この共素地セラミック成分としては、前記共素地セラミック粉末を構成する共素地セラミック成分をそのまま適用できる。
この共素地セラミック相は、ビア導体部全体の１０体積％以上（通常４９体積％以下）である。この含有量は１０〜４５体積％が好ましく、１２〜４０体積％がより好ましく、１５〜３５体積％が更に好ましい。

本発明の他の積層電子部品積層部とビア導体部とを備え、ビア導体部は導電性金属相と共素地セラミック相とを有し、積層部のセラミック層内におけるビア導体部を含む積層方向に対して垂直な断面に、ビア導体部内側方向へ１０μｍ以上入り込み、且つセラミック層と焼結された共素地セラミック相（以下、単に「接合相」という）を５ヶ所以上有することを特徴とする。

即ち、図３〜５に示すように、ビア導体部の外周部に共素地セラミック相とセラミック層とが焼結された接合相が認められる。この接合相のうち、特にビア導体部内側方向へ１０μｍ以上（ビアの中心に向かって１０μｍ以上）入り込んだ形状の部分を少なくとも５ヶ所以上（更には１０ヶ所以上、特に１５ヶ所以上）有する。また、セラミック層から連続する接合相により取り囲まれた最大長さが３．０μｍ以上である導電性金属相（セラミック層から連続する接合相により取り囲まれて他の導電性金属相から孤立している導電性金属相、以下「孤立導電性金属相」という）を５ヶ所以上（更には１０ヶ所以上、特に１５ヶ所以上）有する。これらの接合相は、ビアペースト内に含有される共素地セラミック粉末がビアホールの内壁を構成するセラミック層と焼結されてなる相と考えられる。セラミック層及びビア導体部がこのような相形態を有することにより、本積層電子部品では、確実にビア導体部とビアホールとの界面におけるクラックが防止されているものと考えられる。更に、共素地セラミック相と導電性金属相とはバランス良く分散されて認められることが好ましい。

尚、上記「積層部」、上記「セラミック層」及び上記「導体層」は、前記本発明の積層電子部品における各々をそのまま適用できる。上記「ビア導体部」は、共素地セラミック相の体積割合が限定されず、上記の所定の接合層が認められること以外は、前記本発明の積層電子部品におけるビア導体部をそのまま適用できる。

本発明の積層電子部品及び本発明の他の積層電子部品は、積層コンデンサとして好適であり、更にビアアレイ型積層セラミックコンデンサとして特に好適である。この積層コンデンサにおける構成は、通常、積層部の積層方向に延びて一層おきの導体層と接続された第１ビア導体部と、積層部の積層方向に延びて第１ビア導体部と接続されていない導体層と接続された第２ビア導体部と、第１ビア導体部の端部と接続されて積層部の表面に導出された第１外部端子と、第２ビア導体部の端部と接続されて積層部の表面に導出された第２外部端子と、を備える。上記ビアアレイ型積層セラミックコンデンサは、例えば、実施例における図１の構造を有する。

本発明の積層電子部品及び本発明の他の積層電子部品では、上記積層部及び上記ビア導体部以外にも他の部分を備えることができる。他の部分としては、外部端子部が挙げられる。このうち外部端子部は、通常、メッキ形成される部分であり、この部分を備える場合には、本発明の積層電子部品におけるように、ビアホール内壁とビア導体部と界面にクラックを有さないことによる優位性を特に享受できる。

以下、本発明を実施例により具体的に説明する。
［１］積層電子部品の構成
図１は、積層電子部品１の一例である積層セラミックコンデンサの概略断面図である。この積層電子部品１は、ビアアレイ型積層セラミックコンデンサである。
積層電子部品１は、複数のセラミック層１１１と複数の導体層１１２とが交互に積層された積層部１１と、積層部１１の積層方向に延びて一部の導体層１１２と接続されたビア導体部１２（１２１及び１２２）とを備える。

積層部１１を構成するセラミック層１１１は、チタン酸バリウムからなり、導体層１１２の層間に配置されて導体層１１２の誘電体（絶縁体）として機能する。セラミック層１１１の厚さは約５μｍである。一方、導体層１１２はニッケルを主成分として形成された厚さ１．５μｍ〜１．８μｍの層である。

ビア導体部１２は直径約１００μｍ且つアスペクト比約９０であり、ビアピッチ約４００μｍで格子状に多数配設されており、ビア導体部１２のうちの一部は、積層部１１の積層方向に延びて一層おきの導体層１２１と接続された第１ビア導体部１２１である。また、ビア導体部１２のうちの他部は、積層部１１の積層方向に延びて第１ビア導体部１２１と接続されていない導体層１２１と接続された第２ビア導体部１２２である。これらのビア導体部１２は、ニッケルを導電性金属成分とし、チタン酸バリウムを共素地セラミック成分として形成されている。

また、第１ビア導体部１２１及び第２ビア導体部１２２は、各々共通する導体層とは接続されていない。また、第１ビア導体部と接続された導体層１２１には、直径約３００μｍのクリアランスホールが形成されており、この導体層１２１のクリアランスホール内を直径約１００μｍの第２導体部が貫通し、この導体層１２１と絶縁されている。

また、第１ビア導体部１２１の端部と接続されて積層部１１の表面に導出された第１外部端子１３１と、第２ビア導体部１２２の端部と接続されて積層部１１の表面に導出された第２外部端子１３２と、を備える。

更に、積層部１１の一面側は、この一面側に配置された第１外部端子１３１（ハンダバンプ）及び第２外部端子１３２（ハンダバンプ）と接続することで、他の電子部品２（半導体集積回路素子搭載基板）と接続可能となっている。一方、積層部１１の他面側は、この他面側に配置された第１外部端子１３１（ハンダバンプ）及び第２外部端子１３２（ハンダバンプ）と接続することで、更に他の電子部品３（マザーボード）と接続可能となっている。上記第１外部端子１３１及び第２外部端子は、各々ニッケルを主成分として形成され、更に、その表面はニッケルメッキ層及び金メッキ層で被覆されている。

［２］積層電子部品の製造
（１）未焼成積層部形成工程
（１−１）未焼成セラミック層の形成
キャリアフィルム上にチタン酸バリウム粉末を含有する未焼成セラミック層用スラリーを塗布し、乾燥させて、キャリアフィルム上に剥離可能に配置された未焼成セラミックグリーンシートを得た。未焼成セラミックグリーンシートは、その後、所望の形状に裁断されて未焼成セラミック層となる。

（１−２）未焼成導体部の形成
上記（１−１）で得られた未焼成セラミックグリーンシート上にスクリーンマスクを配置し、導体層用ペーストをスクリーン印刷により印刷したのち乾燥させて、厚さ２〜３μｍの未焼成導体層を形成した。

（１−３）未焼成セラミック層及び未焼成導体層の積層圧着
上記（１−２）で得られた未焼成導体層が積層形成されたグリーンシート１００〜１２０枚を、未焼成セラミック層と未焼成導体層とが交互に配置されるように積層した。更に、未焼成セラミックグリーンシートのみを３層積層して得られた未焼成カバー部を上記積層体の表裏に配置し、未焼成カバー部、未焼成セラミック層と未焼成導体層とが交互に配置された積層部、未焼成カバー部の順とした。次いで、ラミネート装置を用いて積層方向に温度６０℃〜８０℃で、押圧力３００ｋｇ／ｃｍ^２〜１０００ｋｇ／ｃｍ^２の条件で押圧して厚さ約１ｍｍの未焼成積層体を得た。

（１−４）ビアホールの形成
上記（１−３）で得られた未焼成積層体に、レーザー加工機を用いて直径約１２０μｍのビアホールを規則的に穿孔した。

（２）充填工程
上記（１−４）で形成されたビアホール内に、ペースト圧入充填装置を用いてビアペーストを２．０ＭＰａ〜７．５ＭＰａの圧力で圧入充填し、未焼成ビア導体部を形成した。

（３）未焼成外部端子の形成
上記（２）で得られた未焼成ビア導体の一端側（上記他の電子部品２を接続可能な側）に、未焼成積層体の一面に配置された厚さ約３０μｍのメタルマスクを通して外部端子用ペーストを印刷塗布して乾燥し、未焼成外部導体を形成した。
次いで、未焼成ビア導体の他端側（上記他の電子部品３を接続可能な側）に、未焼成積層体の他面に配置された厚さ約２５μｍのスクリーンマスクを通して外部端子用ペーストを印刷塗布して乾燥し、未焼成外部導体を形成した。

（４）焼成工程
上記（３）までに得られた未焼成積層体にブレーク用の溝を格子状に入れた後、この未焼成積層体を脱脂し、その後焼成を行った。

（５）外部端子を被覆するメッキ層の形成
上記（４）で得られた焼結体の第１外部端子１３１及び第２外部端子１３２の表面に無電解ニッケルメッキを厚さ約０．５μｍ〜３．０μｍに形成した。その後、電解金メッキにより更に厚さ約０．１μｍ〜１．０μｍのメッキ層を形成した。外部端子の表面にメッキを施すことで、外部端子に含まれる共素地セラミック相が端子表面に露出することを防止でき、端子部の濡れ性を向上させることができる。

（６）焼結体の裁断
上記（４）で形成されたブレーク用の溝に沿って、焼結体をブレークして、複数の積層電子部品１１を得た。

［３］各種ペーストによる評価
上記［２］の製造方法において、未焼成セラミック層用スラリー及び導体層ペーストとして各々下記のスラリー及びペーストを用い、更に、ビアペーストとして下記ビアペーストＡ〜Ｄを用いて、得られるビア導体部の評価を行った。

（１）未焼成セラミック層用スラリー
未焼成セラミック層用スラリー全体を１００質量％とした場合に、６０質量％のセラミック粉末と、４０質量％の有機成分とを含有し、粘度０．５Ｐａ・ｓである。
上記セラミック粉末は、チタン酸バリウムを主成分とし、平均粒径（Ｄ５０）０．６μｍ（Ｄ１０＝０．３μｍ、Ｄ９０＝１．０μｍ）である。

（２）導体層用ペースト
導体層用ペースト全体を１００質量％とした場合に、５５質量％の無機粉末と、４５質量％の有機成分とを含有し、粘度２０Ｐａ・ｓである。
上記無機粉末は、共素地セラミック粉末とニッケル粉末とからなり、これらの合計を１００体積％とした場合に、共素地セラミック粉末は１５体積％、及びニッケル粉末８５体積％が含有される。
上記共素地セラミック粉末は、純度９９％以上のチタン酸バリウムであり、平均粒径（Ｄ５０）０．１μｍである。
ニッケル粉末は、純度９９％以上のニッケル粉末であり、平均粒径（Ｄ５０）０．４μｍである。

（３）ビアペーストＡ（実施例１）
ビアペースト全体を１００質量％とした場合に、９０質量％の無機粉末と１０質量％の有機成分（ビアペースト全体を１００体積％とした場合に、５５体積％の無機粉末と４５体積％の有機成分）とを含有し、粘度２０，０００Ｐａ・ｓ｛回転円筒粘度計(東機産業製 ＲＢ−８０Ｕ）により、ロータの回転数１ｒｐｍ、温度２５℃の条件で測定した値。以下同様)である。
上記無機粉末は、共素地セラミック粉末とニッケル粉末とからなり、これらの合計を１００体積％とした場合に、共素地セラミック粉末は２０体積％、及びニッケル粉末８０体積％が含有される。
上記共素地セラミック粉末は、チタン酸バリウムであり、平均粒径（Ｄ５０）０．６４μｍ（Ｄ１０＝０．２９μｍ、Ｄ９０＝１．１５μｍ）である。
ニッケル粉末は、純度９９％以上のニッケル粉末であり、平均粒径（Ｄ５０）２．４μｍ（Ｄ１０＝０．５μｍ、Ｄ９０＝３．５μｍ）である。更に、大径導電性金属粉末はニッケル粉末全体の９０体積％である。
有機成分は、有機バインダ（エチルセルロース）４．５質量％（ビアペースト全体に対する含有量）、有機溶剤（ターピネオール）、分散剤及び酸化防止剤を含む。

（４）ビアペーストＢ（実施例２）
ビアペースト全体を１００質量％とした場合に、９０質量％の無機粉末と１０質量％の有機成分（ビアペースト全体を１００体積％とした場合に、５０体積％の無機粉末と５０体積％の有機成分）とを含有し、粘度３０，０００Ｐａ・ｓである。
上記無機粉末は、共素地セラミック粉末とニッケル粉末とからなり、これらの合計を１００体積％とした場合に、共素地セラミック粉末は３０体積％、及びニッケル粉末７０体積％が含有される。
上記共素地セラミック粉末は、チタン酸バリウムであり、平均粒径（Ｄ５０）１．１２μｍ（Ｄ１０＝０．６５μｍ、Ｄ９０＝１．５７μｍ）である。
ニッケル粉末は、純度９９％以上のニッケル粉末であり、平均粒径（Ｄ５０）１．５μｍ（Ｄ１０＝０．８μｍ、Ｄ９０＝２．０μｍ）である。更に、大径導電性金属粉末はニッケル粉末全体の７５体積％である。
有機成分は、実施例１のビアペーストＡと共通である。

（５）ビアペーストＣ（比較例１）
ビアペースト全体を１００質量％とした場合に、９０質量％の無機粉末と１０質量％の有機成分（ビアペースト全体を１００体積％とした場合に、５５体積％の無機粉末と４５体積％の有機成分）とを含有し、粘度３０，０００Ｐａ・ｓである。
上記無機粉末は、共素地セラミック粉末とニッケル粉末とからなり、これらの合計を１００体積％とした場合に、共素地セラミック粉末は７．５体積％、及びニッケル粉末８２．５体積％が含有される。
上記共素地セラミック粉末は、チタン酸バリウムであり、平均粒径（Ｄ５０）０．６４μｍ（Ｄ１０＝０．２９μｍ、Ｄ９０＝１．１５μｍ）である。
ニッケル粉末は、純度９９％以上のニッケル粉末であり、平均粒径（Ｄ５０）２．０μｍ（Ｄ１０＝０．５μｍ、Ｄ９０＝２．５μｍ）である。更に、大径導電性金属粉末はニッケル粉末全体の８０体積％である。
有機成分は、実施例１のビアペーストＡと共通である。

（６）ビアペーストＤ（比較例２）
ビアペースト全体を１００質量％とした場合に、９０質量％の無機粉末と１０質量％の有機成分（ビアペースト全体を１００体積％とした場合に、５５体積％の無機粉末と４５体積％の有機成分）とを含有し、粘度２０，０００Ｐａ・ｓである。
上記無機粉末は、共素地セラミック粉末とニッケル粉末とからなり、これらの合計を１００体積％とした場合に、共素地セラミック粉末は２体積％、及びニッケル粉末９８体積％が含有される。
上記共素地セラミック粉末は、チタン酸バリウムであり、平均粒径（Ｄ５０）０．６４μｍ（Ｄ１０＝０．２９μｍ、Ｄ９０＝１．１５μｍ）である。
ニッケル粉末は、純度９９％以上のニッケル粉末であり、平均粒径（Ｄ５０）０．３μｍ（Ｄ１０＝０．１μｍ、Ｄ９０＝０．６μｍ）である。更に、大径導電性金属粉末はニッケル粉末全体の５体積％である。
有機成分は、実施例１のビアペーストＡと共通である。

（７）実施例の結果
上記ビアペーストＡ（実施例１）を用いて得られたビア導体部を備える積層電子部品のセラミック層内におけるビア導体部を含む積層方向に対して垂直な断面を電子顕微鏡を用いて約７００倍に拡大して得られた画像を図２に示した。また、この図２を上下に４分割し、各々の部分を更に拡大した画像を図３〜６に示した。尚、上記断面は、図１における積層電子部品において他の電子部品２が配置されることとなる側のカバー部１１１’内（実際には焼結されて一体化されている）におけるビア導体部の断面である。
同様に、ビアペーストＢ（実施例２）を用いて得られた積層電子部品による画像を図７に示した。
同様に、ビアペーストＣ（比較例１）を用いて得られた積層電子部品による画像を図８に、この図８を上下に４分割し、各々の部分を更に拡大した画像を図９〜１２に示した。
同様に、ビアペーストＤ（比較例２）を用いて得られた積層電子部品による画像を図１３に示した。

（８）実施例の効果
比較例のビアペーストを用いて得られた図８〜図１３では、ビア導体部の外周部にクラックが認められる。ビア導体部には導電性金属相１２５と共素地セラミック相１２３とが認められるものの、共素地セラミック相の割合は面積換算で約７．５％（即ち、体積換算でも約７．５％）と小さい。更に、セラミック層と接合相１２４はほとんど認められず、また接合相がいずれも小さいことが分かる。
更に、図８〜１３では、ポアがビア導体部の共素地セラ部分にほとんど認められず、面積割合で１％であることが分かる。

これに対して、実施例のビアペーストを用いて得られた図２〜７ではクラックが認められない。また、図２〜７では、ビア導体部に導電性金属相１２５と、共素地セラミック相１２３とが認められ、共素地セラミック相の割合は面積換算で約３０％（即ち、体積換算でも約３０％）と大きい。更に、これらの各相は、互いにバランスよく分散して配置されていることが分かる。

また、図２〜７では、共素地セラミック層のうちのビア導体部の外周部には、積層体を構成するセラミック層と焼結された接合相１２４がほぼ全周にわたって認められる。更に、接合相は、ビア導体部内側方向へ１０μｍ以上入り込んだ部分が図２では１５ヶ所以上、図７では１０ヶ所以上認められる。また、特に最大長さが３μｍ以上である孤立導電性金属相が図２で７ヶ所以上、図７では５ヶ所以上認められる。

また、図２〜７では、ビア導体部の共素地セラ部に直径が５μｍ以下のポアが多数認められ、面積割合でビア導体部全体の５％である。また、ポアはセラミック層と同様なバランスでビア導体部内にも配置されていることが分かる。
これは、前記図８〜１３と異なっている部分である。比較例のビアペーストを用いた場合には、焼成収縮がビアペーストと未焼成セラミック層とでは十分に調整ができず、ビアペーストから収縮が過度に早く始まるか、又は過度に早く収縮しているためであると考えられる。即ち、ビア導体部内部からポアが押し出されて、セラミック層との界面でクラックとして現れることが考えられる。
これに対して、実施例のビアペーストを用いた場合には、焼成収縮がセラミック層とほぼ同様なタイミングで始まるか、又は収縮挙動が近似しているためであると考えられる。即ち、クラックとして空隙が形成されず、ビア導体部内部にポアとして空隙が形成されることとなる。

尚、本発明においては、上記の具体的実施例に示すものに限られず、目的、用途に応じて本発明の範囲内で種々変更した実施例とすることができる。

本発明は電子部品分野において広く利用される。この積層電子部品としては、コンデンサ（特にビアアレイコンデンサ）、配線基板、インターポーザー、セラミック基板内にコンデンサを一体的に備える積層セラミック部品、コンデンサ及び／又は共振器とインダクタとを一体的に備える積層セラミック部品、汎用基板、各種機能部品が埋め込まれた機能基板（ＬＴＣＣ多層デバイス等）などの基板類、ＭＰＵ及びＳＡＷ等のパッケージ類、これら個別部品類、基板類及びパッケージ類の少なくともいずれかを備えるモジュール類等が挙げられる。

本発明の積層電子部品の一例の断面を模式的に示す説明図である。 実施例１のビアペーストＡを用いたビア導体部の断面を拡大して示す説明図である。 図２の右上１／４部分を更に拡大して示す説明図である。 図２の右下１／４部分を更に拡大して示す説明図である。 図２の左上１／４部分を更に拡大して示す説明図である。 図２の左下１／４部分を更に拡大して示す説明図である。 実施例２のビアペーストＢを用いたビア導体部の断面を拡大して示す説明図である。 比較例１のビアペーストＣを用いたビア導体部の断面を拡大して示す説明図である。 図８の右上１／４部分を更に拡大して示す説明図である。 図８の右下１／４部分を更に拡大して示す説明図である。 図８の左上１／４部分を更に拡大して示す説明図である。 図８の左下１／４部分を更に拡大して示す説明図である。 比較例２のビアペーストＤを用いたビア導体部の断面を拡大して示す説明図である。

符号の説明

１；積層電子部品（ビアアレイ型積層セラミックコンデンサ）、１１；積層部、１１１；セラミック層、１１１’；カバー部、１１２；導体層、１１３；ビアホール、１２；ビア導体部、１２１；第１ビア導体部、１２２；第２ビア導体部、１３１；第１外部端子、１３２；第２外部端子、１２３；共素地セラミック相、１２４；接合相、１２５；導電性金属相、１２５’；孤立導電性金属相、１２６；ポア、１２７；クラック、２；他の電子部品、３；更に他の電子部品。

Claims (8)

1. 複数のセラミック層と複数の導体層とが交互に積層された積層部と、
   該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品の該ビア導体部の形成に用いる積層電子部品用ビアペーストであって、
   導電性金属粉末と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック粉末と、を含有し、
   該共素地セラミック粉末は、該導電性金属粉末と該共素地セラミック粉末との合計の１０体積％以上含有されることを特徴とする積層電子部品用ビアペースト。
2. 上記導電性金属粉末は、上記共素地セラミック粉末の平均粒径よりも大きい粒径の大径導電性金属粒子を含有する請求項１に記載の積層電子部品用ビアペースト。
3. 上記大径導電性金属粒子は、上記導電性金属粉末全体の４０体積％以上含有される請求項１又は２に記載の積層電子部品用ビアペースト。
4. 上記共素地セラミック粉末の平均粒径は、上記セラミック層となる未焼成セラミック層に含有されるセラミック粉末の平均粒径よりも大きい請求項１乃至３のうちのいずれかに記載の積層電子部品用ビアペースト。
5. 複数のセラミック層と複数の導体層とが交互に積層された積層部と、
   該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品の製造方法において、
   上記積層部となるビアホールを有した未焼成積層部を得る未焼成積層部形成工程と、
   該ビアホール内に請求項１乃至４のうちのいずれかに記載の積層電子部品用ビアペーストを充填する充填工程と、
   該未焼成積層部及び該ビアホール内に充填されたビアペーストを一体焼成する焼成工程と、を備えることを特徴とする積層電子部品の製造方法。
6. 複数のセラミック層と複数の導体層とが交互に積層された積層部と、
   該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品において、
   上記ビア導体部は、導電性金属相と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる共素地セラミック相と、を有し、
   該共素地セラミック相は、該ビア導体部全体の１０体積％以上であることを特徴とする積層電子部品。
7. 複数のセラミック層と複数の導体層とが交互に積層された積層部と、
   該積層部の積層方向に延びて一部の該導体層と接続されたビア導体部と、を備える積層電子部品において、
   上記ビア導体部は、導電性金属相と、上記セラミック層を構成するセラミック成分と焼結できる共素地セラミック成分からなる共素地セラミック相と、を有し、
   上記セラミック層内における該ビア導体部を含む上記積層方向に対して垂直な断面に、該ビア導体部内側方向へ１０μｍ以上入り込み、且つ該セラミック層と焼結された上記共素地セラミック相を５ヶ所以上有することを特徴とする積層電子部品。
8. 上記積層部の積層方向に延びて一層おきの導体層と接続された第１ビア導体部と、
   該積層部の積層方向に延びて該第１ビア導体部と接続されていない導体層と接続された第２ビア導体部と、
   該第１ビア導体部の端部と接続されて該積層部の表面に導出された第１外部端子と、
   該第２ビア導体部の端部と接続されて該積層部の表面に導出された第２外部端子と、を備える積層セラミックコンデンサである請求項６又は７に記載の積層電子部品。