JP2007059680A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 カーボンナノチューブ（ＣＮＴ）トランジスタを用いる半導体装置のレイアウト面積を縮小する。
【解決手段】 半導体装置は、第１の電極１０３と、第１の層間絶縁膜１０４を挟み第１の電極に対向する第２の電極１０６と、第１及び第２の電極間を貫通する第１のＣＮＴ部１０８と、第１の層間絶縁膜１０４と第１のＣＮＴ部１０８との間に介在する第１のゲート絶縁膜１０７と、第１の層間絶縁膜１０４中に形成され且つ第１のゲート絶縁膜１０７に接する第１のゲート電極１０５とを備える。更に、第２の層間絶縁膜１１４を挟み第２の電極と対向する第３の電極１１６と、各々第１のものと同様に構成された第２のゲート絶縁膜１１７、第２のＣＮＴ部１１８及び第２のゲート電極１１５を備える。各々の電極、ゲート絶縁膜、ＣＮＴ部、ゲート電極により、垂直に配置された第１及び第２の電界効果トランジスタ１５１及び１５２が構成されている。
【選択図】 図１

Description

本発明は、カーボンナノチューブ（ＣＮＴ；Carbon Nano Tube）を利用した電界効果型トランジスタを有する半導体装置及びその製造方法に関する。

従来の、シリコンを用いた半導体装置の微細化に対する要求は、近年ますます強くなりつつある。しかし、シリコンを用いた電界効果型トランジスタ（以下、ＦＥＴ；Field Effect Transitorと呼ぶ）においては、シリコン基板表面に拡散層、ゲート部及び分離部が水平方向に配置されており、このようなＦＥＴ構造が水平方向に結合される集積回路の高密度化は、限界に近づきつつある。

そこで、水平方向にＦＥＴ構造が配置されるのに代えて、垂直方向にＦＥＴ構造が配置される垂直電界効果型トランジスタ装置（垂直ＦＥＴ装置）が開発されている。

一方、シリコンを用いたＦＥＴの微細化により、シリコン酸化膜からなるゲート絶縁膜は極限（１．４ｎｍ程度）まで薄くなっている。この膜厚は、直接トンネリング領域に達している、つまり、基板とゲート電極との間を直接に導通するトンネリングが発生する薄さの膜厚になっている。このため、ＦＥＴのゲートリーク電流が増大し、特に静止状態における消費電力が著しく増大している。このことから、ゲート絶縁膜としてシリコン酸化膜を用いるのは困難になっている。

この対策として、シリコン酸化膜よりも誘電率の高い高誘電率絶縁膜（例えば、酸化ハフニウム）をゲート絶縁膜として用いると共に、ゲート絶縁膜の膜厚を大きくすることによって、ゲートリーク電流の抑制が行なわれてきた。しかし、高誘電率絶縁膜をゲート絶縁膜として用いたＦＥＴの場合、シリコン酸化膜をゲート絶縁膜として用いたＦＥＴと比較すると、キャリアの移動度が低下するためにスイッチング特性が劣化することが知られている。

以上に対して、カーボンナノチューブ（ＣＮＴ）を用いてチャネルを構成したＦＥＴは高い相互コンダクタンスを有するため、高誘電率材料からなるゲート絶縁膜と組み合わせても移動度の低下が少なく、スイッチング特性の劣化しないＦＥＴの実現が可能である（例えば、非特許文献１を参照）。

従来のＣＮＴを用いた垂直ＦＥＴ装置について、特許文献１に開示されている。以下、特許文献１に記載の垂直ＦＥＴ装置について、図面を参照して説明する。

図１０は、ＣＮＴをいたＣＭＯＳ（Complimentary Metal Oxide Semiconductor 、相補型金属酸化膜半導体）を備える半導体装置１０の例である。

図１０に示すように、半導体装置１０は、シリコン基板１１を用いて形成されている。シリコン基板１１上には第１の層間絶縁膜１２が形成され、その上に、第１の電極１３が形成されている。また、第１の層間絶縁膜１２及び第１の電極１３の上に、第２の層間絶縁膜１４が形成されている。ここで、第２の層間絶縁膜１４は、第１の電極１３上に２つの開口部を有している。

第２の層間絶縁膜１４が有する２つの開口部の壁面をそれぞれ覆うように、第１のゲート絶縁膜１５及び第２ゲート絶縁膜１６が形成されている。また、第１のゲート絶縁膜１５を介して開口部を充填するように第１のＣＮＴ部１７が形成されると共に、第２のゲート絶縁膜を介して開口部を充填するように第２のＣＮＴ部１８が形成されている。また、第２の層間絶縁膜１４上に、第１のゲート絶縁膜１５及び第１のＣＮＴ部１７を覆う第２の電極１９が形成されると共に、第２のゲート絶縁膜１６及び第２のＣＮＴ部１８を覆う第３の電極２０が形成されている。第２の電極１９及び第３の電極２０の上には、それぞれ順に第２の電極の引出電極２１及び第３の電極の引出電極２２が形成されている。

また、第２の層間絶縁膜１４中に埋め込まれるように、第１の電極１３と、第２の電極１９及び第３の電極２０との間に第２の層間絶縁膜１４を介して挟まれたゲート電極２３が形成されている。ここで、ゲート電極２３は、第１のゲート絶縁膜１５及び第２のゲート絶縁膜１６を介して第１のＣＮＴ部１７及び第２のＣＮＴ部１８を囲む平面形状を有している。

また、ゲート電極２３に接続され且つ第２の層間絶縁膜１４に埋め込まれるように、ゲート電極の引出電極２４が形成されている。更に、第１の電極１３に接続され且つ第２の層間絶縁膜１４に埋め込まれるように、第１の電極の引出電極２５が形成されている。

ここで、第１の電極１３、第２の電極１９、第１のＣＮＴ部１７、第１のゲート絶縁膜１５及びゲート電極２３により、第１のＣＮＴトランジスタ２６が形成されている。また、第１の電極１３、第３の電極２０、第２のＣＮＴ部１８、第２のゲート絶縁膜１６及びゲート電極２３により、第２のＣＮＴトランジスタ２７が形成されている。つまり、ゲート電極２３に電圧を印加することにより、第１のＣＮＴ部１７及び第２のＣＮＴ部１８においてチャネルを制御することができ、第１の電極１３と第２の電極１９との間及び第１の電極１３と第２の電極２０との間の電気的接続のオン、オフを切り替えることができる。

更に、第１のＣＮＴトランジスタ２６は、第１のＣＮＴ部１７にＫ（カリウム）がイオン注入されていることにより、Ｎ型チャネルを有する。また、第２のＣＮＴトランジスタ２７は、第２のＣＮＴ部１８にイオン注入は行なわれていないため、Ｐ型チャネルを有している。

以上の構成により、図１０に示す半導体装置１０には、ＣＮＴを用いたＣＭＯＳが構成されている。
特開２００４−１６５２９７号公報 S. J. Wind Et Al,"Vertical Scalling Of Carbon Nanotube Field-Effect Transistors Using Top Gate Electrodes", Applied Physics Letters, P. 3817 Vol. 80, No. 20, 20 May 2002

しかしながら、前記従来のＣＮＴを用いたＣＭＯＳにおいては、Ｐ型及びＮ型トランジスタである垂直型ＣＮＴトランジスタが、半導体チップ面内に平行に配置されていた。また、一般に、メモリ等の半導体装置では集積度が直接コストに反映するため、レイアウトを工夫することによってメモリセル等が占有する面積を更に縮小することが求められている。

以上に鑑みて、本発明の目的は、垂直型ＣＮＴトランジスタを基板上において垂直方向に積み重ねることにより、メモリセルの占有面積が縮小されると共にレイアウト設計の自由度が向上したＦＥＴを含む半導体装置及びその製造方法を提供することである。

前記の目的を達成するため、本発明の半導体装置は、基板上に形成された第１の電極と、第１の電極上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に、第１の電極に対向して形成された第２の電極と、第１の電極と第２の電極との間の第１の層間絶縁膜を貫通するように形成された第１のカーボンナノチューブ部と、第１の層間絶縁膜と第１のカーボンナノチューブ部との間に介在する第１のゲート絶縁膜と、第１の層間絶縁膜中に形成され、第１のゲート絶縁膜に接する第１のゲート電極と、第２の電極上に形成された第２の層間絶縁膜と、第２の層間絶縁膜上に、第２の電極に対向して形成された第３の電極と、第２の電極と第３の電極との間の第２の層間絶縁膜を貫通するように形成された第２のカーボンナノチューブ部と、第２の層間絶縁膜と第２のカーボンナノチューブ部との間に介在する第２のゲート絶縁膜と、第２の層間絶縁膜中に形成され、第２のゲート絶縁膜に接する第２のゲート電極とを備え、第１の電極、第１のゲート絶縁膜、第１のカーボンナノチューブ部、第１のゲート電極及び第２の電極によって、第１の電界効果トランジスタが構成されていると共に、第２の電極、第２のゲート絶縁膜、第２のカーボンナノチューブ部、第２のゲート電極及び第３の電極によって、第２の電界効果トランジスタが構成されている。

本発明の半導体装置によると、２つのカーボンナノチューブ（ＣＮＴ）トランジスタを垂直に重ねて配置しているため、従来のように平面的に並べてＣＮＴトランジスタを配置する半導体装置に比べて少ないレイアウト面積を有するＣＭＯＳ回路等を形成することができる。これにより、ウェーハあたりの取れ数（製造される半導体装置の数）が増加するため、半導体装置の製造コストが削減される。

尚、第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方がＰチャネル型トランジスタであると共に他方がＮチャネル型トランジスタであり、第１の電界効果トランジスタと第２の電界効果トランジスタとが直列に接続されることによってインバータが構成され、一対のインバータがクロスカップル接続されることによって構成されたＣＭＯＳ型メモリセルを備えることが好ましい。

このようにすると、ＣＭＯＳ型メモリセルを備えるスタティック型半導体記憶装置（ＳＲＡＭ；Static Random Access Memory ）において、Ｎ型ＣＮＴトランジスタとＰ型ＣＮＴトランジスタとを縦方向に積み重ねて配置することにより、従来のようにＮ型ＣＮＴトランジスタとＰ型ＣＮＴトランジスタとを横方向に配置していたＳＲＡＭよりもレイアウト面積を縮小することができる。例えば、従来に比べて７割程度のレイアウト面積をもってＳＲＡＭを形成することが可能であり、そのためウェーハあたりの取れ数が増加することから、ＳＲＡＭの製造コストを削減できる。

また、第１のカーボンナノチューブ部及び第２のカーボンナノチューブ部の少なくとも一方に、不純物が導入されていることが好ましい。

このようにすると、第１のカーボンナノチューブ部及び第２のカーボンナノチューブ部について、Ｎチャネル型とＰチャネル型とに任意に作り分けることができる。これと共に、不純物導入のために遮蔽マスクを形成する必要が削減される。

つまり、従来のように基板と平行な同一の層内にＮ型ＦＥＴ及びＰ型ＦＥＴが共に形成されている場合、Ｎ型又はＰ型のどちらか一方のＦＥＴを形成するための不純物導入を行なうには、他方のＦＥＴに不純物が導入されるのを防ぐ遮蔽マスクの形成が必要であった。

これに対し、Ｐ型ＦＥＴ及びＮ型ＦＥＴがそれぞれ別の層に形成されている、本発明の半導体装置の場合、１つの層におけるＦＥＴの全てに不純物を導入するのであるから、遮蔽マスクは不要となっている。

また、第１の電界効果トランジスタ及び第２の電界効果トランジスタのうち、一方がＰチャネル型トランジスタであると共に他方がＮチャネル型トランジスタであり、第１の層間絶縁膜及び第２の層間絶縁膜のうち、Ｎチャネル型トランジスタが形成されている方の膜厚は、他方の膜厚よりも厚いことが好ましい。

Ｐ型ＣＮＴトランジスタに比べると、Ｎ型ＣＮＴトランジスタはショートチャネル効果が生じやすい。このため、Ｎ型ＣＮＴトランジスタが形成される方の層間絶縁膜の膜厚を大きくすることにより、Ｎ型ＣＮＴトランジスタのゲート長を長くすることができ、ショートチャネル効果による電気特性の劣化を緩和することができる。

前記の目的を達成するため、本発明の半導体装置の製造方法は、基板の上に、第１の電極を形成する工程と、第１の電極上に、第１の層間絶縁膜及びその中に埋め込まれる第１のゲート電極を形成する工程と、第１の層間絶縁膜及び第１のゲート電極に、第１の電極の上面を露出させる第１の開口部を形成する工程と、第１の開口部の壁面を覆う第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜を介して第１の開口部内を充填する第１のカーボンナノチューブ部を形成する工程と、第１の層間絶縁膜上に、第１の電極に対向する第２の電極を形成する工程と、第２の電極上に、第２の層間絶縁膜及びその中に埋め込まれる第２のゲート電極を形成する工程と、第２の層間絶縁膜及び第２のゲート電極に、第２の電極の上面を露出させる第２の開口部を形成する工程と、第２の開口部の壁面を覆う第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜を介して第２の開口部内を充填する第２のカーボンナノチューブ部を形成する工程と、第２の層間絶縁膜上に、第２の電極に対向する第３の電極を形成する工程とを備える。

本発明の半導体装置の製造方法によると、第１の電極、第１のゲート絶縁膜、第１のカーボンナノチューブ部、第１のゲート電極及び第２の電極によって第１の電界効果トランジスタが構成されていると共に、第２の電極、第２のゲート絶縁膜、第２のカーボンナノチューブ部、第２のゲート電極及び第３の電極によって第２の電界効果トランジスタが構成されており、第１の電界効果トランジスタ及び第２の電界効果トランジスタが基板上に縦に積み重なるように配置された半導体装置を製造することができる。

このため、ＦＥＴを平面的に並べて配置する従来の半導体装置に比べて、レイアウト面積を縮小することができる。例えば、積み重なる一対のＣＮＴトランジスタについて、一方をＰ型ＣＮＴトランジスタ、他方をＮ型ＣＮＴトランジスタとして、ＣＭＯＳ回路を形成することができる。

このようにレイアウト面積が縮小すると、ウェーハあたりの半導体装置の取れ数が増加し、このことは個々の半導体装置について、製造コストの削減に寄与する。

尚、第１のカーボンナノチューブ部に不純物を導入する工程及び第２のカーボンナノチューブ部に不純物を導入する工程の少なくとも一方を更に備えることが好ましい。

このようにすると、第１及び第２のカーボンナノチューブ部について、少なくとも一方に不純物を導入することができる。

ＦＥＴを平面的に並べて配置する従来の半導体装置において、Ｐ型ＣＮＴトランジスタ及びＮ型ＣＮＴトランジスタを共に形成するためには、一部のＣＮＴに対して不純物を導入することが必要である。そこで、そのようにするために、不純物の導入を行なわないＣＮＴについて遮蔽マスクを形成し、不純物の導入を防いでいた。

これに対し、本発明の半導体装置の製造方法によると、垂直に重ねて形成された２つのＣＮＴトランジスタについて、その一方に不純物を導入することによって、同一の半導体装置にＰ型ＣＮＴトランジスタとＮ型ＣＮＴトランジスタとを形成することができる。このようにするためには遮蔽マスクは不要であるから、遮蔽マスクの形成及び除去の工程は不要となり、半導体装置の製造に必要な工程数を削減することができる。尚、垂直に配置された２つのＣＮＴトランジスタについて、それぞれＰ型及びＮ型の不純物を導入し、Ｐ型及びＮ型のＣＮＴトランジスタとしてもよい。

以上のように、本発明によると、カーボンナノチューブトランジスタを縦方向に積み重ねて配置することにより、従来よりもレイアウト面積の小さいＣＭＯＳ回路等を構成することができる。このため、ウェーハあたりの半導体装置の取れ数が増加し、これにより、半導体装置の製造コスト削減が実現する。

（第１の実施形態）
――半導体装置の構造――
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。図１（ａ）及び（ｂ）は、カーボンナノチューブ（ＣＮＴ）を用いた電界効果トランジスタ（ＦＥＴ）により構成されたＣＭＯＳ回路を含む、本実施形態の半導体装置１００の構成を示しており、図１（ａ）は断面図、図１（ｂ）は平面図である。但し、どちらも模式的な図であり、実際の寸法の比を表しているものではない。また、図１（ａ）と図１（ｂ）とは、同じスケールにはなっていない。更に、図１（ｂ）については、一部構成要素を省略して内部の構成を示している。

図１（ａ）及び（ｂ）に示す半導体装置１００は、例えばシリコン基板である基板１０１を用いて形成されている。基板１０１上に、最下層層間絶縁膜１０２が形成され、その上に、第１の電極１０３が形成されている。また、第１の電極１０３を覆うように第１の層間絶縁膜下層１０４ａが形成され、その上に第１のゲート電極１０５が形成され、更に、第１のゲート電極１０５を覆うように、第１の層間絶縁膜上層１０４ｂが形成されている。このように、第１のゲート電極１０５は、第１の層間絶縁膜下層１０４ａ及び第１の層間絶縁膜上層１０４ｂからなる第１の層間絶縁膜１０４に埋め込まれるように形成されている。

また、第１の層間絶縁膜１０４上に、第１の電極と対向する第２の電極１０６が形成されている。更に、第１の層間絶縁膜１０４及び第１のゲート電極１０５に対し、第１の電極１０３と第２の電極１０６との間を貫通するように第１の開口部が形成され、該第１の開口部の壁面に、第１のゲート絶縁膜１０７が形成されている。第１のゲート絶縁膜１０７の内側には、第１のゲート絶縁膜１０７を介して第１の開口部内を充填するように、第１のＣＮＴ部１０８が形成されている。

次に、第１の層間絶縁膜１０４上に、第２の電極１０６を覆うように第２の層間絶縁膜下層１１４ａが形成されている。第２の層間絶縁膜下層１１４ａ上に、第２のゲート電極１１５が形成され、更にその上に、第２の層間絶縁膜上層１１４ｂが形成されている。このように、第２のゲート電極１１５は、第２の層間絶縁膜下層１１４ａ及び第２の層間絶縁膜上層１１４ｂからなる第２の層間絶縁膜１１４に埋め込まれるように形成されている。

また、第２の層間絶縁膜１１４上に、第２の電極と対向する第３の電極１１６が形成されている。更に、第２の層間絶縁膜１１４及び第２のゲート電極１１５に対し、第２の電極１１３と第３の電極１１６との間を貫通するように第２の開口部が形成され、該第２の開口部の壁面に、第２のゲート絶縁膜１１７が形成されている。第２のゲート絶縁膜１１７の内側には、第２のゲート絶縁膜１１７を介して第２の開口部内を充填するように、第２のＣＮＴ部１１８が形成されている。

また、それぞれ層間絶縁膜を貫通して、第１の電極１０３及び第２の電極１０６の電位をそれぞれ第２の層間絶縁膜１１４上に引き出す第１の引出電極１２１及び第２の引出電極１２２が形成されている。

更に、それぞれ層間絶縁膜を貫通して、第１のゲート電極１０５及び第２のゲート電極１１５の電位をそれぞれ第２の層間絶縁膜１１４上に引き出す第１のゲート引出電極１２３ａ及び第２のゲート引出電極１２３ｂが形成され、これらは電気的に接続されてゲート引出電極１２３を構成している。

尚、図１（ｂ）に示すように、第１のゲート電極１０５は第１のゲート絶縁膜１０７及び第１のＣＮＴ部１０８を平面的に囲んでいる。また、第２のゲート電極１１５は第２のゲート絶縁膜１１７及び第２のＣＮＴ部１１８を平面的に囲んでいる。

ここで、第１の電極１０３、第１のゲート電極１０５、第２の電極１０６、第１のゲート絶縁膜１０７及び第１のＣＮＴ部１０８により、第１のＣＮＴトランジスタ１５１が構成されている。つまり、第１のゲート電極１０５に電圧を印加することにより、第１のＣＮＴ部１０８におけるチャネルが制御され、この結果として、第１の電極１０３と第２の電極１０６との間の電気的接続が制御される。

また、同様に、第２の電極１０６、第２のゲート電極１１５、第３の電極１１６、第２のゲート絶縁膜１１７及び第２のＣＮＴ部１１８により、第２のＣＮＴトランジスタ１５２が構成されている。つまり、第２のゲート電極１１５に電圧を印加することにより、第２のＣＮＴ部１１８におけるチャネルが制御され、この結果として、第２の電極１０６と第３の電極１１６との間の電気的接続が制御される。

以上に説明したように、第１のＣＮＴトランジスタ１５１と、第２のＣＮＴトランジスタ１５２とは、基板１０１上に垂直に積み重なるように配置されている。このため、図１０に示した従来の半導体装置のように平面的にＣＮＴトランジスタが配置される場合に比べ、レイアウト面積が小さくなっている。

ここで、寸法の一例を挙げると、第１のＣＮＴトランジスタ１５１の直径（言い換えると、第１の開口部の直径）が８０ｎｍであるのに対し、第１の引出電極１２１の直径は５０ｎｍである。このように、引出電極の直径に比べてＣＮＴトランジスタの直径は１．６倍程度大きく、ＣＮＴトランジスタを垂直に配置することにより、顕著にレイアウト面積を縮小することができる。

――半導体装置の製造方法――
次に、以上に説明した本実施形態の半導体装置１００について、図面を参照しながら製造方法を説明する。

図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、半導体装置１００の製造工程を説明するための工程断面図である。

まず、図２（ａ）に示すように、例えばシリコン基板である基板１０１上に、ＳｉＯ₂ からなる最下層層間絶縁膜１０２をＣＶＤ法（Chemical Vapor Deposition 、化学気相成長法）により膜厚３０ｎｍに形成する。次に、最下層層間絶縁膜１０２上に、ドープト・ポリシリコンからなる第１の電極１０３を３０ｎｍの膜厚をもって形成する。

尚、第１の電極１０３は、本実施形態におけるＣＮＴトランジスタのソース又はドレインとなるパターンとして形成される。ここでは、ドープト・ポリシリコンを材料として第１の電極１０３を形成しているため、後に述べるように、ドープト・ポリシリコン上に金属を堆積した後にシリサイドを形成し、ＣＮＴ部を形成するためのシード（成長核）層として該シリサイドを用いることができる。

次に、最下層層間絶縁膜１０２上に、第１の電極１０３を覆うように、ＣＶＤ法を用いてＳｉＯ₂ からなる第１の層間絶縁膜下層１０４ａを形成する。続いて、第１の層間絶縁膜下層１０４ａをＣＭＰ法（Chemical Mechanical Polishing 、化学的機械研磨）により第１の電極１０３の上面から３０ｎｍの膜厚となるように平坦化する。

次に、第１の層間絶縁膜下層１０４ａ上に、第１のゲート電極１０５を形成する。このためには、例えば、電極材料からなる膜を膜厚２０ｎｍに成膜した後、該膜上にレジストマスク（図示省略）を形成し、ドライエッチングによりパターニングする。

続いて、図２（ｂ）に示すように、第１のゲート電極１０５を覆うように、第１の層間絶縁膜下層１０４ａ上に、ＳｉＯ₂ からなる第１の層間絶縁膜上層１０４ｂを形成する。これにより、第１の層間絶縁膜下層１０４ａ及び第１の層間絶縁膜上層１０４ｂからなる第１の層間絶縁膜１０４中に、第１のゲート電極１０５が埋め込まれる。この後、第１の層間絶縁膜上層１０４ｂは、第１のゲート電極１０５の上面を３０ｎｍの膜厚をもって被覆するようにＣＭＰ法を用いて平坦化される。

次に、第１の層間絶縁膜１０４及び第１のゲート電極１０５を貫通し、第１の電極１０３の上面の一部を露出させる第１の開口部１３１を形成する。該第１の開口部１３１は、直径５０ｎｍに形成し、深さは、第１の層間絶縁膜１０４の厚さである８０ｎｍとなる。

次に、図２（ｃ）に示すように、第１の開口部１３１の壁面に第１のゲート絶縁膜１０７を、膜厚５ｎｍに形成する。このためには、例えば、第１の開口部１３１の内側全面にハフニウム酸化膜をＣＶＤ法により形成した後、異方性ドライエッチングによって、開口部底面上のハフニウム酸化膜を除去し、第１の電極１０３上面を露出させる。また、第１のゲート絶縁膜１０４上に形成されたハフニウム酸化膜についても除去する。

次に、図２（ｄ）に示すように、第１のゲート絶縁膜１０７の内側に、第１の開口部１３１を充填するように第１のＣＮＴ部１０８を成長させる。このとき、第１のＣＮＴ部１０８が半導体としての性質を有し、多数のＣＮＴの束によって第１の開口部１３１が充填されるように、条件を選択する。

第１のＣＮＴ部１０８は、シード層（ここでは第１の開口部１３１の底面、つまり第１の電極１０３の上面）から直線状に成長する性質を有する。つまり、第１のＣＮＴ部１０８は第１の開口部１３１に自己整合的に形成することが可能であり、このためリソグラフィ工程は不要であるから、マスクによる位置合わせも不要となっている。

尚、第１のＣＮＴ部１０８を形成するのに先立って、第１の開口部１３１の底面には、例えばコバルトシリサイドよりなるシード層（図示省略）を形成しておく。これには、例えば、スパッタ法によりウェーハ全面又は第１の開口部１３１の底面に限定してコバルトの堆積を行なった後、７００℃で一分間の窒素雰囲気中における熱処理を行なう。熱処理によって、堆積したコバルトと第１の電極１０３を成すシリコンとが反応し、シリサイド反応が進行する。この後、第１の開口部１３１の底面以外に形成されたコバルトシリサイドを、エッチングにより除去すると、前記のシード層が形成される。

次に、図３（ａ）に示すように、第１の層間絶縁膜１０４上に、第２の電極１０６を形成する。これは、第１の電極１０３に対向し且つ第１のＣＮＴ部１０８に接して上面を覆うように形成する。ここまでの工程により、第１の電極１０３、ゲート電極１０５、第２の電極１０６、第１のゲート絶縁膜１０７及び第１のＣＮＴ部１０８からなる第１のＣＮＴトランジスタ１５１が構成される。

続いて、図２（ａ）〜（ｄ）を参照して示したのと同様の工程により、図３（ｂ）に示す構造を形成する。つまり、まず第２の層間絶縁膜下層１１４ａ、第２のゲート電極１１５及び第２の層間絶縁膜上層１１４ｂを順に形成する。これにより、第２の層間絶縁膜下層１１４ａと第２の層間絶縁膜上層１１４ｂとからなる第２の層間絶縁膜１１４に埋め込まれるように、第２のゲート電極１１５が形成される。次に、第２の電極１０６の上面の一部を露出させる第２の開口部を、第２の層間絶縁膜１１４及び第２のゲート電極１１５に対して形成し、該第２の開口部の壁面に第２のゲート絶縁膜１１７を形成する。更に、第２のゲート絶縁膜１１７の内側に、第２の開口部を充填するように第２のＣＮＴ部１１８を形成する。

ここで、第２のゲート電極１１５は厚さ２０ｎｍ、第２の層間絶縁膜下層１１４ａは第２の電極１０６の上面から３５ｎｍ、第２の層間絶縁膜上層１０４ｂは第２のゲート電極１１５の上面から３５ｎｍとなるように形成する。これにより、第２の層間絶縁膜１１４の膜厚は９０ｎｍとなり、第２のＣＮＴ部１１８の厚さも同じく９０ｎｍとなる。

次に、ウェーハ全面にＫ（カリウム）をイオン注入することにより、第２のＣＮＴ部１１８にＫを導入してＮ型チャネルを形成する。このときのイオン注入の条件は、例えば次のように決定することができる。

第２のＣＮＴ部１１８の厚さは９０ｎｍであるから、投影飛程（Ｒｐ）を４５ｎｍとすれば良い。このために、シミュレーション（ここでは、シミュレータとしてＴＲＩＭを用い、ＣＮＴの密度は２ｇ／ｃｍ³ とする）により注入エネルギーを４０ｋｅＶとした。また、実際に作成したトランジスタスイッチング特性から、注入量は１×１０¹³ａｔｏｍｓ／ｃｍ² と決定した。つまり、注入量は試作により実験的に決定した。

ここで、従来のように、複数のＣＮＴトランジスタが同じ層に平面的に並んでいる場合、Ｎ型チャネルＣＮＴトランジスタを形成するためのＮ型不純物のイオン注入を行なう際には、Ｐ型チャネルトランジスタのチャネルとなるＣＮＴ部については遮蔽マスクを用いてイオンが注入されるのを防ぐ必要があった。しかし、半導体装置１００の場合、Ｎ型チャネルＣＮＴトランジスタとＰ型チャネルＣＮＴトランジスタとは異なる層に形成されているため、遮蔽マスクは不要である。このため、半導体装置を製造するための工程数が削減されている。

また、第１のＣＮＴ部１０８については、本実施形態の場合は不純物導入を行なわない無添加の状態においてＰ型チャネル特性を示していたため、そのままＰ型チャネルトランジスタを構成するために用いた。しかし、無添加のＣＮＴ部の特性は、製法によって変化する場合がある。そこで、必要に応じてＦ又はＣｌ等を注入することにより、Ｐ型特性をより安定させることもできる。

続いて、図３（ｃ）に示すように、第２の層間絶縁膜１１４上に、第３の電極１１６を形成する。これは、第２の電極１０６に対向し且つ第２のＣＮＴ部１１８に接して上面を覆うように形成する。ここまでの工程により、第２の電極１０６、ゲート電極１１７、第３の電極１１６、第２のゲート絶縁膜１１７及び第２のＣＮＴ部１１８からなる第２のＣＮＴトランジスタ１５２が構成される。

更に、第１の電極１０３、第２の電極１０６、第１のゲート電極１０５及び第２のゲート電極１１５に電気的に接続し、それぞれの電位を第２の層間絶縁膜１１４上に引き出す第１の引出電極１２１、第２の引出電極１２２、第１のゲート引出電極１２３ａ及び第２のゲート引出電極１２３ｂを形成する。また、第１のゲート引出電極１２３ａと第２のゲート引出電極１２３ｂとを電気的に接続し、ゲート引出電極１２３を構成する。

以上の工程により、本実施形態の半導体装置１００が形成される。

ここで、本発明の半導体装置１００において、第１のＣＮＴ部１０８の厚さ（これは、第１の層間絶縁膜１０４の厚さに等しい）は８０ｎｍであるのに対し、第２のＣＮＴ部１１８の厚さ（これは、第２の層間絶縁膜１１４の厚さに等しい）は９０ｎｍである。このようになっているのは、第２のＣＮＴ部１１８をチャネルとしＮ型である第２のＣＮＴトランジスタ１５２の方が、第１のＣＮＴ部１０８をチャネルとしＰ型である第１のＣＮＴトランジスタ１５１に比べてショートチャネル効果が生じやすいため、その対策のためである。

ＣＮＴを用いたトランジスタの場合、ショートチャネル効果とは、ＣＮＴ部の両端に設けられたソース・ドレイン間の距離が短くなることにより、ゲート電極に電圧を印加しなくてもソース・ドレイン間に電流が流れる現象である。この現象が発生すると、ゲート電圧の印加によりソース・ドレイン間の電流を制御するという電界効果トランジスタ本来の動作に支障を来す。

このようなショートチャネル効果は、ＣＮＴトランジスタにおいては、Ｎ型のトランジスタにおいてＰ型のトランジスタに比べて発生しやすい。そこで、半導体装置１００において、Ｎ型である第２のＣＮＴ部１１８の厚さを、Ｐ型である第１のＣＮＴ部１０８の厚さに比べて大きくすることにより、ショートチャネル効果の影響を軽減している。

従来のように複数のＣＮＴトランジスタが同じ層に平面的に並んでいる場合に比べ、半導体装置１００のようにＰ型チャネルＣＮＴトランジスタとＮ型チャネルＣＮＴトランジスタとが異なる層に形成されて垂直方向に配置されていると、導電型に応じてチャネルの長さ（ＣＮＴ部の厚さ）を異なる値とすることが容易にできる。

次に、以上に説明した半導体装置１００に構成されている回路を図４に示す。

図４に示すように、半導体装置１００に構成されている回路は、第１の引出電極１２１を接地し、第３の電極１１６に例えば５Ｖの電源電圧を印加することにより、ゲート引出配線１２３を入力、第２の引出配線１２２を出力とするＣＭＯＳインバータ回路となる。

つまり、第１のＣＮＴトランジスタ１５１が備える第１のゲート電極１０５と、第２のＣＮＴトランジスタ１５２が備える第２のゲート電極１１５とに共通して電気的に接続したゲート引出配線１２３に対し、電圧“Ｈｉ（Ｈｉｇｈ）”を印加すると、第２の引出配線１２２に電圧“Ｌｏ（Ｌｏｗ）”が出力される。逆に、ゲート引出配線１２３に電圧“Ｌｏ”を印加すると、第２の引出配線１２２は電圧“Ｈｉ”が出力される。

このとき、第１のＣＮＴトランジスタ１５１において、第１の電極１０３はドレインとして、第２の電極１０６はソースとして機能している。また、第２のＣＮＴトランジスタにおいて、第２の電極１０６はソースとして、第３の電極１１６はドレインとして機能している。

このようなＣＭＯＳインバータ回路は半導体回路の構成要素として用いられ、Ｎ型チャネルＣＮＴトランジスタとＰ型チャネルＣＮＴトランジスタとが垂直方向に積み重ねられていることにより、従来の構成よりもレイアウト面積が縮小されている。

（第２の実施形態）
次に、第２の実施形態として、本発明におけるＣＮＴトランジスタを用いるスタティック型半導体記憶装置（ＳＲＡＭ）について図面を参照して説明する。

図５（ａ）に、電界効果トランジスタ（ＦＥＴ）を用いたＳＲＡＭにおけるメモリセルの回路図を示す。このような構成のメモリセルは周知であるから詳細な説明は省略するが、まず、Ｎ型チャネルトランジスタＴＮ１及びＴＮ２が、それぞれ順にＰ型チャネルトランジスタＴＰ１及びＴＰ２と直列に接続され、２つのインバータが構成されている。この２つのインバータがクロスカップル配線されることによって、フリップフロップが構成されている。更に、該フリップフリップと、ビット線ＢＬ及び／ＢＬとの間に書き込み及び読み出しを行なうためのトランスファーゲートとして、Ｎ型チャネルトランジスタＴＮ３及びＴＮ４が接続されている。

また、図５（ｂ）は、図５（ａ）に示されたメモリセルをＭＯＳトランジスタによって基板（図示省略）上に実現するための従来のレイアウトを示す図である。以下、図５（ａ）の回路図と図５（ｂ）のレイアウト図とにおいて、それぞれ符号は対応している。

メモリセルは、コンタクト３０１及び３０２により、ビット線ＢＬ及び／ＢＬと接続されている。また、コンタクト３０３及び３０４は各々電源線に接続され、コンタクト３０３ｃ及び３０４ｃは各々グランド線に接続されている。尚、ビット線ＢＬ及び／ＢＬと、電源線と、グランド線とについて、いずれも図５（ｂ）には図示していない。

また、コンタクト３０３ａ、３０５及び３０３ｂは、上層の配線により電気的に接続されている（レイアウトの図示は省略しているが、電気的接続３１１として示す）。同様に、コンタクト３０４ａ、３０６及び３０４ｂについても、図示されていない上層の配線により電気的に接続されている（電気的接続３１２として示す）。

また、配線３０７及び３０８は、後述するように、フリップフロップを構成する４つのＦＥＴにおけるゲート電極として機能する。更に、ワード線３０９が形成されている。

基板におけるコンタクト３０３と３０３ａとの間の領域に不純物層が形成され、配線３０７がゲート電極として機能することにより、フリップフロップを構成するＦＥＴの１つであるＴＮ１が形成されている。同様に配線３０７をゲート電極として、コンタクト３０３ｃと３０３ｂとの間の領域にもフリップフロップを構成するＦＥＴの１つであるＴＰ１が形成されている。更に、コンタクト３０４と３０４ａとの間に、配線３０８をゲート電極としてトランジスタＴＮ２が形成され、コンタクト３０４ｃと３０４ｂとの間にはＴＰ２が形成されている。

また、基板におけるコンタクト３０１と３０３ａとの間の領域に不純物層が形成され、ワード線３０９がゲート電極として機能することにより、トランジスタＴＮ３が形成されている。同様に、コンタクト３０２と３０４ａとの間に、ワード線３０９をゲート電極とするトランジスタＴＮ４が形成されている。

以上のように、ＭＯＳトランジスタによって実現される従来のＳＲＡＭにおいて、トランジスタＴＮ１とＴＰ１、ＴＮ２とＴＰ２がそれぞれインバータ回路を構成し、これら２つのインバータ回路がクロスカップル接続されることによってフリップフロップを構成している。また、トランジスタＴＮ３及びＴＮ４により、フリップフロップはビット線ＢＬ及び／ＢＬと電気的に接続されている。

尚、図５（ｂ）において、１つのメモリセルを形成するために必要となる不純物層の境界を長方形の範囲Ｓ１として示しており、この内側を１つのメモリセルがレイアウト面積として占有すると考えることができる。

以上のような従来のレイアウトに対し、本願発明者は、レイアウトの一部を折り畳んで重ねることによるレイアウト面積の縮小を着想した。具体的には、図５（ｂ）に示すレイアウトについて、直線Ｘ−Ｘ’において折り返し、コンタクト３０３ｂ及び３０４ｂ等の含まれる部分を、コンタクト３０３ａ及び３０４ａ等の含まれる部分（直線Ｘ−Ｘ’と直線Ｙ−Ｙ’との間に挟まれる部分）の上に積み重ねた構成とするという着想である。

これを実現した場合、コンタクト３０３ｃを３０３の上方に、３０３ｂを３０３ａの上方に、３０４ｂを３０４ａの上方に、３０４ｃを３０４の上方に、それぞれ基板に対して垂直に積み重ねて配置することになる。また、コンタクト３０３と３０３ａとの間の領域に形成されているトランジスタＴＮ１の上方に、コンタクト３０３ｃと３０３ｂとの間の領域に形成されているトランジスタＴＰ１が位置することになる。同様に、トランジスタＴＮ２の上方に、トランジスタＴＰ２が位置することになる。

このようなレイアウトが実現可能であれば、レイアウト面積が縮小できる。しかし、従来のように、基板上に形成した不純物層を構成要素とするＭＯＳトランジスタを用いてメモリセルを構成している場合には、実現は困難である。つまり、レイアウトを折り返すためには、基板とは異なる層にトランジスタを形成することが必要であるが、これは、通常のＭＯＳトランジスタによっては実現できない。

これに対し、実施形態１においても詳しく説明したように、本発明に係るＣＮＴを用いるＦＥＴは垂直方向に積み重ねて形成されるため、図５（ｂ）のレイアウトを折り曲げた構成を実現することが可能である。その一例である半導体装置を以下に説明する。

図６に、図５（ｂ）のレイアウトを折り曲げた構成を、垂直型であるＣＮＴトランジスタを用いて実現した半導体装置の平面レイアウトを示す。図６において、直線Ｘ−Ｘ’及びＹ−Ｙ’は、図５（ｂ）における直線Ｘ−Ｘ’及びＹ−Ｙ’に対応する。つまり、図６における直線Ｘ−Ｘ’と直線Ｙ−Ｙ’との間の部分が、折り返しによって積み重ねられたレイアウトとなっている部分である。ただし、詳しくは以下に説明するが、ＭＯＳトランジスタとＣＮＴトランジスタとの違い及び配線を減少させることによる面積縮小を図るための変更により、図６は図５（ｂ）を単純に折り曲げた構成とは異なっている。また、一部構成要素は図示を省略している。更に、フリップフロップを構成するための一部の配線については、図６において矢印のように延びる配線３７１及び３７２であることのみを示し、具体的な形状については示していない。また、図６におけるXII-XII'直線、XIII-XIII'直線及びIX-IX'直線における断面を、順に図７、図８及び図９に示す。

図６〜図９に示されている本実施形態の半導体装置に図５（ａ）に回路図を示したメモリセルが実現されていることを、以下に説明する。

まず、図７に示す断面には、４つのＣＮＴトランジスタからなるフリップフロップが構成されている。つまり、位置Ａにおいて、第１のＮ型チャネルＣＮＴトランジスタであるＴＮ１と、その上に積み重ねて配置された第１のＰ型チャネルＣＮＴトランジスタであるＴＰ１とが形成されていると共に、位置Ｂにおいて、第２のＮ型チャネルＣＮＴトランジスタであるＴＮ２と、その上に積み重ねて配置された第２のＰ型チャネルＣＮＴトランジスタであるＴＰ２とが形成されている。また、図７には現われない配線により、ＴＰ１のゲート電極３６１ｘとＴＮ１のゲート電極３６１ｙとが電気的に接続され、更に、ＴＮ２とＴＰ２とに共有されてこれらを直列に接続している中層電極３５２ｂに対し、電気的に接続されている。これを電気的接続３７１ａとして示している（図６においては、３７１の矢印によってゲート電極３６１ｘ及び３６１ｙの延長の様子を示している）。同様に、ＴＰ２のゲート電極３６２ｘとＴＮ２のゲート電極３６２ｙとが電気的に接続され、更に、ＴＮ１とＴＰ１とに共有されてこれを直列に接続している中層電極３５２ａに対し、電気的に接続されている。これは、電気的接続３７２ａとして示している（図６においては、３７２の矢印によってゲート電極３６２ｘ及び３６２ｙの延長の様子を示している）。

尚、Ｎ型チャネルＣＮＴトランジスタとＰ型チャネルＣＮＴトランジスタとが垂直に積み重ねられた構成は、第１の実施形態において説明したのと同様の構成である。ここで、第１の実施形態における第１の電極、第２の電極及び第３の電極に相当するものが、それぞれ順に本実施形態における下層電極３５１ａと３５１ｂ、中層電極３５２ａと３５２ｂ及び上層電極３５３ａと３５３ｂである。

また、ＴＮ１のもう一方の電極である下層電極３５１ａはコンタクト３０３に接続され、これを介して電源線に電気的に接続される。同様に、ＴＮ２の下層電極３５１ｂはコンタクト３０４に接続され、これを介して電源線に電気的に接続されている。

このようにして、ＴＮ１及びＴＰ１からなるインバータと、ＴＮ２及びＴＰ２からなるインバータとがクロスカップル配線されてフリップフロップを構成している。

ここで、位置Ａには、図５（ｂ）に示すＭＯＳトランジスタを用いた従来のメモリセルにおいては水平に配置されていた構成要素に相当するものが複数、垂直に積み重ねて形成されていることになる。つまり、グランドに接続すると共にＴＰ１に接続する一方のコンタクト３０３ｃ、ＴＰ１に接続する他方のコンタクト３０３ｂ、クロスカップル配線のためのコンタクト３０５、ＴＰ１とＴＮ１とに共通するゲート電極として機能する配線３０７、電気的接続３１１を行なう配線及びＴＮ１に接続する一方のコンタクト３０３ａに各々相当するものが積み重ねて形成されている。これと同様に、位置Ｂにも、図５（ｂ）における複数の構成要素（３０４ｃ、３０４ｂ、３０６、３０８、電気的接続３１２を行なう配線及び３０３ａ）に相当するものが垂直に積み重ねて形成されていることになる。

また、図６及び図８に示すように、ＴＮ１とＴＰ１とに共有される中層電極３５２ａは、位置Ｃに向かって延び、位置Ｃに形成されているＴＮ３、ＴＮ３に接続された下層電極３５４ａ及びコンタクト３０１を介してビット線ＢＬ（図５（ａ）参照）に電気的に接続されている。ここで、ワード線３０９がＴＮ３のゲート電極として機能している。また、中層電極３５２ａは位置Ｃと反対の向きにも延びており、延長されたＴＮ２のゲート電極３６２ｙに接続されている。後に述べるが、ＴＰ２及びＴＮ２のゲート電極３６２ｘ及びゲート電極３６２ｙは互いに接続されているため、中層電極３５２ａと、ゲート電極３６２ｘ及びゲート電極３６２ｙとは電気的に接続されていることになる。図７における電気的接続３７２ａは、このようにして実現される。

また、ＴＰ１及びＴＮ１のゲート電極３６１ｘ及び３６１ｙは、それぞれ位置Ｃに向かって延び、更に、ＴＰ２とＴＮ２とに共有される中層電極３５２ｂに接続されている。図７における電気的接続３７１ａは、このようにして実現される。

次に、図６及び図９に示すように、ＴＮ２とＴＰ２とに共有される中層電極３５２ｂは、位置Ｄに向かって延び、位置Ｄに形成されているＴＮ４、ＴＮ４に接続された下層電極３５４ｂ及びコンタクト３０２を介してビット線／ＢＬ（図５（ａ）参照）に電気的に接続されている。ここで、ワード線３０９がＴＮ４のゲート電極として機能する。また、中層電極３５２ｂに対し、ＴＰ１及びＴＮ１のゲート電極３６１ｘ及び３６１ｙが延長されて接続されている。先に述べたように、これによって図７における電気的接続３７１ａが実現されている。

また、ＴＰ２及びＴＮ２のゲート電極３６２ｘ及び３６２ｙが位置Ｄとは反対の向きに延びて互いに接続され、この後ゲート電極３６２ｘが更に延ばされてＴＰ１及びＴＮ１の中層電極３５２ａに接続されている。先に述べたように、これによって図７における電気的接続３７２ａが実現されている。

以上のようにして、本実施形態の半導体装置には、垂直に配置されたＮ型チャネルＣＮＴトランジスタとＰ型チャネルＣＮＴトランジスタとを用いて構成されたフリップフロップを含むメモリセルが実現され、記憶装置として機能する。

尚、クロスカップル配線の方法についての説明は一例を示すものであって、電気的な接続が実現されていれば良いのであり、説明した方法に限るものではない。

本実施形態に係るＣＮＴトランジスタを用いた半導体装置において、１つのメモリセルを示す長方形の範囲Ｓ２の面積は、同一設計ルールで作成した場合に、図５（ｂ）における範囲Ｓ１の面積と比較して約５割の占有面積となる。これは、半導体装置の縮小化において、２世代に相当する進展が実現されることを意味する。

尚、図５（ｂ）に示す範囲Ｓ１は、メモリセルを構成する６個のトランジスタが分離領域により分離されている。これに対し、図６に平面レイアウトを示す本実施形態の半導体装置の場合、分離領域が不要であるため、電極の幅と電極同士の間隔によって占有面積が決定される。ここでは、電極の幅を１００ｎｍ、電極同士の間隔を１０ｎｍとして計算した。

以上、２つの実施形態を示して説明したように、複数のＣＮＴトランジスタを縦方向（基板に対して垂直方向）に重ねて配置することにより、水平に方向にのみ配置する従来の場合に比べて基板上の占有面積を縮小することができる。この結果、半導体装置のウェハあたりの取れ数が増加し、半導体装置の製造コスト削減が実現できる。

また、１つの層に形成されるＣＮＴトランジスタを全てＰ型又はＮ型とし、Ｐ型とＮ型のＣＮＴトランジスタを別々の層に形成する場合、ＣＮＴトランジスタをＰ型又はＮ型とするための不純物導入のために遮蔽マスクを用いることが不要となる。これにより、工程が簡略化できる。

また、ショートチャネル効果が生じやすいＮ型チャネルＣＮＴトランジスタについて、Ｐ型チャネルＣＮＴトランジスタよりもゲート長を長くする（ＣＮＴ部の厚さを大きくする）ことにより、ショートチャネル効果を抑制して電気特性の劣化を緩和することができる。このようなことは、Ｐ型及びＮ型のＣＮＴを水平方向に配置していた従来の構成では困難であった。

尚、以上では２つのＣＮＴトランジスタが垂直方向に積み重ねられる２層構造を説明したが、３層以上のＣＮＴトランジスタを縦に配置した構成とすることも可能である。

本発明の半導体装置は、カーボンナノチューブを用いた電界効果型トランジスタを垂直に配置することによりレイアウト面積の縮小を可能としており、製造コストの削減されたメモリ装置等として有用である。

図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る電界効果型トランジスタを示す図であり、（ａ）は要部の断面図、（ｂ）は要部の平面図である。 図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る電界効果型トランジスタの製造工程を示す断面図である。 図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る電界効果型トランジスタの製造工程を示す断面図である。 図４は、本発明の第１の実施形態に係る電界効果型トランジスタに実現されるインバータを示す回路図である。 図５（ａ）は、スタティック型半導体記憶装置の回路図であり、図５（ｂ）は、図５（ａ）の回路を従来のＭＯＳトランジスタによって実現するためのレイアウト図である。 図６は、図５（ａ）に回路図を示すスタティック型半導体記憶装置をＣＮＴトランジスタによって実現した、本発明の第２の実施形態における半導体装置の平面図である。 図７は、図６のXII-XII'直線における断面図である。 図８は、図６のXIII-XIII'直線における断面図である。 図９は、図６のIX-IX'直線における断面図である。 図１０は、従来のＣＮＴトランジスタを用いるＣＭＯＳ構造を示す図である。

符号の説明

１００ 半導体装置
１０１ 基板
１０２ 最下層層間絶縁膜
１０３ 第１の電極
１０４ 第１の層間絶縁膜
１０４ａ、１０４ｂ 第１の層間絶縁膜下層及び第１の層間絶縁膜上層
１０５ 第１のゲート電極
１０６ 第２のゲート電極
１０７ 第１のゲート絶縁膜
１０８ 第１のＣＮＴ（カーボンナノチューブ）層
１１４ 第２の層間絶縁膜
１１４ａ、１１４ｂ 第２の層間絶縁膜下層及び第２の層間絶縁膜上層
１１５ 第２のゲート電極
１１６ 第３の電極
１１７ 第２のゲート絶縁膜
１１８ 第２のＣＮＴ部
１２１ 第１の引出電極
１２２ 第２の引出電極
１２３ ゲート引出電極
１２３ａ、１２３ｂ 第１のゲート引出電極及び第２のゲート引出電極
１３１ 第１の開口部
１５１ 第１のＣＮＴトランジスタ
１５２ 第２のＣＮＴトランジスタ
３０１〜３０６、３０３ａ〜ｃ、３０４ａ〜ｃ コンタクト
３０７、３０８ 配線
３０９ ワード線（ＷＬ）
３１０、３１１ 電気的接続
３５１ａ、３５１ｂ 下層電極
３５２ａ、３５２ｂ 中層電極
３５３ａ、３５３ｂ 上層電極
３５４ａ、３５４ｂ 下層電極
３６１ｘ、３６１ｙ、３６２ｘ、３６２ｙ ゲート電極
３７１、３７２ 配線
３７１ａ、３７２ａ 電気的接続
ＴＮ１〜ＴＮ４、ＴＰ１、ＴＰ２ ＣＮＴトランジスタ

Claims (6)

1. 基板上に形成された第１の電極と、
   前記第１の電極上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜上に、前記第１の電極に対向して形成された第２の電極と、
   前記第１の電極と前記第２の電極との間の前記第１の層間絶縁膜を貫通するように形成された第１のカーボンナノチューブ部と、
   前記第１の層間絶縁膜と前記第１のカーボンナノチューブ部との間に介在する第１のゲート絶縁膜と、
   前記第１の層間絶縁膜中に形成され、前記第１のゲート絶縁膜に接する第１のゲート電極と、
   前記第２の電極上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜上に、前記第２の電極に対向して形成された第３の電極と、
   前記第２の電極と前記第３の電極との間の前記第２の層間絶縁膜を貫通するように形成された第２のカーボンナノチューブ部と、
   前記第２の層間絶縁膜と前記第２のカーボンナノチューブ部との間に介在する第２のゲート絶縁膜と、
   前記第２の層間絶縁膜中に形成され、前記第２のゲート絶縁膜に接する第２のゲート電極とを備え、
   前記第１の電極、前記第１のゲート絶縁膜、前記第１のカーボンナノチューブ部、前記第１のゲート電極及び前記第２の電極によって、第１の電界効果トランジスタが構成されていると共に、
   前記第２の電極、前記第２のゲート絶縁膜、前記第２のカーボンナノチューブ部、前記第２のゲート電極及び前記第３の電極によって、第２の電界効果トランジスタが構成されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのうち、一方がＰチャネル型トランジスタであると共に他方がＮチャネル型トランジスタであり、
   前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが直列に接続されることによってインバータが構成され、
   一対の前記インバータがクロスカップル接続されることによって構成されたＣＭＯＳ型メモリセルを備えることを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第１のカーボンナノチューブ部及び前記第２のカーボンナノチューブ部の少なくとも一方に、不純物が導入されていることを特徴とする半導体装置。
4. 請求項１〜３のいずれか１つにおいて、
   前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのうち、一方がＰチャネル型トランジスタであると共に他方がＮチャネル型トランジスタであり、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜のうち、Ｎチャネル型トランジスタが形成されている方の膜厚は、他方の膜厚よりも厚いことを特徴とする半導体装置。
5. 基板の上に、第１の電極を形成する工程と、
   前記第１の電極上に、第１の層間絶縁膜及びその中に埋め込まれる第１のゲート電極を形成する工程と、
   前記第１の層間絶縁膜及び前記第１のゲート電極に、前記第１の電極の上面を露出させる第１の開口部を形成する工程と、
   前記第１の開口部の壁面を覆う第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜を介して前記第１の開口部内を充填する第１のカーボンナノチューブ部を形成する工程と、
   前記第１の層間絶縁膜上に、前記第１の電極に対向する第２の電極を形成する工程と、
   前記第２の電極上に、第２の層間絶縁膜及びその中に埋め込まれる第２のゲート電極を形成する工程と、
   前記第２の層間絶縁膜及び前記第２のゲート電極に、前記第２の電極の上面を露出させる第２の開口部を形成する工程と、
   前記第２の開口部の壁面を覆う第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜を介して前記第２の開口部内を充填する第２のカーボンナノチューブ部を形成する工程と、
   前記第２の層間絶縁膜上に、前記第２の電極に対向する第３の電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
6. 請求項５において、
   前記第１のカーボンナノチューブ部に不純物を導入する工程及び第２のカーボンナノチューブ部に不純物を導入する工程の少なくとも一方を更に備えることを特徴とする半導体装置の製造方法。

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