JP2007059560A

JP2007059560A - Thin film semiconductor device, method for manufacturing thin film semiconductor device, and liquid crystal display device

Info

Publication number: JP2007059560A
Application number: JP2005241923A
Authority: JP
Inventors: Seiji Doi; 誠児土井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2007-03-08

Abstract

【課題】非晶質シリコン層を有する薄膜トランジスタの電界効果移動度を向上させると共に生産性を低下させない薄膜半導体装置、該薄膜半導体装置の製造方法、及び電界効果移動度を向上させて応答速度を改良した液晶表示装置を提供する。
【解決手段】ガラス基板２上に、ゲート電極３と、ゲート絶縁膜４と、非晶質シリコン層５と、ソース電極７と、ドレイン電極８とを有する薄膜半導体装置１を製造する際、前記非晶質シリコン層５を、形成速度が最も遅い第一非晶質シリコン層５１と、形成速度が第一非晶質シリコン層５１よりも速い第二非晶質シリコン層５２と、形成速度が最も速い第三非晶質シリコン層５３とをプラズマＣＶＤにより順次形成して薄膜半導体装置１とし、この薄膜半導体装置１を画素のスイッチング素子としてマトリックス状に配置して液晶表示装置を構成した。
【選択図】図１A thin film semiconductor device which improves the field effect mobility of a thin film transistor having an amorphous silicon layer and does not decrease the productivity, a method for manufacturing the thin film semiconductor device, and the response speed is improved by improving the field effect mobility. A liquid crystal display device is provided.
When manufacturing a thin film semiconductor device 1 having a gate electrode 3, a gate insulating film 4, an amorphous silicon layer 5, a source electrode 7 and a drain electrode 8 on a glass substrate 2, The amorphous silicon layer 5 includes a first amorphous silicon layer 51 having the slowest formation speed, a second amorphous silicon layer 52 having a formation speed higher than that of the first amorphous silicon layer 51, and a formation speed of The fastest third amorphous silicon layer 53 is sequentially formed by plasma CVD to form a thin film semiconductor device 1, and the thin film semiconductor device 1 is arranged in a matrix as a pixel switching element to constitute a liquid crystal display device.
[Selection] Figure 1

Description

本発明は、液晶表示装置等のスイッチング素子に用いられ、電界効果移動度を向上させた薄膜半導体装置、該薄膜半導体装置の製造方法、及び前記薄膜半導体装置を用いた応答速度の速い液晶表示装置に関する。 The present invention relates to a thin film semiconductor device having improved field effect mobility, a method for manufacturing the thin film semiconductor device, and a liquid crystal display device having a high response speed using the thin film semiconductor device. About.

液晶表示装置の一つとして、アクティブマトリックス型液晶パネルは、液晶層が透明電極で挟まれてなる画素がマトリックス状に配置され、各画素毎にアクティブ素子となるスイッチング半導体素子が設けられていて、アクティブ素子により各画素の液晶層を制御するように構成されている。 As one of the liquid crystal display devices, an active matrix liquid crystal panel has pixels in which a liquid crystal layer is sandwiched between transparent electrodes arranged in a matrix, and a switching semiconductor element serving as an active element is provided for each pixel. The active element is configured to control the liquid crystal layer of each pixel.

スイッチング半導体素子は、薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ:以下、ＴＦＴと称する）が用いられる。ＴＦＴをアクティブ素子に用いたアクティブマトリックス型のカラーＴＦＴ液晶パネルは、鮮明な画像が得られ、解像度に優れていることから、大型で高解像度のカラーテレビジョン等のディスプレイ装置に広く用いられている。 As the switching semiconductor element, a thin film transistor (hereinafter referred to as TFT) is used. An active matrix type color TFT liquid crystal panel using TFT as an active element is widely used in display devices such as large and high-resolution color televisions because a clear image can be obtained and the resolution is excellent. .

カラーＴＦＴ液晶パネルは、例えば、ガラス基板の表面に、ゲート電極、半導体層、ソース電極、ドレイン電極等を形成したＴＦＴや、蓄積容量等を形成したＴＦＴアレイ基板と、ガラス基板の表面にカラーフィルターを形成したカラーフィルター基板とをシール剤を用いて貼り合わせ、これらの基板間に液晶を注入し、注入口を封止剤で閉じて形成されている。 A color TFT liquid crystal panel includes, for example, a TFT in which a gate electrode, a semiconductor layer, a source electrode, a drain electrode, and the like are formed on the surface of a glass substrate, a TFT array substrate in which a storage capacitor is formed, and a color filter on the surface of the glass substrate. The color filter substrate on which the film is formed is bonded with a sealant, liquid crystal is injected between these substrates, and the injection port is closed with a sealant.

ＴＦＴの半導体層としては、ガラス基板上に３００〜４００℃といった比較的低温で大面積に形成可能であることから、非晶質シリコン（ａｍｏｒｐｈｏｕｓｓｉｌｉｃｏｎ）が広く用いられている。カラーＴＦＴ液晶パネルに用いられるＴＦＴとして、逆スタガ型ＴＦＴが公知である（例えば、特許文献１参照）。 As the semiconductor layer of the TFT, amorphous silicon is widely used because it can be formed on a glass substrate at a relatively low temperature of 300 to 400 ° C. and a large area. As a TFT used for a color TFT liquid crystal panel, an inverted stagger type TFT is known (for example, see Patent Document 1).

逆スタガ型ＴＦＴの構造の一例として、チャネルエッチ型のＴＦＴの構造を図３に示す。チャネルエッチ型のＴＦＴ１０１は、ガラス基板１０２の表面に、ゲート電極１０３、ゲート絶縁層１０４、非晶質シリコン層（ａ−Ｓｉ層）１０５、ｎ型非晶質シリコン層（ｎ^＋ａ−Ｓｉ層）１０６、ドレイン電極１０７、ソース電極１０８等が設けられて構成される。 As an example of the structure of the inverted stagger type TFT, the structure of a channel etch type TFT is shown in FIG. A channel-etch type TFT 101 includes a gate electrode 103, a gate insulating layer 104, an amorphous silicon layer (a-Si layer) 105, and an n-type amorphous silicon layer (n ⁺ a-Si layer) on the surface of a glass substrate 102. ) 106, a drain electrode 107, a source electrode 108, and the like.

チャネルエッチ型のＴＦＴ１０１を製造するには、例えば、先ずゲート電極１０３をスパッタリング等で成膜した後、パターニングして所定の形状に形成し、次いで、その上にプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ_Ｘ）等のゲート絶縁層１０４、ａ−Ｓｉ層１０５、ｎ^＋ａ−Ｓｉ層１０６の３層を順次形成し、島状にパターニングした後、この上に金属のソース・ドレイン電極を成膜し、チャネル１０９をドライエッチングする。 In order to manufacture the channel etch type TFT 101, for example, the gate electrode 103 is first formed by sputtering or the like, and then patterned to form a predetermined shape, and then silicon oxide (SiO 2) is formed thereon by plasma CVD. ₂ ), three layers of a gate insulating layer 104 such as silicon nitride (SiN _x ), an a-Si layer 105, and an n ⁺ a-Si layer 106 are sequentially formed and patterned into an island shape, and then a metal source is formed thereon. A drain electrode is formed and the channel 109 is dry etched.

近年、液晶表示装置の更なる大型化等により、液晶パネルの高速応答性が要求されている。液晶パネルの高速応答性を改良するには、ＴＦＴの電界効果移動度を上げる必要がある。例えば電界効果移動度を向上させる方法として、上記特許文献では、非晶質シリコン層にエキシマレーザを照射して非晶質シリコンを多結晶シリコン（ｐｏｌｙ−Ｓｉ）に変換している。 In recent years, high-speed response of liquid crystal panels has been required due to further enlargement of liquid crystal display devices. In order to improve the high-speed response of the liquid crystal panel, it is necessary to increase the field effect mobility of the TFT. For example, as a method for improving the field effect mobility, in the above-mentioned patent document, an amorphous silicon layer is irradiated with an excimer laser to convert amorphous silicon into polycrystalline silicon (poly-Si).

特開平５−６３１９６号公報（段落０００２、図２）Japanese Patent Laid-Open No. 5-63196 (paragraph 0002, FIG. 2)

上記特許文献１に記載されている、エキシマレーザの照射等によりａ−Ｓｉ層をｐｏｌｙ−Ｓｉ層に変換する方法は、ＴＦＴの電界効果移動度が向上するものの、製造工程にレーザ照射工程や前処理工程等の手間の掛かる工程が必要であるという問題がある。更に、上記の工程は時間が掛かる工程であり、生産性が低下するという問題がある。特に、液晶パネルが大型化した場合には、生産性の低下が顕著になってしまう。 Although the method of converting an a-Si layer into a poly-Si layer by excimer laser irradiation or the like described in Patent Document 1 described above improves the field effect mobility of the TFT, There is a problem that a time-consuming process such as a processing process is necessary. Furthermore, the above process is a time-consuming process, and there is a problem that productivity is lowered. In particular, when the liquid crystal panel is increased in size, the decrease in productivity becomes significant.

また、ａ−Ｓｉ層の非晶質シリコンを多結晶化せずにＴＦＴの電界効果移動度を向上させるには、ａ−Ｓｉ層の平滑性を向上させることが効果的であることが知られている。ａ−Ｓｉ層の平滑性を向上させる為には、プラズマＣＶＤの堆積速度を遅くして、ゆっくりとａ−Ｓｉ層を形成すれば良い。しかしながら、プラズマＣＶＤの堆積速度を遅くすると、ＴＦＴ製造の際の生産性を大きく低下させてしまう。 Further, it is known that improving the smoothness of the a-Si layer is effective in improving the field effect mobility of the TFT without polycrystallizing the amorphous silicon of the a-Si layer. ing. In order to improve the smoothness of the a-Si layer, the deposition rate of plasma CVD may be slowed to form the a-Si layer slowly. However, if the deposition rate of plasma CVD is slowed, the productivity at the time of TFT production is greatly reduced.

そこで本発明が解決しようとする課題は、ａ−Ｓｉ層を有するＴＦＴの電界効果移動度を向上させると共に、生産性を低下させない薄膜半導体装置を提供すること、該薄膜半導体装置の製造方法を提供すること、及び電界効果移動度を向上させて応答速度を改良した液晶表示装置を提供することにある。 Therefore, the problem to be solved by the present invention is to provide a thin film semiconductor device that improves the field effect mobility of a TFT having an a-Si layer and does not reduce productivity, and a method for manufacturing the thin film semiconductor device. It is another object of the present invention to provide a liquid crystal display device in which response speed is improved by improving field effect mobility.

このような課題を解決するため、本発明の薄膜半導体装置は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものである。 In order to solve such problems, a thin film semiconductor device of the present invention includes a thin film having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode on an insulating substrate. In the semiconductor device, the amorphous silicon layer includes a first amorphous silicon layer having a slowest formation speed, a second amorphous silicon layer having a formation speed faster than the first amorphous silicon layer, and a formation speed. Is the fastest third amorphous silicon layer.

また上記薄膜半導体装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。 Further, in the above thin film semiconductor device, the gate insulating layer is provided on the gate, and the second gate is provided on the first gate insulating layer and has a lower formation speed than the first gate insulating layer. And an insulating layer.

本発明の薄膜半導体装置の製造方法は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置の製造において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とを順次形成するものである。 A method of manufacturing a thin film semiconductor device according to the present invention includes a method for manufacturing a thin film semiconductor device having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode on an insulating substrate. The amorphous silicon layer includes a first amorphous silicon layer having the slowest formation speed, a second amorphous silicon layer having a faster formation speed than the first amorphous silicon layer, and a first amorphous silicon layer having the fastest formation speed. Three amorphous silicon layers are sequentially formed.

また上記薄膜半導体装置の製造方法において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。 In the method of manufacturing the thin film semiconductor device, the gate insulating layer is formed at a slower rate than the first gate insulating layer provided on the gate and the first gate insulating layer provided on the first gate insulating layer. The second gate insulating layer can be used.

本発明の液晶表示装置は、絶縁性の基板上に、ゲート電極と、ゲート絶縁層と、非晶質シリコン層と、ソース電極と、ドレイン電極とを有する薄膜半導体装置をスイッチング素子としてマトリックス状に配置した液晶表示装置において、前記非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものである。 The liquid crystal display device according to the present invention is a matrix-shaped thin film semiconductor device having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode on an insulating substrate as a switching element. In the disposed liquid crystal display device, the amorphous silicon layer includes a first amorphous silicon layer having a slowest formation speed, and a second amorphous silicon layer having a formation speed faster than the first amorphous silicon layer. And the third amorphous silicon layer having the fastest formation speed.

上記液晶表示装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成することができる。 In the above liquid crystal display device, the gate insulating layer is provided on the gate, and the second gate insulating layer is provided on the first gate insulating layer and has a lower formation speed than the first gate insulating layer. It can consist of layers.

本発明の薄膜半導体装置は、非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるから、第一非晶質シリコン層がゆっくり形成されることで表面の平滑性が向上して、半導体装置の電界効果移動度を向上させることができる。更に、第二非晶質シリコン層は第一非晶質シリコン層よりも速い形成速度で形成されるから、非晶質シリコン層全体の形成時間が長くならず、薄膜半導体装置の生産性を低下させない。 In the thin film semiconductor device of the present invention, the amorphous silicon layer includes a first amorphous silicon layer having the slowest formation speed, and a second amorphous silicon layer having a formation speed faster than the first amorphous silicon layer. Since the first amorphous silicon layer is formed slowly, the smoothness of the surface is improved and the field effect mobility of the semiconductor device is improved. Can be made. Furthermore, since the second amorphous silicon layer is formed at a faster formation rate than the first amorphous silicon layer, the formation time of the entire amorphous silicon layer is not lengthened and the productivity of the thin film semiconductor device is reduced. I won't let you.

本発明の薄膜半導体装置において、ゲート絶縁層が第一ゲート絶縁層と第二ゲート絶縁層とから構成した場合、第二ゲート絶縁層は第一ゲート絶縁層よりも形成速度が遅く形成されるため、非晶質シリコン層と接触する第二ゲート絶縁層の平滑性が向上して、半導体装置の電界効果移動度を向上させることができる。そして第一ゲート絶縁層は第二ゲート絶縁層よりも速い速度で形成されるから、ゲート絶縁層全体の形成時間を短縮して、薄膜半導体装置の生産性を向上させることができる。 In the thin film semiconductor device of the present invention, when the gate insulating layer is composed of the first gate insulating layer and the second gate insulating layer, the second gate insulating layer is formed slower than the first gate insulating layer. The smoothness of the second gate insulating layer in contact with the amorphous silicon layer is improved, and the field effect mobility of the semiconductor device can be improved. Since the first gate insulating layer is formed at a faster speed than the second gate insulating layer, the formation time of the entire gate insulating layer can be shortened, and the productivity of the thin film semiconductor device can be improved.

本発明の薄膜半導体装置の製造方法によれば、上記の本発明の薄膜半導体装置を確実に製造することができる。 According to the method for manufacturing a thin film semiconductor device of the present invention, the above thin film semiconductor device of the present invention can be manufactured reliably.

本発明の薄膜半導体装置の製造方法において、ゲート絶縁層が第一ゲート絶縁層と第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成した場合、上記の第一ゲート絶縁層と第二ゲート絶縁層を有する薄膜半導体装置を確実に製造することができる In the method for manufacturing a thin film semiconductor device of the present invention, when the gate insulating layer is composed of the first gate insulating layer and the second gate insulating layer whose formation speed is slower than that of the first gate insulating layer, the first gate insulating layer described above And a thin film semiconductor device having a second gate insulating layer can be reliably manufactured.

本発明の液晶表示装置によれば、スイッチング素子としてマトリックス状に配置されている薄膜半導体装置の非晶質シリコン層が、形成速度が最も遅い第一非晶質シリコン層と、形成速度が第一非晶質シリコン層よりも速い第二非晶質シリコン層と、形成速度が最も速い第三非晶質シリコン層とからなるものであるから、半導体装置の電界効果移動度を向上させて、液晶表示装置の応答速度を向上させることができる。更に上記半導体装置は、生産性を犠牲にすることなく電界効果移動度を向上させることができるから、液晶表示装置の生産性を低下させない。 According to the liquid crystal display device of the present invention, the amorphous silicon layer of the thin film semiconductor device arranged in a matrix as the switching element has the first amorphous silicon layer with the slowest formation speed and the first formation speed. Since it is composed of a second amorphous silicon layer that is faster than the amorphous silicon layer and a third amorphous silicon layer that has the fastest formation speed, the field effect mobility of the semiconductor device is improved, and the liquid crystal The response speed of the display device can be improved. Furthermore, since the semiconductor device can improve the field effect mobility without sacrificing productivity, the productivity of the liquid crystal display device is not lowered.

本発明の液晶表示装置において、ゲート絶縁層が、ゲートの上に設けられた第一ゲート絶縁層と、第一ゲート絶縁層の上に設けられ第一ゲート絶縁層よりも形成速度が遅い第二ゲート絶縁層とから構成した場合、生産性を低下させずに、更に応答速度を向上せしめることができる。 In the liquid crystal display device of the present invention, the gate insulating layer is provided on the gate, and the second gate insulating layer is provided on the first gate insulating layer and has a lower formation speed than the first gate insulating layer. In the case of the gate insulating layer, the response speed can be further improved without reducing the productivity.

以下、本発明の実施形態について図面を用いて詳細に説明する。図１は本発明の薄膜半導体の第一実施例であり、逆スタガ型のチャネルエッチ型の薄膜トランジスタ（ＴＦＴ）を示す断面図である。図１に示すＴＦＴ１は、絶縁性の基板としてのガラス基板２と、ガラス基板２の上に設けられたゲート電極３と、ゲート電極３の上に設けられたゲート絶縁層４と、ゲート電極の上に設けられた非晶質シリコン層５と、非晶質シリコン層（以下、ａ−Ｓｉ層と称する）５の上に設けられたオーミックコンタクト層としてのｎ型非晶質シリコン層（以下、ｎ^＋ａ−Ｓｉ層と称する）６と、ｎ^＋ａ−Ｓｉ層６の上に設けられたソース電極７と、ドレイン電極８とから構成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing a reverse stagger type channel etch type thin film transistor (TFT) according to a first embodiment of the thin film semiconductor of the present invention. A TFT 1 shown in FIG. 1 includes a glass substrate 2 as an insulating substrate, a gate electrode 3 provided on the glass substrate 2, a gate insulating layer 4 provided on the gate electrode 3, and a gate electrode. An amorphous silicon layer 5 provided thereon and an n-type amorphous silicon layer (hereinafter referred to as an ohmic contact layer) provided on the amorphous silicon layer (hereinafter referred to as a-Si layer) 5. and n ⁺ a-Si is referred to as layer) ^6, a source electrode 7 provided on the n + a-Si layer 6, and a drain electrode 8.

図１に示すＴＦＴにおいてａ−Ｓｉ層５は、形成速度が最も遅い第一非晶質シリコン層（以下、第一ａ−Ｓｉ層と称する）５１と、形成速度が第一ａ−Ｓｉ層５１よりも速い第二非晶質シリコン層（以下、第二ａ−Ｓｉ層と称する）５２と、形成速度が最も速い第三非晶質シリコン層（以下、第三ａ−Ｓｉ層と称する）５３とが順次積層されて三層構造に形成されている。またゲート絶縁層４は、第一ゲート絶縁層４１と、第一ゲート絶縁層４１よりも形成速度が遅い第二ゲート絶縁層４２が順次積層されて二層構造に形成されている。 In the TFT shown in FIG. 1, the a-Si layer 5 includes a first amorphous silicon layer (hereinafter referred to as a first a-Si layer) 51 having the slowest formation speed and a first a-Si layer 51 having a formation speed. Faster second amorphous silicon layer (hereinafter referred to as second a-Si layer) 52 and third amorphous silicon layer (hereinafter referred to as third a-Si layer) 53 having the fastest formation speed. Are sequentially stacked to form a three-layer structure. The gate insulating layer 4 has a two-layer structure in which a first gate insulating layer 41 and a second gate insulating layer 42 having a lower formation speed than the first gate insulating layer 41 are sequentially stacked.

以下、図１に示す逆スタガ型のＴＦＴの製造方法について説明する。先ず、ガラス基板２の上に、スパッタリング法を用いて、クローム（Ｃｒ）、モリブテン（Ｍｏ）・タンタル（Ｔａ）合金、アルミニウム（Ａｌ）等の導電性膜を設けた後、エッチング法等により所定の形状にパターニングしてゲート電極３を形成する。なお図示しないが、ゲート電極３は、ゲート配線に電気的に接続されている。 Hereinafter, a manufacturing method of the inverted stagger type TFT shown in FIG. 1 will be described. First, a conductive film such as chromium (Cr), molybdenum (Mo) / tantalum (Ta) alloy, aluminum (Al), or the like is provided on the glass substrate 2 by a sputtering method, and then predetermined by an etching method or the like. The gate electrode 3 is formed by patterning into the shape. Although not shown, the gate electrode 3 is electrically connected to the gate wiring.

次に、ガラス基板２のゲート電極３の上に、プラズマ放電中の気体反応を利用した化学蒸着法であるプラズマＣＶＤ法を用いて、ゲート絶縁層４（第一ゲート絶縁層４１、第二ゲート絶縁層４２）、ａ−Ｓｉ層５（第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、第三ａ−Ｓｉ層５３）、ｎ^＋ａ−Ｓｉ層６を、同じチャンバー内で連続して形成する。 Next, the gate insulating layer 4 (first gate insulating layer 41, second gate) is formed on the gate electrode 3 of the glass substrate 2 by using a plasma CVD method which is a chemical vapor deposition method using a gas reaction during plasma discharge. Insulating layer 42), a-Si layer 5 (first a-Si layer 51, second a-Si layer 52, third a-Si layer 53) and n ⁺ a-Si layer 6 are continuously formed in the same chamber. To form.

ゲート絶縁層４は、酸化ケイ素（ＳｉＯ_２）、窒化シリコン（ＳｉＮ_Ｘ）等の絶縁膜が用いられる。ゲート絶縁層の形成は、例えば、第一ゲート絶縁層４１を堆積時間が９０〜１００秒で厚さ３０００〜３７００Åに堆積した後、第一ゲート絶縁層４１の上に第二ゲート絶縁層４２を堆積時間が３０秒で厚さ４００〜６００Åに堆積して、堆積速度を変えて形成する。 The gate insulating layer 4 is made of an insulating film such as silicon oxide (SiO ₂ ) or silicon nitride (SiN _x ). The gate insulating layer is formed by, for example, depositing the first gate insulating layer 41 to a thickness of 3000 to 3700 mm with a deposition time of 90 to 100 seconds, and then forming the second gate insulating layer 42 on the first gate insulating layer 41. The deposition time is 30 seconds and a thickness of 400 to 600 mm is deposited, and the deposition rate is changed.

なお、本発明では、ゲート絶縁層を一層のみから構成しても良い。また、第一ゲート絶縁層４１と第二ゲート絶縁層４２は同じ材料であっても異なる材料であっても、いずれでも良い。 In the present invention, the gate insulating layer may be composed of only one layer. The first gate insulating layer 41 and the second gate insulating layer 42 may be made of the same material or different materials.

第二ゲート絶縁層４２は、その上に積層される非晶質シリコン層５の平滑性に直接影響するために、表面平滑性を良好に形成する。具体的な第二ゲート絶縁層の表面平滑性は、表面粗さが３ｎｍ以下であるのが好ましい。第二ゲート絶縁層の表面粗さが、３ｎｍを超えると、ＴＦＴの電界効果移動度が低下する虞がある。なお表面粗さとは、凹凸の最高と最低の差となる最大高さのことである Since the second gate insulating layer 42 directly affects the smoothness of the amorphous silicon layer 5 laminated thereon, the second gate insulating layer 42 has a good surface smoothness. The specific surface smoothness of the second gate insulating layer is preferably such that the surface roughness is 3 nm or less. If the surface roughness of the second gate insulating layer exceeds 3 nm, the field effect mobility of the TFT may be reduced. The surface roughness is the maximum height that is the difference between the highest and lowest unevenness.

また、第二ゲート絶縁層４２の下層に位置する第一ゲート絶縁層４１も、第二ゲート絶縁層４２の平滑性に大きく影響を与えるために、表面平滑性が良好であることが好ましい。第一ゲート絶縁層４１の表面粗さは、第二ゲート絶縁層４２の表面粗さと同様に、３ｎｍ以下であるのが好ましい。第一ゲート絶縁層４１の表面粗さが３ｎｍを超えると、ＴＦＴの電界効果移動度が低下する虞がある。 The first gate insulating layer 41 located below the second gate insulating layer 42 also preferably has good surface smoothness because it greatly affects the smoothness of the second gate insulating layer 42. Like the surface roughness of the second gate insulating layer 42, the surface roughness of the first gate insulating layer 41 is preferably 3 nm or less. If the surface roughness of the first gate insulating layer 41 exceeds 3 nm, the field effect mobility of the TFT may be reduced.

第二ゲート絶縁層４２は、第一ゲート絶縁層４１よりも堆積速度を遅くして、ゆっくり堆積して平滑性の良好な膜を形成している。これに対し下層の第一ゲート絶縁層４１は、第二ゲート絶縁層４２よりも比較的堆積速度を速めて形成している。このように構成することで、ゲート絶縁層４の上に形成されるａ−Ｓｉ層５の平滑性を確保すると共に、ゲート絶縁層４全体の形成速度を短縮して、ＴＦＴの生産性を向上させることができる。 The second gate insulating layer 42 has a deposition rate slower than that of the first gate insulating layer 41 and is slowly deposited to form a film having good smoothness. On the other hand, the lower first gate insulating layer 41 is formed at a relatively higher deposition rate than the second gate insulating layer 42. With this configuration, the smoothness of the a-Si layer 5 formed on the gate insulating layer 4 is ensured, and the formation speed of the entire gate insulating layer 4 is shortened to improve the productivity of the TFT. Can be made.

ゲート絶縁層４の堆積速度は、後述するａ−Ｓｉ層の堆積速度の説明と同様に、プラズマＣＶＤの圧力、パワー、電極間隔などを変えることで、変化させることができる。またゲート絶縁層４を形成するの際のプラズマＣＶＤの具体的な条件は、既知のこの種の半導体装置における絶縁層の製造条件を適宜利用すれば良い。 The deposition rate of the gate insulating layer 4 can be changed by changing the pressure, power, electrode spacing, etc. of plasma CVD, as in the description of the deposition rate of the a-Si layer described later. The specific conditions for the plasma CVD for forming the gate insulating layer 4 may appropriately utilize the known manufacturing conditions for the insulating layer in this type of semiconductor device.

ゲート絶縁層４を形成したならば、同じチャンバー内で第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、第三ａ−Ｓｉ層５３を堆積速度を変えて順次形成する。例えば第一ａ−Ｓｉ層５１は、堆積速度が１．６Å／ｓｅｃで約３０秒間放電を行い、厚さ５０Åに形成し、第二ａ−Ｓｉ層５２は、堆積速度が８Å／ｓｅｃで約３０秒間放電を行い厚さ２５０Åに形成し、第三ａ−Ｓｉ層５３は、堆積速度が５２Å／ｓｅｃで約２０〜４０秒間放電し、厚さ１０００〜２０５０Åに形成した。ａ−Ｓｉ層５全体の形成時間は８０〜１００秒である。 When the gate insulating layer 4 is formed, the first a-Si layer 51, the second a-Si layer 52, and the third a-Si layer 53 are sequentially formed in the same chamber at different deposition rates. For example, the first a-Si layer 51 is discharged at a deposition rate of 1.6 速度 / sec for about 30 seconds and formed to a thickness of 50 、, and the second a-Si layer 52 is about 8 Å / sec at a deposition rate of about 約 / sec. Discharge was performed for 30 seconds to form a thickness of 250 mm, and the third a-Si layer 53 was discharged at a deposition rate of 52 mm / sec for about 20 to 40 seconds to form a thickness of 1000 to 2050 mm. The formation time of the entire a-Si layer 5 is 80 to 100 seconds.

真性半導体として機能する非晶質シリコン層は、第一ａ−Ｓｉ層５１と第二ａ−Ｓｉ層５２との２層であり、トランジスタの基本的な動作特性は、この２層の特性に依存する。従って、ＴＦＴの電界効果移動度を改良するには、この２層の平坦度が特に重要である。特にゲート絶縁層４(第二ゲート絶縁層４２）と接する第一ａ−Ｓｉ層５１は、堆積速度を超低速度で行って、最もゆっくりと堆積させる。また、その上の第二ａ−Ｓｉ層５２は、平滑性よりも形成速度を確保するために、前記第一ａ−Ｓｉ層５１よりも堆積速度を速い低速度で行って堆積させる。 The amorphous silicon layer functioning as an intrinsic semiconductor has two layers of a first a-Si layer 51 and a second a-Si layer 52, and the basic operating characteristics of the transistor depend on the characteristics of the two layers. To do. Therefore, the flatness of the two layers is particularly important for improving the field effect mobility of the TFT. In particular, the first a-Si layer 51 in contact with the gate insulating layer 4 (second gate insulating layer 42) is deposited most slowly by performing the deposition rate at an extremely low speed. Further, the second a-Si layer 52 thereon is deposited at a low deposition rate that is higher than that of the first a-Si layer 51 in order to secure the formation rate rather than the smoothness.

第一ａ−Ｓｉ層５１と第二ａ−Ｓｉ層５２の厚さは、半導体として作動するのに必要な厚さとして、合計で３００Å以上あれば良い。第一ａ−Ｓｉ層５１は、５０Å以上〜１５０Å以下の範囲に形成するのが好ましい。一般にプラズマＣＶＤにおいて低パワー放電では最低放電時間が１０〜１５秒以上必要である。これに対し、第一ａ−Ｓｉ層５１を５０Å未満に形成しようとすると、放電時間が最低放電時間以下になってしまい、安定した膜形成が困難になる虞がある。また第一ａ−Ｓｉ層５１が１５０Åを超えても、電界効果移動度は、ほとんど向上せず、生産性が低下するだけである。 The thickness of the first a-Si layer 51 and the second a-Si layer 52 may be 300 mm or more in total as the thickness necessary for operating as a semiconductor. The first a-Si layer 51 is preferably formed in the range of 50 to 150 mm. Generally, in plasma CVD, a low discharge time requires a minimum discharge time of 10 to 15 seconds or more. On the other hand, if the first a-Si layer 51 is formed to be less than 50 mm, the discharge time becomes less than the minimum discharge time, which may make it difficult to form a stable film. Further, even if the first a-Si layer 51 exceeds 150%, the field effect mobility is hardly improved and only the productivity is lowered.

第二ａ−Ｓｉ層５２の厚さは、上記第一ａ−Ｓｉ層５１の厚さと合わせて３００Åとなるように、上記第一ａ−Ｓｉ層５１の厚さに応じて決めることができる。 The thickness of the second a-Si layer 52 can be determined according to the thickness of the first a-Si layer 51 so as to be 300 mm together with the thickness of the first a-Si layer 51.

第三ａ−Ｓｉ層５３は、ドライエッチングによりエッチングされる膜厚を見込んで形成されるものであり、ＴＦＴのトランジスタ特性には直接影響しないので、速い堆積速度で形成する。すなわち、チャネルエッチ型のＴＦＴにおいて、ドライエッチングによってチャネルを形成する際、チャネル上部に位置するｎ^＋ａ−Ｓｉ層６のドライエッチングを行うと、その下層のａ−Ｓｉ層５はエッチング耐性を持たないことから、ｎ^＋ａ−Ｓｉ層６と共にエッチングされる。第三ａ−Ｓｉ層５３は７００Å以上の厚みがあれば良い。 The third a-Si layer 53 is formed in anticipation of the film thickness etched by dry etching, and does not directly affect the transistor characteristics of the TFT, so it is formed at a high deposition rate. That is, when a channel is formed by dry etching in a channel etch type TFT, if the n ⁺ a-Si layer 6 located above the channel is dry etched, the underlying a-Si layer 5 has etching resistance. Therefore, the n ⁺ a-Si layer 6 is etched. The third a-Si layer 53 may have a thickness of 700 mm or more.

なおプラズマＣＶＤ法によりａ−Ｓｉ層５（５１，５２、５３）を堆積形成する際、堆積速度を調節するには、圧力、放電のパワー、及び電極間隔等を変化させることで堆積速度を変化させることができる。例えば放電パワーを超低パワー、低パワー、及び高パワーの３段階に変化せることで、堆積速度を超低速、低速、及び高速の３段階に変えて、超低速デポレート層（第一ａ−Ｓｉ層５１）、低速デポレート層（第二ａ−Ｓｉ層５２）、及び高速デポレート層（第三ａ−Ｓｉ層５３）といった形成速度の異なる３層構造のａ−Ｓｉ層を形成することができる。 When depositing the a-Si layer 5 (51, 52, 53) by plasma CVD, the deposition rate can be adjusted by changing the pressure, discharge power, electrode spacing, etc. to adjust the deposition rate. Can be made. For example, by changing the discharge power into three stages of ultra-low power, low power, and high power, the deposition rate is changed into three stages of ultra-low speed, low speed, and high speed, so that the ultra-low speed deposition layer (first a-Si It is possible to form an a-Si layer having a three-layer structure with different formation rates, such as a layer 51), a low-speed deposition layer (second a-Si layer 52), and a high-speed deposition layer (third a-Si layer 53).

第一ａ−Ｓｉ層５１は、均一性が高く安定した低パワープラズマを用いて形成するのが好ましい。図２に示すように、パッシェンの法則（Ｐａｓｃｈｅｎ’ｓｌａｗ）によれば、放電開始電圧Ｖｓは、圧力ｐと電極間隔ｄの積ｐｄにより決まり、極小値Ｖｓｍを持つ。図２に示す放電開始電圧Ｖｓが、極小値Ｖｓｍ付近となる圧力で、低いパワーのプラズマを利用すれば、安定した均一性の高いａ−Ｓｉ層を形成することができる。 The first a-Si layer 51 is preferably formed using low power plasma that is highly uniform and stable. As shown in FIG. 2, according to Paschen's law, the discharge start voltage Vs is determined by the product pd of the pressure p and the electrode interval d and has a minimum value Vsm. If a low-power plasma is used at a pressure at which the discharge start voltage Vs shown in FIG. 2 is near the minimum value Vsm, a stable and highly uniform a-Si layer can be formed.

ａ−Ｓｉ層５を形成した後、ａ−Ｓｉ層５の上にｎ^＋ａ−Ｓｉ層６を成膜する。例えばｎ^＋ａ−Ｓｉ層６は３００Åに形成する。次いで、ＴＦＴを形成させる部分のａ−Ｓｉ層５及びｎ^＋ａ−Ｓｉ層６を島状に加工する。その後、この島状のａ−Ｓｉ層５の上側にアルミニウム、モリブデン等の金属を用いてスパッタリング法等により、ソース電極７、ドレイン電極８となる導電性膜を成膜し、パターニングして、ソース電極７、ドレイン電極８を形成する。そしてチャネル９の上部にあたるｎ^＋ａ−Ｓｉ層６をドライエッチングにより除去して、チャネル９を形成する。 After forming the a-Si layer 5, forming an ⁿ + a-Si layer 6 on the a-Si layer 5. For example, the n ⁺ a-Si layer 6 is formed to 300 Å. Next, the a-Si layer 5 and the n ⁺ a-Si layer 6 where the TFT is to be formed are processed into island shapes. Thereafter, a conductive film to be the source electrode 7 and the drain electrode 8 is formed on the island-shaped a-Si layer 5 by sputtering or the like using a metal such as aluminum or molybdenum, patterned, and then sourced. An electrode 7 and a drain electrode 8 are formed. Then, the n ⁺ a-Si layer 6 corresponding to the upper part of the channel 9 is removed by dry etching to form the channel 9.

なお図示しないが、最後にＴＦＴ保護の為の透明で且つ絶縁性の保護膜を形成し、ＴＦＴ１が得られる。またソース電極７はソース線に電気的に接続され、ドレイン電極８は、表示電極に電気的に接続されている。 Although not shown in the figure, a transparent and insulating protective film for protecting the TFT is finally formed, and the TFT 1 is obtained. The source electrode 7 is electrically connected to the source line, and the drain electrode 8 is electrically connected to the display electrode.

以上のように形成した図１に示す第一実施例のＴＦＴの電界効果移動度を測定したところ、０．４９〜０．５２ｃｍ^２／Ｖ・秒であった。 When the field effect mobility of the TFT of the first embodiment shown in FIG. 1 formed as described above was measured, it was 0.49 to 0.52 cm ² / V · sec.

比較のため、第一実施例の第一ａ−Ｓｉ層を設けずに、堆積速度を５Å／ｓｅｃとして厚さ３００Åに形成した第二ａ−Ｓｉ層と、堆積速度を５２Å／ｓｅｃとして厚さ２０５０Åに形成した第三ａ−Ｓｉ層から構成してプラズマＣＶＤによるａ−Ｓｉ層全体の形成時間は同じ９０秒とし、それ以外は上記の第一実施例のＴＦＴと同様に形成したＴＦＴの電界効果移動度を測定した。その結果、電界効果移動度が０．３８ｃｍ^２／Ｖ・秒であり、本発明の構成による電界効果移動度向上の効果を確認できた。 For comparison, the first a-Si layer of the first embodiment was not provided, and the second a-Si layer formed at a deposition rate of 5 Å / sec and a thickness of 300 と, and the deposition rate of 52 Å / sec, The electric field of the TFT formed from the third a-Si layer formed at 2050 cm and the same formation time of the entire a-Si layer by plasma CVD is set to 90 seconds. Effective mobility was measured. As a result, the field effect mobility was 0.38 cm ² / V · sec, and the effect of improving the field effect mobility by the configuration of the present invention was confirmed.

本発明の液晶表示装置は、上記の薄膜半導体装置をスイッチング素子としてマトリックス状に配置したものである。例えばガラス基板の表面に、上記ＴＦＴや、蓄積容量等を形成してなるＴＦＴアレイ基板と、ガラス基板の表面にカラーフィルターを形成したカラーフィルター基板とをシール剤を用いて貼り合わせ、これらの基板間に液晶を注入し、注入口を封止剤で閉じて形成した液晶パネルを構成することができる。 The liquid crystal display device of the present invention is one in which the above thin film semiconductor device is arranged as a switching element in a matrix. For example, the TFT array substrate formed with the above-mentioned TFTs and storage capacitors on the surface of a glass substrate and a color filter substrate with a color filter formed on the surface of the glass substrate are bonded together using a sealant, and these substrates are bonded. A liquid crystal panel formed by injecting liquid crystal between them and closing the injection port with a sealant can be formed.

本発明の液晶表示装置において、上記のスイッチング素子として用いられる薄膜半導体装置以外の構成は、既知のこの種の液晶表示装置の構成を利用することができるので、その説明は省略する。例えば上記の薄膜半導体装置をスイッチング素子としてマトリックス状に配置した液晶パネルに、偏光板等の光学部品が積層され、各種の駆動回路や、バックライト装置などが組み込まれて、液晶表示装置が構成される。 In the liquid crystal display device of the present invention, since the configuration other than the thin film semiconductor device used as the switching element can use a known configuration of this type of liquid crystal display device, the description thereof is omitted. For example, an optical component such as a polarizing plate is laminated on a liquid crystal panel in which the above thin film semiconductor device is arranged in a matrix as a switching element, and various drive circuits and a backlight device are incorporated to constitute a liquid crystal display device. The

このように形成された本発明の液晶表示装置は、既知の液晶表示装置と比較して、ａ−Ｓｉ層５がそれぞれ形成速度の異なる第一ａ−Ｓｉ層５１、第二ａ−Ｓｉ層５２、及び第三ａ−Ｓｉ層５３から構成されているので、ＴＦＴの電界効果移動度が向上し、応答速度を向上せしめて表示特性の優れた液晶表示装置が得られ、該液晶表示装置の生産性を低下させずに効率よく製造することができる。このような本発明の液晶表示装置は、大型テレビジョン等の液晶パネルに最適に用いることができる。 The liquid crystal display device of the present invention formed in this manner has a first a-Si layer 51 and a second a-Si layer 52 in which the a-Si layer 5 has a different formation speed as compared with known liquid crystal display devices. And the third a-Si layer 53, the field effect mobility of the TFT is improved, the response speed is improved, and a liquid crystal display device with excellent display characteristics can be obtained. Production of the liquid crystal display device It is possible to manufacture efficiently without reducing the properties. Such a liquid crystal display device of the present invention can be optimally used for a liquid crystal panel such as a large television.

本発明の薄膜半導体装置の一実施例を示す断面図である。It is sectional drawing which shows one Example of the thin film semiconductor device of this invention. パッシェンの法則を説明するためのグラフである。It is a graph for demonstrating Paschen's law. 従来の薄膜半導体装置を示す断面図である。It is sectional drawing which shows the conventional thin film semiconductor device.

Explanation of symbols

１薄膜半導体装置（ＴＦＴ）
２ガラス基板
３ゲート電極
４ゲート絶縁層
４１第一ゲート絶縁層
４２第二ゲート絶縁層
５非晶質シリコン層（ａ−Ｓｉ層）
５１第一非晶質シリコン層（第一ａ−Ｓｉ層）
５２第二非晶質シリコン層（第二ａ−Ｓｉ層）
５３第三非晶質シリコン層（第三ａ−Ｓｉ層）
６ｎ型非晶質シリコン層（ｎ^＋ａ−Ｓｉ層）
７ソース電極
８ドレイン電極
９チャネル
1. Thin film semiconductor device (TFT)
2 Glass substrate 3 Gate electrode 4 Gate insulating layer 41 First gate insulating layer 42 Second gate insulating layer 5 Amorphous silicon layer (a-Si layer)
51 First amorphous silicon layer (first a-Si layer)
52 second amorphous silicon layer (second a-Si layer)
53 Third amorphous silicon layer (third a-Si layer)
6 n-type amorphous silicon layer (n ⁺ a-Si layer)
7 Source electrode 8 Drain electrode 9 Channel

Claims

In a thin film semiconductor device having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode on an insulating substrate, the amorphous silicon layer has the slowest formation speed. It is characterized by comprising a first amorphous silicon layer, a second amorphous silicon layer whose formation speed is faster than that of the first amorphous silicon layer, and a third amorphous silicon layer whose formation speed is the fastest. Thin film semiconductor device.

The gate insulating layer is composed of a first gate insulating layer provided on the gate and a second gate insulating layer provided on the first gate insulating layer and having a lower formation speed than the first gate insulating layer. 2. The thin film semiconductor device according to claim 1, wherein:

In the manufacture of a thin film semiconductor device having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode on an insulating substrate, the amorphous silicon layer has a formation speed. The slowest first amorphous silicon layer, the second amorphous silicon layer whose formation speed is faster than the first amorphous silicon layer, and the third amorphous silicon layer whose formation speed is the fastest are sequentially formed. A method for manufacturing a thin film semiconductor device.

The gate insulating layer is composed of a first gate insulating layer provided on the gate and a second gate insulating layer provided on the first gate insulating layer and having a lower formation speed than the first gate insulating layer. The method of manufacturing a thin film semiconductor device according to claim 3.

In the liquid crystal display device in which a thin film semiconductor device having a gate electrode, a gate insulating layer, an amorphous silicon layer, a source electrode, and a drain electrode is arranged in a matrix as a switching element on an insulating substrate, The amorphous silicon layer includes a first amorphous silicon layer with the slowest formation rate, a second amorphous silicon layer with a faster formation rate than the first amorphous silicon layer, and a third with the fastest formation rate. A liquid crystal display device comprising an amorphous silicon layer.

The gate insulating layer is composed of a first gate insulating layer provided on the gate and a second gate insulating layer provided on the first gate insulating layer and having a lower formation speed than the first gate insulating layer. The liquid crystal display device according to claim 5.