JP2007043114A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】幅の異なるＬＤＤ領域を自己整合的に形成し、それらの幅を個々の回路に応じて精密に制御する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できる２つのＬＤＤ領域の幅を個々の回路に応じて異ならせることができる。なお、一つのＴＦＴにおいて、幅の異なる２つのＬＤＤ領域は、両方ともゲート電極と重なる構造である。
【選択図】図３

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子（或いは無機発光素子）を有する発光表示装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。

例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。

様々な回路において、低消費電力とするため、オフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。

オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。

特許文献１には、チャネル形成領域を挟んで幅の異なるＬＤＤ領域が設けられているＴＦＴが開示されている。幅の異なる２つのＬＤＤ領域は、レジストマスクを用いて形成されている。なお、このＬＤＤ領域は、ゲート電極と重なっていない。

また、特許文献２には、基板面に対して斜めにドーピングを行うことによって、ゲート電極と重なるＬＤＤ領域を開示している。

また、本出願人は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用したＴＦＴ作製工程を特許文献３で開示している。
特開平１０−２７９１３号公報 特開平８−１３９３３７号公報 特開２００２−１５１５２３

従来では、同一基板上に様々な回路を形成し、個々の回路に適した構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。

本発明は、工程数を増やすことなく、同一基板上に個々の回路に適した構造を備えたＴＦＴを形成する作製方法を提供する。

また、上述した特許文献１の技術は、ドーピングの際にレジストマスクを用いて、ゲート電極と重なっていないＬＤＤ領域を形成している。従って、ＬＤＤ領域の幅は、露光で形成されるレジストマスクに依存しやすい。

また、特許文献２の技術は、自己整合的にＬＤＤ領域が形成されるが、チャネル形成領域を挟んで配置されるＬＤＤ領域は同じ幅であり、それらのＬＤＤ領域の幅を個々の回路に応じて制御することは困難である。

本発明は、幅の異なるＬＤＤ領域を自己整合的に形成し、それらの幅及び形成位置を個々の回路に応じて精密に制御する作製方法を提供する。

本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できる２つのＬＤＤ領域の幅を個々の回路に応じて異ならせることができる。例えば、駆動回路のうち、高速駆動が必要とされる第１回路に用いる薄膜トランジスタは、ＬＤＤ領域の合計幅（チャネル長方向における幅）を狭くすることが好ましく、駆動回路全体の低消費電力化も図れる。また、駆動回路のうち、耐圧が必要とされる第２回路に用いられる薄膜トランジスタは、ＬＤＤ領域の合計幅（チャネル長方向における幅）を広くすることが好ましく、駆動回路全体の信頼性が向上する。

本発明は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を有する左右非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する作製方法を特徴の一つとしている。本発明のＴＦＴ構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するドレイン領域との間に低濃度に不純物元素を添加した領域を一つ設けたものであり、この領域をＬＤＤ領域と呼ぶ。

また、得られる構造も本発明の特徴の一つであり、段差を有するゲート電極、即ち、膜厚の厚い領域と、該領域の両側に厚い領域に比べて膜厚の薄い領域を有するゲート電極を有し、ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有していることを特徴の一つとしている。ゲート電極の膜厚の薄い領域と絶縁層を介して重なるＬＤＤ領域を有している構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。

また、本発明において、チャネル形成領域を挟んで形成される２つのＬＤＤ領域の幅は異ならせる。例えば、ドレイン領域側のＬＤＤ領域の幅をソース領域側のＬＤＤ領域の幅よりも広くする。なお、ゲート電極と重なるＬＤＤ領域をＬｏｖ領域とも呼ぶ。特許文献３では、左右対称のレジストパターンを形成し、チャネル形成領域の両側にＬｏｖ領域を形成する構成を開示している。一方、本発明は、左右非対称のレジストパターンを形成し、チャネル形成領域を挟んで、異なる幅のＬｏｖ領域を形成する構成を開示する。

本明細書で開示する発明の構成は、絶縁表面を有する基板上方に半導体層と、前記半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなるゲート電極とを有し、前記半導体層は、ソース領域と、ドレイン領域と、チャネル形成領域と、前記チャネル形成領域とソース領域との間に配置される不純物領域と、前記チャネル形成領域とドレイン領域との間に配置される不純物領域とを含み、ゲート電極の積層の一つを構成する第１の導電層は、前記チャネル形成領域及び前記不純物領域と少なくとも重なり、ゲート電極の積層の一つを構成する第２の導電層は、前記第１の導電層上に接し、且つ、前記チャネル形成領域と重なり、前記チャネル形成領域とドレイン領域との間に配置される不純物領域の幅は、前記チャネル形成領域とソース領域との間に配置される不純物領域の幅より広いことを特徴とする半導体装置である。

上記構成において、前記不純物領域は、ソース領域及びドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴の一つとしている。即ち、前記不純物領域は、ＬＤＤ領域である。

また、上記構成において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴の一つとしている。前記第１の導電層と前記第２の導電層とを異なる材料とすることで、エッチングレートに差を設けることができ、より上記構成を形成しやすくすることができる。

また、上記構成において、前記第１の導電層の膜厚は、前記第２の導電層よりも薄いことを特徴の一つとしている。前記第１の導電層を薄くすることによって、不純物元素を第１の導電層を通過させて半導体層に添加する際、第２の不純物領域の形成を形成しやすくすることができる。

また、前記第２の導電層の幅は、前記チャネル形成領域の幅と同一であることを特徴の一つとしている。第２の導電層の幅が、チャネル形成領域の幅と同一であることは、第１の不純物領域及び第２の不純物領域が自己整合的に形成されていることを示している。

液晶表示装置では、液晶の劣化を防ぐため、交流駆動が行われている。この交流駆動により、一定の期間毎に画素電極に印加する信号電位の極性が正極性或いは負極性に反転する。画素電極に接続するＴＦＴは、一対の高濃度不純物領域が交互にソースとドレインの役割を果たす。従って、液晶表示装置の画素に配置されるスイッチング用のＴＦＴは、チャネル形成領域の両側に設けられるＬＤＤ領域を同じ幅とすることが望ましい。

また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタは、ソース電極とドレイン電極間に正極性のみ、もしくは負極性のみが印加される。従って、耐圧が要求される一方のＬＤＤ領域の幅をもう一方のＬＤＤの幅よりも広くすることが好ましい。

同一基板上に異なる構造のＴＦＴを同時に作製することができる。他の発明の構成は、同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、絶縁表面を有する基板上方に第１の半導体層及び第２の半導体層と、前記第１の半導体層及び第２の半導体層上方にゲート絶縁層と、前記ゲート絶縁層上に導電層の積層からなる第１のゲート電極及び第２のゲート電極とを有し、前記第１の半導体層は、第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域と、前記第１のチャネル形成領域の両側に幅の異なる第１の不純物領域とを含み、前記第１のチャネル形成領域は、ゲート絶縁層を介して第１のゲート電極と重なり、第１のゲート電極の積層の一つを構成する第１の導電層は、第１のチャネル形成領域及び第１の不純物領域と少なくとも重なり、第１のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第１のチャネル形成領域と重なり、前記第２の半導体層は、第２のチャネル形成領域と、該第２のチャネル形成領域の両側に幅が同じ第２の不純物領域と、ソース領域と、ドレイン領域とを含み、前記第２のチャネル形成領域は、ゲート絶縁層を介して第２のゲート電極と重なっており、第２のゲート電極の積層の一つを構成する第１の導電層は、第２のチャネル形成領域及び２つの第２の不純物領域と少なくとも重なり、第２のゲート電極の積層の一つを構成する第２の導電層は、第１の導電層上に接し、且つ、前記第２のチャネル形成領域と重なっていることを特徴とする半導体装置である。

上記構成において、前記第１の不純物領域及び前記第２の不純物領域は、ソース領域及びドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴の一つとしている。即ち、前記第１の不純物領域及び前記第２の不純物領域は、ＬＤＤ領域である。

上記構成によって、チャネル形成領域の両側に同じ幅を有する２つのＬＤＤ領域を備えたＴＦＴと、異なる幅を有する２つのＬＤＤ領域を備えたＴＦＴとを同一基板上に形成し、それぞれに適した回路に用いることができる。

また、上記構造を実現するための作製工程も発明の一つであり、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に不純物元素を注入して、前記半導体層にソース領域及びドレイン領域を形成し、前記ゲート電極の膜厚の厚い領域をマスクとして前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第１の不純物領域及び第２の不純物領域とを形成し、前記第１の不純物領域の幅は、第２の不純物領域の幅より広いことを特徴とする半導体装置の作製方法である。

また、工程短縮のため、１回のドーピングで形成してもよく、その発明の構成は、半導体層上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するレジストパターンを形成し、前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうちチャネル形成領域の両側にソース領域及びドレイン領域と、前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第１の不純物領域及び第２の不純物領域とを形成し、前記第１の不純物領域の幅は、前記第２の不純物領域の幅より広いことを特徴とする半導体装置の作製方法である。

本発明により、工程数を増やすことなく、一方のＬＤＤ領域の幅（チャネル長Ｌ方向の長さ）を０．５μｍ以上、好ましくは１μｍ〜１．５μｍ、さらには２μｍよりも長く自己整合的に設けることが可能となる。また、もう一方のＬＤＤ領域の幅は、一方のＬＤＤ領域の幅より短くすればよく、例えば０．５μｍ未満とすることができる。ＬＤＤ領域の幅は長ければ長いほど、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。

また、これらのＬＤＤ領域は、ゲート電極の膜厚の薄い領域と重なっていることを特徴としている。

本発明は、同一基板上に幅の異なるＬＤＤ領域を自己整合的に形成し、それらの幅を個々の回路に応じて精密に制御することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。

（実施の形態１）
本実施の形態は、ＴＦＴのゲート電極をイオンドーピング時のマスクとして用い、チャネル形成領域の両側に幅の異なる低濃度不純物領域を自己整合的に形成するための工程について示す。

まず、絶縁表面を有する基板１０１上に第１絶縁膜（下地絶縁膜）１０２を形成する。絶縁表面を有する基板１０１としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基板を用いることができる。後に形成される薄膜トランジスタをトップエミッション型（上方射出型）の発光表示装置に適用する場合、或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基板等も用いることができる。

第１絶縁膜１０２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ）等の絶縁膜の単層、或いは積層を用いる。次いで、第１絶縁膜１０２上に半導体層１０３を形成する。

半導体層１０３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により非晶質構造を有する半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成し、結晶性半導体膜上にレジスト膜を形成した後、露光および現像を行って得られた第１のレジストマスクを用いて所望の形状にパターニングして形成する。

この半導体層１０３の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

上記加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。

また、ニッケルなどの触媒を添加した後に上記加熱処理を行う熱結晶化法により結晶性半導体膜を形成してもよい。なお、ニッケルなどの触媒を用いた熱結晶化法を用いて結晶化を行って結晶質半導体膜を得た場合は、結晶化後にニッケルなどの触媒を除去するゲッタリング処理を行うことが好ましい。

また、レーザー結晶化法で結晶質半導体膜を作製する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。両端まで均一な線状ビームのアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。

このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。

次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。

次いで、第１のレジストマスクを除去した後、フッ酸を含むエッチャントで酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁膜（ゲート絶縁膜）１０４を形成する。第２絶縁膜１０４はプラズマＣＶＤ法またはスパッタ法または熱酸化法を用い、厚さを１〜２００ｎｍ、好ましくは７０ｎｍ〜１２０ｎｍとする。第２絶縁膜１０４としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。

また、基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層などを形成した後、プラズマ処理を用いて酸化または窒化を行うことにより前記基板、下地膜としての絶縁層、半導体層、ゲート絶縁層、層間絶縁層表面を酸化または窒化してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化または窒化すると、当該半導体層や絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース電極層、ドレイン電極層、配線層などにも行うことができ、窒化又は酸化を行うことによって窒化膜、酸化膜を形成することができる。

なお、プラズマ処理により膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ_２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理によって形成される絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜にＡｒが含まれている。

また、第２絶縁膜１０４にプラズマ処理を行う場合、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくいうと、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板上に形成された被処理物（ここでは、ゲート絶縁層として機能する第２絶縁膜１０４）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。

次いで、第１導電層１０５ａと第２導電層１０６ａの積層を形成する。また、積層は、第１導電層と第２導電層の２層に限定されず、３層以上としてもよい。

第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を２０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で２００〜６００ｎｍの厚さに形成する。

ここでは、２層、即ち、第１導電層と第２導電層をそれぞれ異なる導電材料として用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。第１導電層としてはＴａＮを用い、第２導電層としてはタングステン膜を用いる。

次いで、第２導電層１０６ａ上にレジスト膜を全面に塗布した後、図１（Ａ）に示すマスクを用いて露光を行う。ここでは、膜厚１．５μｍのレジスト膜を塗布し、露光は、解像度が１．５μｍの露光機を用いる。露光に用いる光は、ｉ線（波長３６５ｎｍ）であり、露光エネルギーは、７０〜１４０ｍＪ／ｃｍ^２の範囲から選択する。また、ｉ線に限定されず、ｉ線とｇ線（波長４３６ｎｍ）とｈ線（波長４０５ｎｍ）とを混合させた光を露光に用いてもよい。

図１（Ａ）において、露光マスク４００は、Ｃｒなどの金属膜からなる遮光部４０１と、光強度低減機能を有する補助パターンとして、半透膜が設けられた部分（半透部とも呼ぶ）４０２とが設置されている。露光マスクの断面図において、遮光部４０１の幅はｔ１と示し、半透膜が設けられた部分４０２の幅はｔ２と示している。ここでは露光マスクの一部として半透膜を用いた例を示したが、回折格子パターンを用いてもよい。

図１（Ａ）に示す露光マスクを用いてレジスト膜の露光を行うと、非露光領域４０３ａと露光領域４０３ｂが形成される。露光時には、光が遮光部４０１の回り込みや、半透膜が設けられた部分４０２を通過することによって図１（Ａ）に示す露光領域４０３ｂが形成される。

そして、現像を行うと、露光領域４０３ｂが除去されて、図１（Ｂ）に示すように、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有する左右非対称のレジストパターン１０７ａが第２導電層１０６ａ上に得られる。ここでいう左右非対称とは、図１（Ｂ）に示す断面図における中心線に対して左右非対称としている。左右非対称のレジストパターン１０７ａにおいて、膜厚の薄い領域は、露光エネルギーを調節することでレジスト膜厚を調節することができる。

次に、ドライエッチングにより第２導電層１０６ａ及び第１導電層１０５ａのエッチングを行う。エッチングガスには、ＣＦ_４、ＳＦ_６、Ｃｌ_２、Ｏ_２を用いる。エッチング速度の向上にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いる。なお、エッチング条件によっては、第２絶縁膜１０４もエッチングされて、部分的に膜厚が薄くなる。

なお、ここでは、ＩＣＰ型エッチング装置を用いた例を示すが、特に限定されず、例えば、平行平板型エッチング装置、マグネトロン型エッチング装置、ＥＣＲ型エッチング装置、ヘリコン型エッチング装置を用いてもよい。また、ドライエッチング法に限定されず、ウェットエッチング法を用いてもよく、また、ドライエッチング法とウェットエッチング法とを組み合わせて用いてもよい。

こうして図１（Ｃ）で示すように、第２絶縁膜１０４上に第１導電層１０５ｂ、第２導電層１０６ｂからなる導電積層パターンが形成される。エッチングによって、第１導電層１０５ｂは、両側壁が露出し、さらに第２の導電層１０６ｂと重ならない領域が露出される。なお、第１導電層１０５ｂの両側壁は、テーパー形状としてもよい。また、第２導電層１０６ｂの両側壁もテーパー形状としてもよい。

次いで、レジストパターン１０７ｂを除去した後、半導体層１０３への一導電型不純物の添加を行う。ここでは、一導電型不純物のイオンとしてリン（またはＡｓ）を用い、ｎチャネル型ＴＦＴを作製する。サイドウォールを形成することなく、導電積層パターンを用いて自己整合的にＬＤＤ領域やソース領域やドレイン領域を形成することができる。

ゲート電極の外側に位置するソース領域及びドレイン領域を形成するためのドーピング処理を行う場合、導電積層パターンをマスクとして一導電型不純物のイオンを半導体層１０３に添加して高濃度の一導電型不純物領域１１０、１１１を形成すればよい。ソース領域及びドレイン領域を形成するためのドーピング条件は、加速電圧を３０ｋＶ以下として行なう。高濃度の一導電型不純物領域１１０、１１１の不純物濃度は１×１０^１９〜５×１０^２１／ｃｍ^３（ＳＩＭＳ測定でのピーク値）とする。

また、ゲート電極とオーバーラップするＬＤＤ領域を形成するためのドーピング処理を行う場合、第２導電層と積層していない領域の第１導電層１０５ｂを通過させて、一導電型不純物のイオンを半導体層１０３に添加して低濃度の一導電型不純物領域１０９ａ、１０９ｂを形成すればよい。このドーピング条件として、第２絶縁膜や第１導電層の膜厚にもよるが、この場合には５０ｋＶ以上の加速電圧を要する。低濃度の一導電型不純物領域１０９ａ、１０９ｂの不純物濃度は、ＬＤＤ領域を前提とすると１×１０^１６〜５×１０^１８／ｃｍ^３（ＳＩＭＳ測定でのピーク値）とする。

なお、ドーピングの順序は特に限定されず、先にソース領域及びドレイン領域を形成するためのドーピング処理を行った後、ＬＤＤ領域を形成するためのドーピング処理を行ってもよい。また、ＬＤＤ領域を形成するためのドーピング処理を行った後、ソース領域及びドレイン領域を形成するためのドーピング処理を行ってもよい。

また、ここではドーピング処理を２回に分けて異なる濃度の不純物領域の形成を行う例を示したが、処理条件を調節して１回のドーピング処理で異なる濃度の不純物領域の形成を行ってもよい。

また、ドーピングの前にレジストパターンを除去した例を示したが、ドーピング処理を行った後でレジストパターンを除去してもよい。レジストパターンを残したままドーピングを行うと、第２導電層の表面をレジストパターンで保護しながらドーピングを行うことができる。

なお、上記ドーピング処理の際、第２導電層と重なる位置の半導体層は、一導電型不純物のイオンは添加されない領域となり、後に形成されるＴＦＴのチャネル形成領域として機能する部分となる。

また、導電積層パターン（第１導電層１０５ｂ及び第２導電層１０６ｂ）が半導体層１０３と交差する部位においてゲート電極となる。また、第１導電層１０５ｂのうち、第２の導電層１０６ｂと重ならない領域がＬｏｖ領域の長さとなる。なお、Ｌｏｖ領域とは、ゲート電極と重なる低濃度不純物領域を指している。ＴＦＴを有する回路の種類や用途に合わせて、必要なＬｏｖ領域の長さを決定し、その長さに基づいて露光マスクやエッチング条件を設定すればよい。

その後、窒化珪素を用いる第３絶縁膜１１２を形成する。そして、半導体層に添加された不純物元素の活性化および水素化を行う。

次いで、透光性を有する無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）または、低誘電率の有機化合物材料（感光性又は非感光性の有機樹脂材料）を用いて第４絶縁膜１１３を形成する。また、シロキサンを含む材料を用いて第４絶縁膜を形成してもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜として機能する第３絶縁膜１１２、及び第４絶縁膜１１３、及びゲート絶縁膜として機能する第２絶縁膜１０４を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。

次いで、第４絶縁膜１１３上にスパッタ法で金属積層膜を成膜した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、半導体層に接するソース電極１１４またはドレイン電極１１５を形成する。

なお、ＴＦＴのソース電極１１４またはドレイン電極１１５と同時に接続電極（複数のＴＦＴ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４絶縁膜１１３上に形成することができる。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。金属積層膜は、同じメタルスパッタ装置内で連続して形成することが好ましい。

以上の工程で、図１（Ｄ）に示したチャネル形成領域の一方の側に幅の狭い低濃度不純物領域１０９ａと、もう一方の側に幅の広い低濃度不純物領域１０９ｂとを有するトップゲート型ＴＦＴが完成する。また、図１（Ｄ）にチャネル長Ｌを示す。

以上のように、本実施形態は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクを用いて露光することによって、左右非対称な形状を有するレジストパターン１０７ａを形成し、そのレジストパターンを利用して、左右非対称な形状を有するゲート電極を得ている。

従って、レジストパターン１０７ａの膜厚の薄い部分の長さを調節することによって、自己整合的に２つのＬｏｖ領域の長さをそれぞれ調節することができる。

例えば、バッファ回路に用いるｎチャネル型ＴＦＴを形成する場合において、チャネル長Ｌを１０μｍ、一方のＬｏｖ領域の長さを０．５μｍ、もう一方のＬｏｖ領域の長さを１．５μｍとすることができる。この場合、ゲート電極幅、即ち導電積層パターンの幅（チャネル長方向の幅）は、１２μｍとなる。

本実施の形態では、ｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができる。

また、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができ、これらのＴＦＴを相補的に組み合わせることによってＣＭＯＳ回路を構成することもできる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を基板上に構成することができる。また、さまざまな素子や回路を集積してＣＰＵを基板上に構成することも可能である。

また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（チャネル形成領域の一方側がもう一方側より幅広いＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側に同じ幅のＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成することもできる。

また、本実施の形態では、シングルゲート構造のトップゲート型ＴＦＴを用いて説明したが、チャネル形成領域を複数有するマルチゲート構造であるトップゲート型ＴＦＴも形成することができる。また、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上にシングルゲート構造のトップゲート型ＴＦＴと、マルチゲート構造であるトップゲート型ＴＦＴを形成することもできる。

従って、工程数を増やすことなく、同一基板上に最適な構造のトランジスタを割り当てて様々な回路を構成することができる。

（実施の形態２）
本実施の形態では、実施の形態１で用いた回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置した露光マスクについて図２を用いて説明する。

なお、図１（Ａ）では露光マスクの断面図を示しており、同様に、図２においても遮光部の幅はｔ１と示し、補助パターンが設けられた部分の幅はｔ２と示している。

補助パターンの具体例として、図２（Ａ）と図２（Ｂ）に、露光装置の解像限界以下のラインおよびスペースから成るスリット部を有する回折格子パターンを備えた露光マスクの上面図の一部を示す。回折格子パターンとは、スリット、ドット等のパターンが少なくとも１つ以上配置されたパターンである。スリット、ドット等のパターンを複数配置する場合は、周期的に配置されていてもよいし、非周期的に配置されてもよい。解像度限界以下の微細パターンを用いることによって、実質的な露光量を変えることが可能であり、露光されたレジストの現像後の膜厚を調節することが可能である。

前記スリット部のスリットの方向は、スリット部２０３の様に主パターン（遮光部２０２）の方向と平行でも、スリット部２０７の様に主パターン（遮光部２０６）の方向と垂直でも構わない。尚、このフォトリソグラフィ工程で使用されるレジストはネガ型レジストが適用困難である為、当該ゲート電極形成用フォトマスクまたはレチクルのパターン構成は、ポジ型レジストを前提にしている。

前記ゲート電極形成用フォトマスクまたはレチクル２０１、２０５に露光光を照射した場合、遮光部２０２、２０６の光強度はほぼゼロであり、透光部２０４、２０８の光強度はほぼ１００％である。一方、露光装置の解像限界以下のラインおよびスペースから成る回折格子パターンのスリット部２０３、２０７で構成される光強度低減機能を有する補助パターンの光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｃ）中の光強度分布２０９に示す。回折格子パターンに於ける前記スリット部２０３，２０７の光強度の調整は、スリット部２０３，２０７のピッチ及びスリット幅の調整により実現している。

また、補助パターンの具体例として、図２（Ｄ）に、露光光の光強度を低減する機能を有する半透膜からなる半透部を備えた露光マスクの上面図の一部を示す。半透膜としては、ＭｏＳｉＮの他に、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。半透部を備えた露光マスクを用いた露光法は、ハーフトーン露光法とも呼ばれる。

ゲート電極形成用フォトマスクまたはレチクル２１０に於けるゲート電極形成用マスクパターンの主パターンの領域が遮光部２１１で、光強度低減機能を有する補助パターンの領域が半透膜から成る半透光部２１２で、その外側の領域が透光部２１３である。

また、前記ゲート電極形成用フォトマスクまたはレチクル２１０に露光した場合、遮光部２１１の光強度はほぼゼロ、透光部２１３の光強度はほぼ１００％であり、半透膜から成る半透光部２１２で構成される補助パターン領域の光強度は、１０〜７０％の範囲で調整可能となっており、その代表的光強度分布の例を図２（Ｅ）中の光強度分布２１４に示す。

また、本実施の形態は実施の形態１と自由に組み合わせることができる。

（実施の形態３）
実施の形態１に示す導電積層パターンの形成は、特に限定されないが、ここでは、エッチング条件を途中で複数回変更して導電積層パターンの形成を行う例を図３に示す。

まず、実施の形態１と同様にして、第２導電層３０６ａ上にレジストパターン３０７ａを形成する。図３（Ａ）は、図１（Ｂ）に相当する。

なお、図３（Ａ）において基板３０１上に第１絶縁膜（下地絶縁膜）３０２、半導体層３０３、第２絶縁膜（ゲート絶縁膜）３０４が形成され、その上に第１導電層３０５ａ、第２導電層３０６ａが形成されている。

次いで、第１のエッチング条件でエッチングを行って、図３（Ｂ）に示すような形状のレジストパターン３０７ｂ及び第２導電層３０６ｂを形成する。第１のエッチング条件で第２導電層３０６ｂの一部にテーパー形状となる部分を形成する。

次いで、第１のエッチング条件で引き続きエッチングを行って図３（Ｃ）の状態を得る。この段階で、段差のないレジストパターン３０７ｃとする。また、第２導電層３０６ｃの一部にテーパー形状となる部分を形成しつつ、膜厚を薄くする。

次いで、第１のエッチング条件で引き続きエッチングを行って図３（Ｄ）の状態を得る。さらにレジストパターンを小さくしてレジストパターン３０７ｄとする。また、Ｌ字形状の第２導電層３０６ｄとして、第１導電層３０５ａの一部を露出させる。

次いで、第２のエッチング条件でエッチングを行って、Ｌ字形状の第２導電層３０６ｄをマスクとしてエッチングして第１導電層３０５ｂを形成する。

次いで、第３のエッチング条件で異方性エッチングを行って、第２導電層３０６ｅを形成する。この異方性エッチングにおいて、第１導電層と第２導電層のエッチングレートの差が大きいことが重要であり、第１導電層と第２導電層には異なる導電材料を用いることが好ましい。また、第３のエッチング条件を調整することによって、この異方性エッチングで第２絶縁膜が部分的に薄くならないようにすることもできる。

こうして、エッチング条件を細かく変えて導電積層パターンの形成を行うことによって、導電積層パターンの形状のバラツキを抑えることができる。

以降の工程は、実施の形態１と同一であるのでここでは詳細な説明を省略する。

また、本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。

（実施の形態４）
また、ここでは、露光マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記構造（ドレイン側がソース側よりも幅の広いＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側に同じ幅のＬｏｖ領域を有する構造であるトップゲート型ＴＦＴを形成する例を図４に示す。

図４（Ａ）において、基板５００及び絶縁層５０８上に半導体層５０２、及び半導体層５０３が形成されている。半導体層５０２、及び半導体層５０３を覆うようにゲート絶縁層５０４、第１の導電膜５０５、及び第２の導電膜５０６が形成され、図４（Ａ）で示したように作製された形状の異なるレジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９が形成されている。これらのレジストパターンは、実施の形態１や実施の形態２に示す露光マスクを用いて形成することができる。

レジストパターン５２９は両側になだらかな段差を有する形状（図４（Ａ）の断面において左右対称の形状）であり、レジストパターン５３９は凸部が中央よりずれた位置にある形状（図４（Ａ）の断面において左右非対称の形状）であり、レジストパターン５４９は段差も凹凸もない形状（図４（Ａ）の断面において左右対称の形状）である。

レジストパターン５２９、レジストパターン５３９、及びレジストパターン５４９を用いてエッチング処理によるパターニングを行い、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２、第１の配線層５４１、及び第２の配線層５４２を形成する。

第２のゲート電極層５２２、及び第２のゲート電極層５３２をマスクとして、半導体層５０２、及び半導体層５０３に一導電型を有する不純物元素を添加し、低濃度不純物領域５２４ａ、低濃度不純物領域５２４ｂ、低濃度不純物領域５３４ａ、及び低濃度不純物領域５３４ｂを形成する（図４（Ｂ）参照。）。

さらに、第１のゲート電極層５２１、第２のゲート電極層５２２、第１のゲート電極層５３１、第２のゲート電極層５３２をマスクとして、半導体層５０２、半導体層５０３に一導電型を有する不純物元素を添加し、高濃度不純物領域５２５ａ、高濃度不純物領域５２５ｂ、高濃度不純物領域５３５ａ、高濃度不純物領域５３５ｂを形成する。

また、レジストパターン５２３、レジストパターン５３３、レジストパターン５４３を除去する。

こうして、同一基板上に、第１のＴＦＴ部５３０と、第２のＴＦＴ部５２０と、配線部５４０とを形成することができる。第１のＴＦＴ部５３０には、ソース側に低濃度不純物領域５３４ａを有し、ドレイン側に低濃度不純物領域５３４ｂを有するＴＦＴが形成される。なお、低濃度不純物領域５３４ｂは、低濃度不純物領域５３４ａよりも幅が広い。また、第２のＴＦＴ部５２０には、チャネル形成領域の両側に幅の同じ低濃度不純物領域５２４ａ、５２４ｂを有するＴＦＴが作製される（図４（Ｃ）参照。）。また、配線部５４０には、端面の位置が一致している積層、即ち、第１の配線層５４１と第２の配線層５４２の積層が得られる。

さらに、シングルドレイン構造のＴＦＴも同一基板上に形成することができる。図１２にその断面図の一例を示す。なお、図１２において、図４（Ｃ）と共通な部分は同じ符号を用いて説明する。図１２は、基板５００上に第１のＴＦＴ部５３０と、第２のＴＦＴ部５２０と、第３のＴＦＴ部１５００と、配線部５４０とを形成している。シングルドレイン構造のＴＦＴを配置している第３のＴＦＴ部１５００において、第１のゲート電極層１５０４、第２のゲート電極層１５０５は、第１の配線層５４１と第２の配線層５４２の積層と同じように端面の位置が一致している積層である。また、第１のゲート電極層１５０４は、第１の配線層５４１や第１のゲート電極層５２１と同じ材料で構成され、第２のゲート電極層１５０５は、第２の配線層５４２や第２のゲート電極層５２２と同じ材料で構成される。第１のゲート電極層１５０４、第２のゲート電極層１５０５をマスクとして一導電型を有する不純物元素を添加するため、自己整合的に高濃度不純物領域１５０１ａ、１５０１ｂが形成され、高濃度不純物領域１５０１ａと高濃度不純物領域１５０１ｂとの間にチャネル形成領域１５０３が形成される。第１のＴＦＴ部や第２のＴＦＴ部に示したＴＦＴに比べ、第３のＴＦＴ部１５００に示したシングルドレイン構造のＴＦＴは高速駆動に適した構造である。このように、同一基板上に上記構造（ドレイン側がソース側よりも幅の広いＬｏｖ領域を有する構造）のトップゲート型ＴＦＴと、チャネル形成領域の両側に同じ幅のＬｏｖ領域を有する構造であるトップゲート型ＴＦＴと、シングルドレイン構造のＴＦＴとを形成することができる。

加えて、同じレジストパターンを利用して、第１のＴＦＴ部５３０と同じ構造を形成して、同一基板上に容量とＴＦＴとを形成することができる。その場合、ゲート絶縁層５０４を誘電体とし、高濃度不純物領域５３５ａ、５３５ｂと、第１のゲート電極層５３１及び第２のゲート電極層５３２とを一対の電極とする容量を形成することもできる。

また、本実施の形態は実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、アクティブマトリクス型の発光装置の構造について、図５、及び図６を用いて作製方法とともに、以下に説明する。

まず、絶縁表面を有する基板６１０上に下地絶縁膜６１１を形成する。基板６１０側を表示面として発光を取り出す場合、基板６１０としては、光透過性を有するガラス基板や石英基板を用いればよい。また、処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、基板６１０側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。ここでは基板６１０としてガラス基板を用いる。なお、ガラス基板の屈折率は１．５５前後である。

下地絶縁膜６１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として単層構造を用いた例を示すが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。

次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

ここでは、非晶質構造を有する半導体膜を結晶化させる技術として、特開平８−７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体膜を形成するものである。

以下に結晶質半導体膜の形成方法の一例を詳細に説明する。

まず、非晶質構造を有す半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布してニッケル含有層を形成する。塗布によるニッケル含有層の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。

次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、結晶構造を有す半導体膜が形成される。なお、結晶化後での半導体膜に含まれる酸素濃度は、５×１０^１８／ｃｍ^３以下とすることが望ましい。ここでは、脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。なお、必要であれば、強光を照射する前に非晶質構造を有する半導体膜に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。

このようにして得られる結晶質半導体膜には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０^１９／ｃｍ^３を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示すゲッタリング方法で当該元素を除去する。

ここで、レーザ光の照射を行う前に結晶化工程で形成される自然酸化膜を除去する。この自然酸化膜にはニッケルが高濃度に含まれているため、除去することが好ましい。

次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜に対してレーザ光を照射する。レーザ光を照射した場合、半導体膜に歪みやリッジが形成され、表面に薄い表面酸化膜（図示しない）が形成される。このレーザ光としてはパルス発振であるレーザ光源から射出される波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。また、レーザ光としては連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を用いてもよい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。

次いで、結晶質半導体膜の歪みを低減するための第１の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行い、平坦な半導体膜を得る。瞬間的に加熱する熱処理としては、強光を照射する熱処理、または加熱されたガス中に基板を投入し、数分放置した後に基板を取りだす熱処理によって加熱を行えばよい。また、この熱処理の条件によっては、歪みを低減すると同時に結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。また、この熱処理により、歪みを低減してニッケルが後のゲッタリング工程でゲッタリングされやすくなる。なお、この熱処理における温度が結晶化での温度よりも低い場合、シリコン膜が固相状態のまま、膜中にニッケルが移動することになる。

次いで、結晶質半導体膜上方に希ガス元素を含む半導体膜を形成する。希ガス元素を含む半導体膜を形成する前にエッチングストッパーとなる酸化膜（バリア層と呼ばれる）を１〜１０ｎｍの膜厚で形成してもよい。バリア層は、半導体膜の歪みを低減するための熱処理で同時に形成してもよい。

希ガス元素を含む半導体膜は、プラズマＣＶＤ法、またはスパッタ法にて形成し、膜厚１０ｎｍ〜３００ｎｍのゲッタリングサイトを形成する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。

ここではＰＣＶＤ法を用い、原料ガスとしてモノシランとアルゴンを用い、比率（モノシラン：アルゴン）を０．１：９９．９〜１：９、好ましくは、１：９９〜５：９５に制御して成膜する。また、成膜時のＲＦパワー密度は、０．００１７Ｗ／ｃｍ^２〜０．４８Ｗ／ｃｍ^２とすることが望ましい。ＲＦパワー密度は、高ければ高いほどゲッタリング効果が得られる膜質となり、加えて成膜速度が向上するため好ましい。また、成膜時の圧力は、１．３３３Ｐａ（０．０１Ｔｏｒｒ）〜１３３．３２２Ｐａ（１Ｔｏｒｒ）とすることが望ましい。圧力は、高ければ高いほど成膜速度が向上するが、圧力が高いと膜中に含まれるＡｒ濃度は減少する。また、成膜温度は３００℃〜５００℃とすることが望ましい。こうして、膜中にアルゴンを１×１０^１８／ｃｍ^３〜１×１０^２２／ｃｍ^３、好ましくは、１×１０^２０／ｃｍ^３〜１×１０^２１／ｃｍ^３の濃度で含む半導体膜をプラズマＣＶＤ法で成膜することができる。上記第２の半導体膜の成膜条件を上記範囲内で調節することで、成膜の際、バリア層に与えるダメージを低減することができ、半導体膜の膜厚のバラツキ発生や半導体膜に穴が形成されるという不良の発生を防ぐことができる。

膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成することであり、他の一つは半導体膜に歪みを与えることである。半導体膜に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。

次いで、加熱処理を行い、結晶質半導体膜中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。ゲッタリングを行う加熱処理としては、強光を照射する処理、炉を用いた熱処理、または加熱されたガスに基板を投入し、数分放置した後取りだすことによって加熱を行えばよい。ここでは、ゲッタリングを行うための第２の熱処理（半導体膜が瞬間的に４００〜１０００℃程度にまで加熱される熱処理）を窒素雰囲気にて行う。

この第２の熱処理により、金属元素が希ガス元素を含む半導体膜に移動し、バリア層で覆われた結晶質半導体膜に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。結晶質半導体膜に含まれる金属元素は、基板面と垂直な方向、且つ、希ガス元素を含む半導体膜に向かって移動する。

金属元素がゲッタリングの際に移動する距離は、結晶質半導体膜の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが結晶質半導体膜に偏析しないよう希ガス元素を含む半導体膜に移動させ、結晶質半導体膜に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０^１８／ｃｍ^３以下、望ましくは１×１０^１７／ｃｍ^３以下になるように十分ゲッタリングする。なお、希ガス元素を含む半導体膜だけでなくバリア層もゲッタリングサイトとして機能する。

次いで、バリア層をエッチングストッパーとして、希ガス元素を含む半導体膜のみを選択的に除去する。希ガス元素を含む半導体膜のみを選択的にエッチングする方法としては、ＣｌＦ_３によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラメチルアンモニウムハイドロオキサイド（化学式 （ＣＨ_３）_４ＮＯＨ）（略称ＴＭＡＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。なお、ここでのエッチングで結晶質半導体膜にピンホールが形成されるのを防止するため、オーバーエッチング時間を少なめにする。

次いで、フッ酸を含むエッチャントによりバリア層を除去する。

また、結晶質半導体膜の歪みを低減するための第１の熱処理が終わった後、Ｆなどの不純物を除去するため、フラッシュ物質を使用してフラッシングする処理を行ってもよい。例えば、ＰＣＶＤ装置を用いて、モノシランをフラッシュ物質として用い、ガス流量８〜１０ＳＬＭをチャンバーに５〜２０分間、好ましくは１０分〜１５分間導入し続けることで基板表面のフラッシングする処理（シランフラッシュとも呼ぶ）を行う。なお、１ＳＬＭは１０００ｓｃｃｍ、即ち、０．０６ｍ^３／ｈである。また、ＰＣＶＤ装置を用いれば、フラッシングする処理と希ガス元素を含む半導体膜の形成を連続的に行えるため、好ましい。

以上の工程で、良好な結晶質半導体膜を得ることができる。

結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングした後、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。

次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。

そして、半導体層を覆う絶縁膜を形成する。絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。

次いで、絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施の形態では、絶縁膜６１３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、実施の形態１に示したパターニングを行って各ゲート電極及び各配線を形成する。本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、各ゲート電極及び各配線を形成する。

なお、ここでは導電膜をＴａＮ膜とＷ膜との積層としたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。

上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望の形状に膜をエッチングすることができる。

次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ゲート電極をマスクとして全面にドーピングする第１のドーピング工程を行う。第１のドーピング工程はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０^１３ａｔｏｍｓ／ｃｍ^２とし、加速電圧を６０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。

次いで、レジストからなるマスクを形成した後、半導体にｎ型を付与する不純物元素を第１のドーピング工程よりも高濃度にドープするための第２のドーピング工程を行う。マスクは、画素部のｐチャネル型ＴＦＴを形成する半導体層のソース領域、ドレイン領域、及びそれらの周辺の領域と、画素部のｎチャネル型ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層のソース領域、ドレイン領域、及びその周辺の領域と、を保護するために設ける。

第２のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０^１５〜５×１０^１５／ｃｍ^２とし、加速電圧を５０〜１００ｋＶとして行う。なお、第２のドーピング工程における加速電圧は、第１のドーピング工程よりも低くする。

次いで、マスクを除去した後、新たにレジストからなるマスクを形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。マスクは、画素部のｎチャネル型ＴＦＴを形成する半導体層のソース領域、ドレイン領域、及びそれらの周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層のソース領域、ドレイン領域、及びそれらの周辺の領域と、を保護するために設ける。

この後、レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。

次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む絶縁膜を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む絶縁膜は、層間絶縁膜の１層目であり、酸化珪素を含んでいる。

次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる無機絶縁膜を形成する。無機絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは無機絶縁膜の膜厚は６００ｎｍ〜８００ｎｍとする。

次いで、フォトマスクを用いてレジストからなるマスクを形成し、絶縁膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。

次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極を形成する。なお、金属積層膜は、同じメタルスパッタ装置内で連続して形成する。そして、レジストからなるマスクを除去する。

以上の工程で、同一基板上にポリシリコン膜を活性層とするトップゲート型のＴＦＴ６３６、６３７、６３８、６３９が作製できる。

なお、画素部に配置されるＴＦＴ６３８は、一つのＴＦＴに複数のチャネル形成領域を有するｎチャネル型ＴＦＴである。ＴＦＴ６３８は、ダブルゲート型のＴＦＴである。また、画素部には、後に形成される発光素子と電気的に接続するＴＦＴ６３９が設けられる。ここでは、オフ電流低減のため、ＴＦＴ６３９として、ダブルゲート型のｐチャネル型ＴＦＴを示したが、特に限定されず、シングルゲート型のＴＦＴとしてもよい。

また、駆動回路部に配置されるＴＦＴ６３６は、チャネル形成領域の両側に幅の異なる２つの低濃度不純物領域（Ｌｏｖ領域とも呼ぶ）を備えたｎチャネル型ＴＦＴである。２つの低濃度不純物領域は、自己整合的にゲート電極と重なっている。また、ＴＦＴ６３７は、ソース側とドレイン側の両方に同じ幅の低濃度不純物領域（Ｌｏｖ領域）を備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部においては、ＴＦＴ６３６とＴＦＴ６３７を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることができる。

次いで、第１の電極６２３、即ち、有機発光素子の陽極（或いは陰極）を形成する。第１の電極６２３として、仕事関数の大きい材料、例えば、Ｎｉ、Ｗ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、ＩｎまたはＭｏから選ばれた元素、または前記元素を主成分とする合金材料、例えばＴｉＮ、ＴｉＳｉ_ＸＮ_Ｙ、ＷＳｉ_Ｘ、ＷＮ_Ｘ、ＷＳｉ_ＸＮ_Ｙ、ＮｂＮを用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。

具体的には第１の電極６２３として、透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。

次いで、塗布法により得られる絶縁膜（例えば、有機樹脂膜）をパターニングして、第１の電極６２３の端部を覆う絶縁物６２９（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。なお、絶縁物６２９の形成は、マスクを用いるパターニングに限定されず、感光性材料を用いて露光と現像のみで形成してもよい。

次いで、有機化合物を含む層６２４を、蒸着法または塗布法を用いて形成する。

有機化合物を含む層６２４は、積層であり、有機化合物を含む層６２４の一層としてバッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。前記無機化合物は、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化合物と、無機化合物とを含む複合材料である。

例えば、第１の電極６２３と第２の電極の間には有機化合物を含む積層（バッファ層と有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。また、有機化合物層は、例えば、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）や、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）や、α−ＮＰＤなどを用いることができる。また、有機化合物層は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることができる。第１の電極と第２の電極の間に設けられる有機化合物を含む積層は、抵抗加熱法などの蒸着法によって形成すればよい。

バッファ層の膜厚を調節することによって、第１の電極と有機化合物層との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節することによって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費電力化された発光装置を実現することができる。

次いで、第２の電極６２５、即ち、有機発光素子の陰極（或いは陽極）を形成する。第２の電極６２５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電膜（ＩＴＯなど）を用いる。

次いで、蒸着法またはスパッタ法により保護層６２６を形成する。保護層６２６は、第２の電極６２５を保護する。保護層６２６を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層６２６は設けなくともよい。

次いで、封止基板６３３をシール材６２８で貼り合わせて発光素子を封止する。即ち、発光表示装置は、表示領域の外周をシール材で囲み、一対の基板で封止される。ＴＦＴの層間絶縁膜は、基板全面に設けられているため、シール材のパターンが層間絶縁膜の外周縁よりも内側に描画された場合、シール材のパターンの外側に位置する層間絶縁膜の一部から水分や不純物が浸入する恐れがある。従って、ＴＦＴの層間絶縁膜として用いる絶縁膜の外周は、シール材のパターンの内側、好ましくは、シール材パターンと重なるようにして絶縁膜の端部をシール材が覆うようにする。なお、シール材６２８で囲まれた領域には充填材６２７を充填する。或いは、シール材６２８で囲まれた領域には乾燥した不活性ガスを充填する。

最後にＦＰＣ６３２を異方性導電膜６３１により公知の方法で端子電極と貼りつける。この段階での断面図を図５に示す。なお、端子電極は、第１の電極６２３と同じ工程で得られる透明導電膜を最上層に用いることが好ましく、ゲート配線と同時に形成された端子電極上に形成する。

また、図６は、画素部の上面図を示しており、図６中の鎖線Ｅ−Ｆで切断した断面が、図５における画素部のｐチャネル型ＴＦＴ６３９の断面構造に対応している。また、図６中の鎖線Ｍ−Ｌで切断した断面が、図５における画素部のｎチャネル型ＴＦＴ６３８の断面構造に対応している。なお、図６中の６８０で示した実線は、絶縁物６２９の周縁を示している。ただし、図６においては、第２導電層のみを図示しており、第１導電層は図示していない。

以上の工程によって、画素部と駆動回路と端子部とを同一基板上に形成することができる。

本実施の形態において、オフ電流低減のために画素部のＴＦＴをダブルゲート構造とし、駆動回路のｎチャネル型ＴＦＴに本実施の形態１のＴＦＴを用いている。

また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第１の電極６２３と第２の電極６２５とを透明導電膜で形成した場合、発光素子の光は、基板６１０及び封止基板６３３を通過して両側に取り出される。この場合、封止基板６３３や充填材６２７は透明な材料を用いることが好ましい。

また、第２の電極６２５を金属膜で形成し、第１の電極６２３を透明導電膜で形成した場合、発光素子の光は、基板６１０のみを通過して一方に取り出される構造、即ちボトムエミッション型となる。この場合、封止基板６３３や充填材６２７は透明な材料を用いなくともよい。

また、第１の電極６２３を金属膜で形成し、第２の電極６２５を透明導電膜で形成した場合、発光素子の光は、封止基板６３３のみを通過して一方に取り出される構造、即ちトップエミッション型となる。この場合、基板６１０は透明な材料を用いなくともよい。

また、第１の電極６２３及び第２の電極６２５は仕事関数を考慮して材料を選択する必要がある。但し第１の電極及び第２の電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極を陽極、第２の電極を陰極とするとよい。また、駆動用ＴＦＴの極性がＮチャネル型である場合、第１の電極を陰極、第２の電極を陽極とすると好ましい。

また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図７に示す。図７中のＴＦＴ６３８が図５のスイッチングＴＦＴ６３８に対応しており、ＴＦＴ６３９が電流制御用ＴＦＴ６３９に対応している。赤色を表示する画素は、電流制御用ＴＦＴ６３９のドレイン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７００が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。なお、７０４はソース配線、７０５はゲート配線を示している。

また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。

さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。

また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設けてもよい。

また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できる。

また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせることができる。

（実施の形態６）
また、実施の形態１では、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート配線のパターン形成に用いた例を示したが、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを層間絶縁膜のコンタクト開口形成に用いてもよい。

本実施の形態では、層間絶縁膜のコンタクト開口形成の際と、接続配線のパターン形成の際とに、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いた例を図８を用いて説明する。

実施の形態４に従って、絶縁表面を有する基板７１０上に下地絶縁膜７１８を設けた後、半導体層と、該半導体層を覆うゲート絶縁膜７１４を形成する。そして、第１導電膜と第２導電膜を積層し、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いてレジストパターンを形成し、エッチングしてゲート電極および配線を形成する。

ここでは、実施の形態４と同様に、第１のＴＦＴ部７３０に第１導電層７３１及び第２導電層７３２を形成し、第２のＴＦＴ部７２０に第１導電層７２１及び第２導電層７２２を形成する。なお、これらの電極構造は、実施の形態４に説明したのでここでは詳細な説明を省略する。

また、図８（Ａ）に示すように、配線部及びコンタクト部７４０では、上方の配線とコンタクトさせる場所は、第１導電層７４４の幅が第２導電層７４５よりも広い形状とする。こうして、上層との配線のアライメントずれが生じても第１導電層ともコンタクトさせることができる。また、コンタクトさせる箇所以外の配線においては、第１導電層７４１と第２導電層７４２との端部が一致する形状とする。

次いで、第２のＴＦＴ部７２０を覆うレジストパターンを形成した後、半導体層にｎ型を付与する不純物元素を添加する。このｎ型を付与する不純物元素の添加によって、ドレイン領域７３５ａ、ソース領域７３５ｂ、第１のＬＤＤ領域７３６ａ、第２のＬＤＤ領域７３６ｂが自己整合的に形成される。なお、ｎ型を付与する不純物元素の添加は、１回のドーピング処理で行ってもよいし、複数回に分けてドーピング処理を行ってもよい。

図８（Ａ）に示すように、第１のＬＤＤ領域７３６ａは、第２のＬＤＤ領域７３６ｂよりもチャネル長方向における幅が長い。また、第１のＬＤＤ領域７３６ａ及び第２のＬＤＤ領域７３６ｂは、ゲート絶縁膜７１４を介して第１導電層７３１と重なっている。

次いで、レジストパターンを除去した後、新たに第１のＴＦＴ部７３０を覆うレジストパターンを形成する。そして、半導体層にｐ型を付与する不純物元素を添加する。このｐ型を付与する不純物元素の添加によって、ドレイン領域７２５ａ、ソース領域７２５ｂ、第３のＬＤＤ領域７２６ａ、第４のＬＤＤ領域７２６ｂが自己整合的に形成される。

図８（Ａ）に示すように、第３のＬＤＤ領域７２６ａは、第４のＬＤＤ領域７２６ｂとチャネル長方向における幅がほぼ同じである。また、第３のＬＤＤ領域７２６ａ及び第４のＬＤＤ領域７２６ｂは、ゲート絶縁膜７１４を介して第１導電層７２１と重なっている。

また、不純物元素の添加の順序は特に限定されず、例えば、先に半導体層にｐ型を付与する不純物元素を添加した後、半導体層にｎ型を付与する不純物元素を添加してもよい。

次いで、半導体層に添加した不純物元素の活性化を行った後、層間絶縁膜７１５を形成し、その上にレジスト膜を塗布する。

次いで、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、レジスト膜の露光及び現像を行い、図８（Ａ）に示すレジストパターン７５０を形成する。このレジストパターン７５０は、下方の絶縁膜に開口を形成するためのマスクであり、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルによって、異なる深さの開口が設けられる。

次いで、レジストパターン７５０を用いてエッチングを行い、層間絶縁膜７１５及びゲート絶縁膜７１４に開口を形成する。このエッチングでは、レジストパターン７５０をエッチングしながら、層間絶縁膜７１５及びゲート絶縁膜７１４の開口形成が行われ、異なる深さの開口を形成することができる。

次いで、レジストパターンを除去する。この段階での断面図を図８（Ｂ）に示す。

次いで、第３導電層（窒化チタン膜など）と第４導電層（アルミニウム膜など）の積層を形成する。そして、パターニングを行って、接続配線の第３導電層７６１、接続配線の第４導電層７６６と、ドレイン配線の第３導電層７６２、ドレイン配線の第４導電層７６７と、ソース配線の第３導電層７６３、ソース配線の第４導電層７６８とを形成する。加えて、第２のＴＦＴ部においては、接続電極の第３導電層７６５、接続電極の第４導電層７７０とソース電極の第３導電層７６９、ソース電極の第４導電層７６４を形成する。ここでは、光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを接続電極のパターン形成に用いている。接続電極の第３導電層７６５は、接続電極の第４導電層７７０よりも平面面積が広い。

次いで、プラズマ処理を行い、第４導電層を酸化させて第４導電層の表面に酸化膜７７１を形成する。

なお、プラズマ処理により第４導電層を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ_２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理によって形成される絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜にＡｒが含まれている。

また、第４導電層にプラズマ処理を行う場合、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくいうと、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板上に形成された被処理物（ここでは、第４導電層）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。

次いで、発光素子を構成する一方の電極７７２を形成する。この電極７７２は、接続電極の第３導電層７６５と一部が重なるように配置し、ＴＦＴと電気的に接続している。電極７７２は、仕事関数の大きい材料、例えば、Ｎｉ、Ｗ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、ＩｎまたはＭｏから選ばれた元素、または前記元素を主成分とする合金材料、例えばＴｉＮ、ＴｉＳｉ_ＸＮ_Ｙ、ＷＳｉ_Ｘ、ＷＮ_Ｘ、ＷＳｉ_ＸＮ_Ｙ、ＮｂＮを用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。

次いで、発光素子を構成する一方の電極７７２の端部を覆う絶縁物７７３（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。

次いで、電極７７２上に有機化合物を含む層７７４を、蒸着法または塗布法を用いて形成する。

次いで、有機化合物を含む層７７４上に、発光素子を構成するもう一方の電極７７５を形成する。電極７７５は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電膜（ＩＴＯなど）を用いればよい。

こうして、第２のＴＦＴ部７２０には、一方の電極７７２と、有機化合物を含む層７７４と、もう一方の電極７７５とで構成される発光素子と、該発光素子と接続されるｐチャネル型ＴＦＴが形成される。発光素子に接続するＴＦＴとしては、オフ電流低減のため、同じ幅のＬＤＤ領域を有することが望ましい。

また、駆動回路のバッファ回路の一部を構成するＴＦＴとしては、第１のＴＦＴ部７３０に示すｎチャネル型ＴＦＴを配置することが望ましい。第１のＴＦＴ部７３０に示すｎチャネル型ＴＦＴは、ドレイン近傍の電界強度を緩和でき、回路の劣化を抑えることができる。加えて、第１のＴＦＴ部７３０に示すｎチャネル型ＴＦＴは、寄生容量を低減できるため、回路の消費電力を低減することができる。

また、本実施の形態は実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施の形態５と自由に組み合わせることができる。

（実施の形態７）
ここでは、図９を用いて、発光表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。

図９（Ａ）に示す図は、ＦＰＣ１２０９を４カ所の端子部１２０８に貼り付けた発光装置の上面図の一例を示している。基板１２１０上には発光素子及びＴＦＴを含む画素部１２０２と、ＴＦＴを含むゲート側駆動回路１２０３と、ＴＦＴを含むソース側駆動回路１２０１とが形成されている。ＴＦＴの活性層が結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現したＥＬ表示パネルを作製することができる。

なお、基板１２１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。

また、画素部を挟むように２カ所に設けられた接続領域１２０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。

また、封止基板１２０４は、画素部および駆動回路を囲むシール材１２０５、およびシール材に囲まれた充填材料によって基板１２１０と固定されている。また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾燥剤を配置してもよい。

また、図９（Ａ）に示した構造は、ＸＧＡクラスの比較的大きなサイズ（例えば対角４．３インチ）の発光装置で好適な例を示したが、図９（Ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。

図９（Ｂ）において、基板１３１０上に駆動ＩＣ１３０１が実装され、駆動ＩＣの先に配置された端子部１３０８にＦＰＣ１３０９を実装している。実装される駆動ＩＣ１３０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。

駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。

また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。

また、画素部１３０２と駆動ＩＣ１３０１の間に設けられた接続領域１３０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。

また、封止基板１３０４は、画素部１３０２を囲むシール材１３０５、およびシール材に囲まれた充填材料によって基板１３１０と固定されている。

また、画素部のＴＦＴの活性層として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図９（Ｂ）の構成となる。

また、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。

また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置にも本発明は、適用できる。

以上の様に、本発明を実施する、即ち実施の形態１乃至６のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。

（実施の形態８）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１０および図１１に示す。

図１０（Ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キー２１０４、シャッター２１０６等を含む。なお、図１０（Ａ）は表示部２１０２側からの図であり、撮像部は示していない。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。

図１０（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。

図１０（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。

また、図１０（Ｄ）は表示装置であり、筐体１９０１、支持台１９０２、表示部１９０３、スピーカ１９０４、ビデオ入力端子１９０５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成した薄膜トランジスタをその表示部１９０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。

また、本発明のＴＦＴを有する薄膜集積回路に加えてアンテナなどを形成することによって、非接触型薄膜集積回路装置（無線ＩＣタグ、ＲＦＩＤ（無線認証、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ばれる）として用いることもできる。また、ＩＣタグを様々な電子機器に貼り付けることにより、電子機器の流通経路などを明確にすることができる。

また、図１０（Ｅ）はパスポート１９４１に無線ＩＣタグ１９４２を付けている状態を示している。また、パスポート１９４１に無線ＩＣタグを埋め込んでもよい。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット、トラベラーズチェック（Ｔ／Ｃ）、健康保険証、住民票、戸籍謄本などに無線ＩＣタグを付けたり埋め込むことができる。この場合、本物であることを示す情報のみを無線ＩＣタグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権を設定する。これは、他の実施例で示したメモリを用いることにより実現できる。このようにタグとして利用することによって、偽造されたものと区別することが可能になる。このほかに、無線ＩＣタグをメモリとして用いることも可能である。また、無線ＩＣタグを包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に設けることにより、検品システム等のシステムの効率化を図ることができる。

また、図１１で示す携帯電話機は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できるように配置される。

表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。

本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。

本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。

以上の様に、本発明を実施する、即ち実施の形態１乃至７のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。

本発明は、同一基板上に様々な回路を形成し、各回路に最適な幅を有するＬＤＤ領域を自己整合的に形成することができる。また、ＬＤＤ領域の幅を個々の回路に応じて精密に制御することができる。各回路のＴＦＴのＬＤＤ領域の最適化を図ることによって、信頼性向上や、消費電力の低減や、高速駆動を実現できる。

例えば、幅の異なるＬＤＤ領域をチャネル形成領域の両側に有するＴＦＴや、同じ幅のＬＤＤ領域をチャネル形成領域の両側に有するＴＦＴや、ＬＤＤ領域を設けないＴＦＴなどを工程数を増やすことなく、同一基板上に形成することができる。

半導体装置の作製工程を示す断面図。（実施の形態１） 露光マスクの上面図及び光強度分布を示す図（実施の形態２） 半導体装置の作製工程を示す断面図。（実施の形態３） 半導体装置の作製工程を示す断面図。（実施の形態４） 発光装置の断面図。（実施の形態５） 画素部における上面図。（実施の形態５） 画素部における等価回路を示す図。（実施の形態５） 発光装置の断面図。（実施の形態６） モジュールの一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 半導体装置の作製工程を示す断面図。（実施の形態４）

符号の説明

１０１ 基板
１０２ 第１絶縁膜（下地絶縁膜）
１０３ 半導体層
１０４ 第２絶縁膜（ゲート絶縁膜）
１０５ａ 第１導電層
１０５ｂ 第１導電層
１０６ａ 第２導電層
１０６ｂ 第２導電層
１０７ａ レジストパターン
１０７ｂ レジストパターン
１０９ａ 一導電型の低濃度不純物領域
１０９ｂ 一導電型の低濃度不純物領域
１１０ 一導電型の高濃度不純物領域
１１１ 一導電型の高濃度不純物領域
１１２ 第３絶縁膜
１１３ 第４絶縁膜
１１４ ソース電極
１１５ ドレイン電極
２０１ ゲート電極形成用フォトマスクまたはレチクル
２０２ 遮光部
２０３ スリット部
２０４ 透光部
２０５ ゲート電極形成用フォトマスクまたはレチクル
２０６ 遮光部
２０７ スリット部
２０８ 透光部
２０９ 光強度分布
２１０ ゲート電極形成用フォトマスクまたはレチクル
２１１ 遮光部
２１２ 半透光部
２１３ 透光部
２１４ 光強度分布
３０１ 基板
３０２ 第１絶縁膜（下地絶縁膜）
３０３ 半導体層
３０４ 第２絶縁膜（ゲート絶縁膜）
３０５ａ 第１導電層
３０５ｂ 第１導電層
３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ 第２導電層
３０７ａ、３０７ｂ、３０７ｃ、３０７ｄ レジストパターン
４００ 露光マスク
４０１ 遮光部
４０２ 半透膜が設けられた部分
４０３ａ 非露光領域
４０３ｂ 露光領域
５００ 基板
５０２ 半導体層
５０３ 半導体層
５０４ ゲート絶縁層
５０５ 第１の導電膜
５０６ 第２の導電膜
５０８ 絶縁層
５２０ 第２のＴＦＴ部
５２１ 第１のゲート電極層
５２２ 第２のゲート電極層
５２３ レジストパターン
５２４ａ 低濃度不純物領域
５２４ｂ 低濃度不純物領域
５２５ａ 高濃度不純物領域
５２５ｂ 高濃度不純物領域
５２９ レジストパターン
５３０ 第１のＴＦＴ部
５３１ 第１のゲート電極層
５３２ 第２のゲート電極層
５３３ レジストパターン
５３４ａ 低濃度不純物領域
５３４ｂ 低濃度不純物領域
５３５ａ 高濃度不純物領域
５３５ｂ 高濃度不純物領域
５３９ レジストパターン
５４０ 配線部
５４１ 第１の配線層
５４２ 第２の配線層
５４３ レジストパターン
５４９ レジストパターン
６１０ 基板
６１１ 下地絶縁膜
６２３ 第１の電極
６２４ 有機化合物を含む層
６２５ 第２の電極
６２６ 保護層
６２７ 充填材
６２８ シール材
６２９ 絶縁物
６３１ 異方性導電膜
６３２ ＦＰＣ
６３３ 封止基板
６３６ ｎチャネル型ＴＦＴ
６３７ ｐチャネル型ＴＦＴ
６３８ ｎチャネル型ＴＦＴ
６３９ ｐチャネル型ＴＦＴ
６８０ 周縁
７００ カソード側電源線
７０３Ｒ 赤色を発光するＯＬＥＤ
７０３Ｇ 緑色を発光するＯＬＥＤ
７０３Ｂ 青色を発光するＯＬＥＤ
７０４ ソース配線
７０５ ゲート配線
７０６Ｒ アノード側電源線
７０６Ｇ アノード側電源線
７０６Ｂ アノード側電源線
７１０ 基板
７１８ 下地絶縁膜
７２０ 第２のＴＦＴ部
７２１ 第１導電層
７２２ 第２導電層
７２５ａ ドレイン領域
７２５ｂ ソース領域
７２６ａ 第３のＬＤＤ領域
７２６ｂ 第４のＬＤＤ領域
７３０ 第１のＴＦＴ部
７３１ 第１導電層
７３２ 第２導電層
７３５ａ ドレイン領域
７３５ｂ ソース領域
７３６ａ 第１のＬＤＤ領域
７３６ｂ 第２のＬＤＤ領域
７４０ 配線部及びコンタクト部
７４１ 第１導電層
７４２ 第２導電層
７４４ 第１導電層
７４５ 第２導電層
７５０ レジストパターン
７６１ 接続配線の第３導電層
７６２ ドレイン配線の第３導電層
７６３ ソース配線の第３導電層
７６４ ソース電極の第４導電層
７６５ 接続電極の第３導電層
７６６ 接続配線の第４導電層
７６７ ドレイン配線の第４導電層
７６８ ソース配線の第４導電層
７６９ ソース電極の第３導電層
７７０ 接続電極の第４導電層
７７１ 酸化膜
７７２ 発光素子を構成する一方の電極
７７３ 絶縁物
７７４ 有機化合物を含む層
７７５ 発光素子を構成するもう一方の電極
９００ 携帯電話機
９０１ 本体（Ａ）
９０２ 本体（Ｂ）
９０３ 筐体
９０４ 操作スイッチ類
９０５ マイクロフォン
９０６ スピーカ
９０７ 回路基板
９０８ 表示パネル（Ａ）
９０９ 表示パネル（Ｂ）
９１０ 蝶番
１２０１ ソース側駆動回路
１２０２ 画素部
１２０３ ゲート側駆動回路
１２０４ 封止基板
１２０５ シール材
１２０７ 接続領域
１２０８ 端子部
１２０９ ＦＰＣ
１２１０ 基板
１３０１ 駆動ＩＣ
１３０２ 画素部
１３０４ 封止基板
１３０５ シール材
１３０７ 接続領域
１３０８ 端子部
１３０９ ＦＰＣ
１３１０ 基板
１５００ 第２のＴＦＴ部
１９０１ 筐体
１９０２ 支持台
１９０３ 表示部
１９０４ スピーカ
１９０５ ビデオ入力端子
１９４１ パスポート
１９４２ 無線ＩＣタグ
２１０１ 本体
２１０２ 表示部
２１０４ 操作キー
２１０６ シャッター
２２０１ 本体
２２０２ 筐体
２２０３ 表示部
２２０４ キーボード
２２０５ 外部接続ポート
２２０６ ポインティングマウス
２４０１ 本体
２４０２ 筐体
２４０３ 表示部Ａ
２４０４ 表示部Ｂ
２４０５ 記録媒体読込部
２４０６ 操作キー
２４０７ スピーカー部

Claims (16)

1. 絶縁表面を有する基板上に半導体層と、
   前記半導体層上にゲート絶縁層と、
   前記ゲート絶縁層上にゲート電極とを有し、前記ゲート電極は第１の導電層と第２の導電層を含み、前記第２の導電層は前記第１の導電層上に形成され、
   前記半導体層は、ソース領域と、ドレイン領域と、チャネル形成領域と、前記チャネル形成領域と前記ソース領域との間に配置される第１の不純物領域と、前記チャネル形成領域と前記ドレイン領域との間に配置される第２の不純物領域とを含み、
   前記第１の導電層は、前記チャネル形成領域、前記第１の不純物領域及び前記第２の不純物領域と重なり、
   前記第２の導電層は、前記チャネル形成領域と重なり、
   前記第２の不純物領域の幅は、前記第１の不純物領域の幅より広く、
   前記第１の導電層の幅は前記第２の導電層の幅よりも広いことを特徴とする半導体装置。
2. 請求項１において、前記第１の不純物領域と前記第２の不純物領域は、ソース領域及びドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴とする半導体装置。
3. 請求項１または請求項２において、前記第１の導電層と前記第２の導電層は、異なる材料であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、前記第１の導電層の膜厚は、前記第２の導電層よりも薄いことを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、前記第１の導電層の幅は、前記第１の不純物領域、前記チャネル形成領域及び前記第２の不純物領域の幅の合計と等しいことを特徴とする半導体装置。
6. 同一基板上に第１の半導体層を有する第１の薄膜トランジスタと、第２の半導体層を有する第２の薄膜トランジスタとを有する半導体装置であり、
   絶縁表面を有する基板上に前記第１の半導体層及び前記第２の半導体層と、
   前記第１の半導体層及び第２の半導体層上にゲート絶縁層と、
   前記第１の半導体層上に前記ゲート絶縁層を介して第１のゲート電極を有し、前記第１のゲート電極は第１の導電層と第２の導電層を含み、前記第２の導電層は前記第１の導電層上に形成され、
   前記第２の半導体層上に前記ゲート絶縁層を介して第２のゲート電極とを有し、前記第２のゲート電極は第３の導電層と第４の導電層を含み、前記第４の導電層は前記第３の導電層上に形成され、
   前記第１の半導体層は、第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域と、前記第１のチャネル形成領域の両側に幅の異なる第１の不純物領域とを含み、
   前記第１のチャネル形成領域は、前記ゲート絶縁層を介して前記第１のゲート電極と重なり、
   前記第１の導電層は、前記第１のチャネル形成領域及び前記第１の不純物領域と重なり、
   前記第２の導電層は、前記第１のチャネル形成領域と重なり、
   前記第２の半導体層は、第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域と、該第２のチャネル形成領域の両側に幅が同じ第２の不純物領域とを含み、
   前記第２のチャネル形成領域は、前記ゲート絶縁層を介して前記第２のゲート電極と重なっており、
   前記第３の導電層は前記第２のチャネル形成領域と前記第２の不純物領域と重なっており、
   前記第４の導電層は、前記第２のチャネル形成領域と重なっていることを特徴とする半導体装置。
7. 請求項６において、前記第１の不純物領域は、前記ソース領域及び前記ドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴とする半導体装置。
8. 請求項６または請求項７において、前記第１の不純物領域は、前記第２の不純物領域と同じ濃度でｎ型またはｐ型の不純物元素を含むことを特徴とする半導体装置。
9. 請求項６乃至８のいずれか一において、前記第１の薄膜トランジスタは駆動回路に含まれることを特徴とする半導体装置。
10. 請求項６乃至９のいずれか一において、前記第２の薄膜トランジスタは画素回路に含まれることを特徴とする半導体装置。
11. 請求項６乃至１０のいずれか一において、前記第１の導電層の幅は、前記第２の導電層の幅よりも広いことを特徴とする半導体装置。
12. 請求項６乃至１１のいずれか一において、前記第３の導電層の幅は、前記第４の導電層の幅よりも広いことを特徴とする半導体装置。
13. 半導体層上に絶縁膜を形成し、
    前記絶縁膜上に導電膜を形成し、
    前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するレジストパターンを形成し、
    前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するゲート電極を形成し、
    前記ゲート電極をマスクとして前記半導体層に不純物元素を注入して、前記半導体層にソース領域及びドレイン領域を形成し、
    前記ゲート電極の膜厚の厚い領域をマスクとして前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第１の不純物領域及び第２の不純物領域とを形成し、
    前記第１の不純物領域の幅は、第２の不純物領域の幅より広いことを特徴とする半導体装置の作製方法。
14. 請求項１３において、前記第１の不純物領域と前記第２の不純物領域は、前記ソース領域及び前記ドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴とする半導体装置の作製方法。
15. 半導体層上に絶縁膜を形成し、
    前記絶縁膜上に導電膜を形成し、
    前記導電膜上に、回折格子パターン、或いは半透部を有するフォトマスク又はレチクルを用いて、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するレジストパターンを形成し、
    前記導電膜のエッチングを選択的に行って、膜厚の厚い領域と、該領域より膜厚の薄い領域を両側側部に有するゲート電極を形成し、
    前記ゲート電極をマスクとして前記半導体層に不純物元素を注入して、前記半導体層のうちチャネル形成領域の両側にソース領域及びドレイン領域と、前記ゲート電極の膜厚の薄い領域を通過させて前記半導体層のうち膜厚の薄い前記ゲート電極と重なる領域に第１の不純物領域及び第２の不純物領域とを形成し、
    前記第１の不純物領域の幅は、前記第２の不純物領域の幅より広いことを特徴とする半導体装置の作製方法。
16. 請求項１５において、前記第１の不純物領域と前記第２の不純物領域は、前記ソース領域及び前記ドレイン領域よりも低い濃度でｎ型またはｐ型の不純物元素を含むことを特徴とする半導体装置の作製方法。

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