JP2006338139A - 基準クロック生成回路、電源回路、駆動回路及び電気光学装置 - Google Patents

Abstract

【課題】 簡素な構成で、起動期間における消費電力を低減できる基準クロック生成回路、電源回路、駆動回路及び電気光学装置を提供する。
【解決手段】 電圧を昇圧又は降圧するチャージポンプ動作の基準クロックを生成するための基準クロック生成回路１００は、第１〜第ｎ（ｎは２以上の整数）の周波数のうちの１つの周波数を有する基準クロックを発生するクロック発生回路１１０と、ウェイト時間に対応した設定値が設定されるウェイト時間設定レジスタ１２０と、第１〜第ｎの周波数のいずれかに対応する設定値が設定される周波数設定レジスタ１３０とを含む。クロック発生回路１１０が、チャージポンプ動作の開始後ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。
【選択図】 図６

Description

本発明は、基準クロック生成回路、電源回路、駆動回路及び電気光学装置に関する。

液晶表示パネルのような電気光学装置を駆動する場合、電気光学素子の材料や駆動方法に依存して多様な電源電圧を生成する必要がある。このような多様な電源電圧は、電源回路によって生成される。電源回路は、システム電源に対して昇圧や降圧を行って電源電圧を生成する。

電源回路は、チャージポンプ動作によって昇圧や降圧を行うチャージポンプ回路を含むことができる。チャージポンプ回路は、スイッチ素子を用いたチャージポンプ動作によって、正方向若しくは負方向に昇圧又は降圧した電圧を高効率で、かつ低消費電力で生成することができる。このチャージポンプ回路には、スイッチ素子を制御するためのスイッチ制御信号（基準クロック、昇圧クロック、降圧クロック）が必要とされる。一般に、このスイッチ制御信号の周波数は可変であり、チャージポンプ回路は、スイッチ制御信号の周波数を高くするほどその出力能力を高めることができるが、その消費電力を増加させてしまう。

このようなチャージポンプ回路を含む電源回路について、例えば引用文献１には、電源投入後の立ち上がりが早く、且つ高効率で低消費電力化を図る技術が開示されている。
特開２００３−１０２１６５号公報

特許文献１に開示された技術は、システム電源投入当初の起動期間とその後の動作期間とで、スイッチ制御信号を生成するコントローラへの電圧の供給元を、例えばシリーズレギュレータからチャージポンプ回路に切り換えるものである。

一般的に、チャージポンプ回路を含む電源回路の仕様では、電源投入後の起動期間が、負荷や製造ばらつき等を考慮して実際より長い期間に定められている。この起動期間では、電源回路の出力能力が必要となるが、その後の動作期間においても、起動期間におけるスイッチ制御信号の周波数のままチャージポンプ回路を動作させてしまうと、無駄に電力を消費させてしまう。これは、バッテリ駆動の電子機器に電源回路が搭載されたときに、バッテリの寿命を短くしてしまう。

また、その後の動作期間では電源回路の出力能力がそれ程必要ではない場合、ユーザは、起動期間では、仕様で定められた期間を考慮してスイッチ制御信号の周波数を設定した上で、動作期間では、スイッチ制御信号の周波数をより低い周波数に再設定する必要がある。従って、スイッチ制御信号を制御するためにユーザ等が用意するファームウェアの容量が増加してしまう。

更に、スイッチ制御信号の周波数をユーザに設定させた場合、電源回路の実際の起動時間が不明となり、不具合が発生したときの原因が、ユーザの設定に起因するものか電源回路自体に起因するものかの判断が困難となる場合もある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、簡素な構成で、起動期間における消費電力を低減できる基準クロック生成回路、電源回路、駆動回路及び電気光学装置を提供することにある。

上記課題を解決するために本発明は、
電圧を昇圧又は降圧するチャージポンプ動作の基準クロックを生成するための基準クロック生成回路であって、
第１〜第ｎ（ｎは２以上の整数）の周波数のうちの１つの周波数を有する基準クロックを発生するクロック発生回路と、
ウェイト時間に対応した設定値が設定されるウェイト時間設定レジスタと、
前記第１〜第ｎの周波数のいずれかに対応する設定値が設定される周波数設定レジスタとを含み、
前記クロック発生回路が、
前記チャージポンプ動作の開始後前記ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、
前記起動期間後の動作期間では、前記周波数設定レジスタの設定値に対応した周波数の基準クロックを発生する基準クロック生成回路に関係する。

また本発明に係る基準クロック生成回路では、
前記クロック発生回路が、
入力クロックを分周して、互いに周波数が異なる前記第１〜第ｎの周波数を有する第１〜第ｎの分周クロックを生成する分周回路と、
前記第１〜第ｎの分周クロックの１つを前記基準クロックとして選択して出力する選択回路とを含み、
前記選択回路が、
前記起動期間では、前記予め決められた周波数の基準クロックとして第ｋ（１≦ｋ≦ｎ、ｋは整数）の分周クロックを出力すると共に、
前記動作期間では、前記周波数設定レジスタの設定値に対応した周波数の基準クロックとして第ｊ（１≦ｊ≦ｎ、ｊはｋを除く整数）の分周クロックを出力することができる。

これらの発明によれば、起動期間と該起動期間後の動作期間において、周波数設定レジスタの設定値にかかわらず基準クロックの周波数を異ならせることができる。そのため、起動期間の出力能力と動作期間の出力能力とを、周波数設定レジスタの設定値にかかわらず異ならせることができるようになる。従って、起動期間では、設計上最低限の周波数の基準クロックを発生させることができ、ユーザは、負荷に応じた基準クロックの周波数を周波数設定レジスタに設定するだけで済むようになり、無駄に基準クロックの周波数を上げる必要がなくなる。そのため、電源回路の出力能力を維持したまま、低消費電力化を図ることができるようになる。

また本発明に係る基準クロック生成回路では、
前記第ｋの分周クロックの周波数は、前記第ｊの分周クロックの周波数より高くてもよい。

本発明によれば、起動期間の出力能力を、動作期間の出力能力より高めることができる上、動作期間における電源回路の消費電力を削減できる。

また本発明は、
入力電圧を昇圧又は降圧するための電源回路であって、
上記のいずれか記載の基準クロック生成回路と、
前記基準クロック生成回路によって生成された基準クロックに基づいてスイッチ制御される１又は複数のスイッチ素子とを含み、
前記１又は複数のスイッチ素子に接続されるコンデンサを用いたチャージポンプ動作により前記入力電圧を昇圧又は降圧する電源回路に関係する。

本発明によれば、チャージポンプ動作により出力電圧を所定の電圧に上昇させる必要がある起動期間の出力能力を、動作期間の出力能力より高めることができる上に、電源回路の低消費電力化を図ることができる。

また本発明は、
複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
上記記載の電源回路と、
階調データに対応して、前記電源回路からの電圧に基づいて生成された電圧を前記データ線に供給するための出力バッファとを含む駆動回路に関係する。

また本発明に係る駆動回路では、
前記複数の走査線の各走査線単位で指定されるパーシャル表示領域を設定するためのパーシャル表示期間設定レジスタを含み、
前記基準クロック生成回路が、
前記動作期間のうちパーシャル表示領域の走査期間では、第ｐ（１≦ｐ≦ｎ、ｐは整数）の周波数を有するクロックを前記基準クロックとして出力し、
前記動作期間のうちパーシャル非表示領域の走査期間では、第ｑ（１≦ｑ≦ｎ、ｑはｐを除く整数）の周波数を有するクロックを前記基準クロックとして出力し、
前記第ｐの周波数が、前記第ｑの周波数より高くてもよい。

また本発明に係る駆動回路では、
１水平走査期間内のデータ線の駆動期間を指定するためのデータ線駆動期間設定レジスタと、
１水平走査期間内の走査線の選択期間を指定するための走査線選択期間設定レジスタとを含み、
前記基準クロック生成回路が、
前記動作期間のうち、前記データ線駆動期間設定レジスタ及び前記走査線選択期間設定レジスタに基づいて決定される１水平走査期間内の表示期間では、第ｒ（１≦ｒ≦ｎ、ｒは整数）の周波数を有するクロックを前記基準クロックとして出力し、
前記動作期間のうち、当該１水平走査期間内のブランキング期間では、第ｓ（１≦ｓ≦ｎ、ｓはｒを除く整数）の周波数を有するクロックを前記基準クロックとして出力し、
前記第ｒの周波数が、前記第ｓの周波数より高くてもよい。

また本発明に係る駆動回路では、
前記ブランキング期間における前記基準クロックの周波数を復帰させる時間に対応した設定値が設定される基準クロック復帰設定レジスタを含み、
前記ブランキング期間において、前記基準クロック復帰時間設定レジスタの設定値に対応した時間が経過したとき、前記基準クロック生成回路が、前記第ｒの周波数を有するクロックを前記基準クロックとして出力することができる。

上記のいずれかの発明によれば、表示画像の劣化を防止し、且つ低消費電力化を図る駆動回路を提供できる。

また本発明は、
複数の走査線と、
複数のデータ線と、
複数の画素電極と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のデータ線を駆動する上記のいずれか記載の駆動回路とを電気光学装置に関係する。

本発明によれば、表示画像の劣化を防止し、且つ低消費電力化を図る駆動回路を含む電気光学装置を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電気光学装置
図１に、本実施形態の電気光学装置を含む表示装置の構成例のブロック図を示す。図１の表示装置は、本実施形態の演算増幅器を適用した駆動回路（図１ではデータ線駆動回路）を含み、液晶装置としての機能を実現する。本実施形態の電気光学装置は、液晶パネルとしての機能を実現する。

液晶装置５１０（広義には表示装置）は、液晶パネル（広義には表示パネル）５１２、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで液晶パネル５１２は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、走査線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極は走査線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はデータ線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。

データ線駆動回路５２０は、階調データに基づいて液晶パネル５１２のデータ線Ｓ_１〜Ｓ_Ｎを駆動する。一方、走査線駆動回路５３０は、液晶パネル５１２の走査線Ｇ_１〜Ｇ_Ｍを順次走査駆動する。

コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。

より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。

電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。

図２に、本実施形態の表示装置の他の構成例のブロック図を示す。なお図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。

図２の液晶装置５６０では、画素形成領域５６２に上記のように画素が形成されるアクティブマトリクス基板５６４に、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２が形成される。なお、アクティブマトリクス基板５６４に形成される回路ブロックは、図２のデータ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２のうち少なくとも１つが省略されていてもよい。或いは図２のアクティブマトリクス基板５６４に、更にコントローラ５４０を形成してもよい。

１．１ データ線駆動回路
図３に、図１又は図２のデータ線駆動回路５２０の構成例を示す。図３では、電源回路５４２がデータ線駆動回路５２０に内蔵される場合の構成例を示している。

データ線駆動回路５２０（広義には、駆動回路）は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ５２９（演算増幅器）を含む。

シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。

データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。

ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。

階調電圧発生回路５２７は、電源回路５４２からの電源電圧を抵抗分割して複数の階調電圧を発生する。階調電圧発生回路５２７が発生した複数の階調電圧は、ＤＡＣ５２８に供給される。

ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの階調データに基づいて、階調電圧発生回路５２７からの複数の階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。

出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣ_１〜ＯＰＣ_Ｎを含み、これらの各演算増幅器が、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。

なお、図３では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ５２９を介してデータ線に出力する構成にしてもよい。

１．２ 走査線駆動回路
図４に、図１又は図２の走査線駆動回路５３０の構成例を示す。

走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

２． 電源回路、基準クロック生成回路
図５に、電源回路５４２の構成例のブロック図を示す。図５では、高電位側電圧ＶＤと低電位側電圧ＶＳとの間の電圧（入力電圧）を昇圧する例を示しているが、該電圧を降圧してもよい。

電源回路５４２は、基準クロック生成回路１００、チャージポンプ回路２００を含むことができる。基準クロック生成回路１００は、チャージポンプ回路２００のチャージポンプ動作の基準クロックＣＫを生成する。チャージポンプ回路２００は、チャージポンプ動作を行うための１又は複数のスイッチ素子を含む。チャージポンプ回路２００の１又は複数のスイッチ素子は、基準クロックＣＫによりスイッチ制御（オンオフ制御）される。

チャージポンプ回路２００は、電源回路５４２の外部に接続されるフライングコンデンサＦＣに電荷を充電するチャージ動作、安定化用コンデンサＳＣに電荷を充電するポンピング動作を、基準クロックＣＫに同期して行う。フライングコンデンサＦＣは、チャージポンプ回路２００のスイッチ素子のいずれかの両端に接続される。安定化用コンデンサＳＣは、チャージポンプ回路２００の出力と、システム接地電源電圧が供給されるシステム接地電源線との間に接続される。

以下では、チャージポンプ回路２００が、説明の便宜上、２倍昇圧のチャージポンプ動作を行うものとして説明するが、本実施形態が昇圧倍率に限定されるものではない。

基準クロック生成回路１００は、クロック発生回路１１０、ウェイト時間設定レジスタ１２０、周波数設定レジスタ１３０を含む。

クロック発生回路１１０は、第１〜第ｎ（ｎは２以上の整数）の周波数のうちの１つの周波数を有する基準クロックＣＫを発生する。ウェイト時間設定レジスタ１２０には、ウェイト時間に対応した設定値が設定される。また周波数設定レジスタ１３０には、第１〜第ｎの周波数のいずれかに対応する設定値が設定される。ウェイト時間設定レジスタ１２０及び周波数設定レジスタ１３０の設定値は、コントローラ５４０又は図示しないホストによって設定される。そして、クロック発生回路１１０が、チャージポンプ動作の開始後、ウェイト時間が経過するまでの起動期間では、周波数設定レジスタ１３０の設定値にかかわらず予め決められた周波数の基準クロックを発生すると共に、起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックを発生する。

このような電源回路５４２は、更に発振回路３００を含むことができる。発振回路３００は、水晶発振器を含み、該水晶発振器からの発振出力を入力クロックＣＬＫｉｎとして基準クロック生成回路１００に対して供給できる。この場合、クロック発生回路１１０は、入力クロックＣＬＫｉｎに基づいて基準クロックＣＫを生成する。

図６に、図５の基準クロック生成回路１００の構成例のブロック図を示す。なお図６において、図５と同一部分には同一符号を付し、適宜説明を省略する。

クロック発生回路１１０は、分周回路１１２、選択回路１１４を含む。分周回路１１２は、入力クロックＣＬＫｉｎを分周して、互いに周波数が異なる第１〜第ｎの周波数を有する第１〜第ｎの分周クロックＣＫ_１〜ＣＫ_ｎを生成する。選択回路１１４は、選択制御信号ＳＣＯに基づいて、第１〜第ｎの分周クロックＣＫ_１〜ＣＫ_ｎの１つを基準クロックＣＫとして選択して出力する。このとき選択回路１１４は、チャージポンプ動作の開始後ウェイト時間設定レジスタ１２０の設定値に対応したウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックＣＫとして第ｋ（１≦ｋ≦ｎ、ｋは整数）の分周クロックＣＫ_ｋを出力すると共に、該起動期間後の動作期間では、周波数設定レジスタ１３０の設定値に対応した周波数の基準クロックＣＫとして第ｊ（１≦ｊ≦ｎ、ｊはｋを除く整数）の分周クロックＣＫ_ｊを出力する。なお、チャージポンプ動作の開始タイミングは、初期化信号ＲＥＳがアクティブ状態から非アクティブ状態に変化したタイミングであり、このタイミング後、基準クロックＣＫがスイッチ制御信号として変化し始める。

また図６において、第ｋの分周クロックＣＫ_ｋの周波数は、第ｊの分周クロックＣＫ_ｊの周波数より高い。従って、起動期間における基準クロックＣＫの周波数が、動作期間における基準クロックＣＫの周波数より高くなる。即ち、起動期間の出力能力を、動作期間の出力能力より高めることができる上、動作期間における電源回路５４２の消費電力を削減できる。

このような基準クロック生成回路１００は、更に、カウンタ１４０、比較器１４２、切換回路１４４を含むことができる。カウンタ１４０のカウント値は、初期化信号ＲＥＳがアクティブ期間のとき初期化される。そして初期化信号ＲＥＳが非アクティブの期間において、カウンタ１４０は入力クロックＣＬＫｉｎのクロック数をカウントする。比較器１４２は、カウンタ１４０のカウント値とウェイト時間設定レジスタ１２０の設定値とを比較し、両方の値が一致したとき切換制御信号Ｃｒｅｓをアクティブに変化させる。切換回路１４４は、起動期間用選択制御信号ＳＣｉｎｔ又は周波数設定レジスタ１３０の設定値に対応した動作期間用選択制御信号ＳＣｓｅｔのいずれかを、切換制御信号Ｃｒｅｓに基づいて選択制御信号ＳＣＯとして選択出力する。ここで、起動期間用選択制御信号ＳＣｉｎｔは、基準クロックＣＫとして第ｋの分周クロックＣＫ_ｋを出力するための信号である。

図７に、図６の基準クロック生成回路１００の動作例のタイミングを示す。

初期化信号ＲＥＳがアクティブ状態から非アクティブ状態に変化するタイミング（ＴＭ１）で、起動期間が開始される。起動期間では、切換制御信号Ｃｒｅｓが非アクティブである。そのため切換回路１４４は、起動期間用選択制御信号ＳＣｉｎｔを選択制御信号ＳＣＯとして出力する。従って、選択回路１１４は、第１〜第ｎの分周クロックＣＫ_１〜ＣＫ_ｎのうち第ｋの分周クロックＣＫ_ｋを基準クロックＣＫとして出力する。

その後、カウンタ１４０のカウント値がウェイト時間設定レジスタ１２０の設定値と一致したことが比較器１４２によって検出されると、切換制御信号Ｃｒｅｓがアクティブ状態となって、動作期間が開始される。そのため切換回路１４４は、動作期間用選択制御信号ＳＣｓｅｔを選択制御信号ＳＣＯとして出力する。従って、選択回路１１４は、第１〜第ｎの分周クロックＣＫ_１〜ＣＫ_ｎのうち第ｊの分周クロックＣＫ_ｊを基準クロックＣＫとして出力する。

図８に、チャージポンプ回路２００の構成例の回路図を示す。

チャージポンプ回路２００は、高電位側電圧ＶＤが供給される高電位側電源線と低電位側電圧ＶＳが供給される低電位側電源線との間に、直列に接続されたＮ型の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）（広義にはスイッチ素子。以下同様）ＱＮ１と、Ｐ型のトランジスタＱＰ１とを含む。更にチャージポンプ回路２００は、高電位側電源線と、出力電圧Ｖｏｕｔが出力される出力電源線との間に、直列に接続されたＰ型のトランジスタＱＰ２、ＱＰ３を含む。

電源回路５４２は、出力電圧出力端子ＴＰ１、フライングコンデンサ接続端子ＴＰ２、ＴＰ３を含む。出力電圧出力端子ＴＰ１には、出力電源線が電気的に接続される。フライングコンデンサ接続端子ＴＰ２には、トランジスタＱＰ２、ＱＰ３の接続ノードが電気的に接続される。フライングコンデンサ接続端子ＴＰ３には、トランジスタＱＰ１、ＱＮ１の接続ノードが電気的に接続される。出力電圧出力端子ＴＰ１と、低電位側電圧を同電位のシステム接地電源線との間に、電源回路５４２の外部で安定化用コンデンサＳＣが接続される。フライングコンデンサ接続端子ＴＰ２、ＴＰ３の間に、電源回路５４２の外部でフライングコンデンサＦＣが接続される。

図８において、トランジスタＱＮ１、ＱＰ１〜ＱＰ３は、基準クロックＣＫに基づいてゲート制御される。即ち、スイッチ素子としてのトランジスタＱＮ１、ＱＰ１〜ＱＰ３は、基準クロックＣＫに基づいてスイッチ制御される。

基準クロックＣＫは、トランジスタＱＮ１、ＱＰ１、ＱＰ３のゲートに供給される。基準クロックＣＫのインバータ出力は、トランジスタＱＰ２のゲートに供給される。即ち、基準クロックＣＫに基づいて、図９に示すチャージポンプ動作用クロックＣＫ１Ｎ、ＣＫ１Ｐが生成され、各トランジスタのゲートに供給される。なお実際には、直列に接続される２つのトランジスタのドレイン電流が貫通を防止するため、ゲート信号の立ち上がりタイミング及び立ち下がりタイミングが重複しないように各ゲート信号が生成される。

このようなチャージポンプ回路２００では、チャージポンプ動作用クロックＣＫ１ＮがＨレベルでチャージポンプ動作用クロックＣＫ１ＰがＬレベルのフェーズＰＨ１では、トランジスタＱＮ１、ＱＰ２がオン、トランジスタＱＰ１、ＱＰ３がオフとなる。そのため、フライングコンデンサＦＣの一端には低電位側電圧ＶＳが供給され、フライングコンデンサＦＣの他端には高電位側電圧ＶＤが供給される。次に、チャージポンプ動作用クロックＣＫ１ＮがＬレベルでチャージポンプ動作用クロックＣＫ１ＰがＨレベルのフェーズＰＨ２では、トランジスタＱＮ１、ＱＰ２がオフ、トランジスタＱＰ１、ＱＰ３がオンとなる。そのため、フライングコンデンサＦＣの一端には高電位側電圧ＶＤが供給され、フライングコンデンサＦＣの他端は高電位側電圧ＶＤの２倍の電圧となる。フライングコンデンサＦＣの他端の電圧は、トランジスタＱＰ３を介して出力電源線の電圧となり、安定化用コンデンサＳＣの一端に電荷が充電され、出力電源線の電圧が保持されることになる。

図１０に、本実施形態の動作説明図を示す。

上述にように、起動時間では、第ｋの分周クロックＣＫ_ｋが基準クロックＣＫとして出力され、動作期間では第ｊの分周クロックＣＫ_ｊが基準クロックＣＫとして出力される。そして、第ｋの分周クロックＣＫ_ｋの周波数は、第ｊの分周クロックＣＫ_ｊの周波数より高くなる。従って、出力電圧Ｖｏｕｔを所定の電圧に上昇させる必要がある起動期間の出力能力を、動作期間の出力能力より高めることができる。そして動作期間では、電源回路５４２の消費電力を削減できる。

以上のように、本実施形態によれば、起動期間と該起動期間後の動作期間において、周波数設定レジスタの設定値にかかわらず基準クロックの周波数を異ならせることができる。そのため、起動期間の出力能力と動作期間の出力能力とを、周波数設定レジスタの設定値にかかわらず異ならせることができるようになる。従って、起動期間では、設計上最低限の周波数の基準クロックを発生させることができ、ユーザは、負荷に応じた基準クロックの周波数を周波数設定レジスタに設定するだけで済むようになり、無駄に基準クロックの周波数を上げる必要がなくなる。そのため、電源回路の出力能力を維持したまま、低消費電力化を図ることができるようになる。

更に、上述のように起動期間の基準クロックの周波数を、動作期間の基準クロックの周波数より高くすることで、出力電圧Ｖｏｕｔを所定の電圧に上昇させる必要がある起動期間の出力能力を、動作期間の出力能力より高めることができる。そして動作期間では、電源回路の消費電力を削減できる。

また、動作期間では電源回路の出力能力がそれ程必要ではない場合、ユーザは、起動期間では、仕様で定められた期間を考慮して基準クロックの周波数を設定した上で、動作期間では、基準クロックの周波数をより低い周波数に再設定する必要がなくなる。そのため、基準クロックを制御するためにユーザ等が用意するファームウェアの容量を削減できるようになる。

更に、基準クロックの周波数をユーザに設定させた場合、電源回路の実際の起動時間が明確となり、不具合が発生したときの原因が、ユーザの設定に起因するものか電源回路自体に起因するものかの判断が困難となる場合を回避できるようになる。

２．１ 変形例
本実施形態では、起動期間と動作期間に区分し、起動期間ではレジスタの設定値にかかわらず所定の周波数の基準クロックを出力させ、動作期間ではレジスタの設定値に対応した周波数の基準クロックを出力させていた。これに対して、本実施形態の変形例では、動作期間において、更に基準クロックの周波数を変更できるようにし、チャージポンプ回路の出力能力の低下に起因した画質の劣化を防止し、且つ低消費電力化を図る。

図１１に、本実施形態の変形例における電源回路の構成例のブロック図を示す。なお図１１において、図５と同一部分には同一符号を付し、適宜説明を省略する。

本変形例における電源回路が、図５の電源回路と異なる点は、基準クロック生成回路に、データ線駆動回路５２０の駆動タイミングを規定する各種レジスタの設定値が供給される点である。従って、本変形例では、基準クロック生成回路４００が、データ線駆動回路５２０の駆動タイミングに応じて、基準クロックＣＫの周波数を変更できる。

例えば、データ線駆動回路５２０は、その制御レジスタとして、パーシャル表示期間設定レジスタ４５０、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、基準クロック復帰時間設定レジスタ４５６を含むことができる。データ線駆動期間設定レジスタ４５２及び走査線選択期間設定レジスタ４５４は、駆動タイミングを設定するための駆動タイミング設定レジスタとして１つのレジスタにまとめることができる。

上記のレジスタの設定値は、コントローラ５４０又は図示しないホストによって設定される。なおパーシャル表示期間設定レジスタ４５０、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、及び基準クロック復帰時間設定レジスタ４５６をすべて含む必要はなく、少なくとも１つを省略してもよい。

図１２に、図１１の基準クロック生成回路４００の構成例のブロック図を示す。但し、図１２において、図６と同一部分には同一符号を付し、適宜説明を省略する。

図１２の基準クロック生成回路４００が、図６の基準クロック生成回路１００と異なる点は、切換制御回路４１０が切換制御信号Ｃｒｅｓを生成する点と、周波数設定レジスタ１３０に代えて第１〜第ｗ（ｗは２以上の整数）の周波数設定レジスタ１３０_１〜１３０_ｗが設けられている点である。パーシャル表示期間設定レジスタ４５０、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、及び基準クロック復帰時間設定レジスタ４５６の各レジスタには、第１〜第ｗの周波数設定レジスタ１３０_１〜１３０_ｗのいずれかが、予め対応付けられている。或いは、パーシャル表示期間設定レジスタ４５０、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、及び基準クロック復帰時間設定レジスタ４５６の各レジスタの設定値に基づいて、各レジスタには、第１〜第ｗの周波数設定レジスタ１３０_１〜１３０_ｗのいずれかが対応付けられる。

切換制御回路４１０は、動作期間において入力クロックＣＬＫｉｎ（或いは基準クロックＣＫ）のクロック数をカウントする複数のカウンタを含むことができる。そして、複数のカウンタの各カウンタのカウント値が、パーシャル表示期間設定レジスタ４５０、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、及び基準クロック復帰時間設定レジスタ４５６の各レジスタの設定値に一致したとき、切換制御信号Ｃｒｅｓを変化させる。切換回路１４４は、切換制御信号Ｃｒｅｓに基づいて選択された第１〜第ｗの周波数設定レジスタ１３０_１〜１３０_ｗのいずれかの設定値を選択制御信号ＳＣＯとして出力する。

ここで、パーシャル表示期間設定レジスタ４５０の設定値を比較するためのカウンタは、１垂直走査期間ごとにそのカウント値が初期化される。データ線駆動回路５２０は、パーシャル表示期間設定レジスタ４５０により設定されたパーシャル表示領域の表示期間に、データ線を駆動する。

また、データ線駆動期間設定レジスタ４５２、走査線選択期間設定レジスタ４５４、及び基準クロック復帰時間設定レジスタ４５６の各レジスタの設定値を比較するためのカウンタは、１水平走査期間ごとにそのカウント値が初期化される。

まず図１１のパーシャル表示期間設定レジスタ４５０には、複数の走査線の各走査線単位で指定されるパーシャル表示領域を設定するための設定値が設定される。

図１３に、パーシャル表示領域の説明図を示す。

１水平走査期間は、水平同期信号ＬＰにより規定される。１垂直走査期間は、垂直同期信号ＹＤにより規定される。このうち、１水平走査期間内の水平表示期間を走査線数分だけ繰り返すことで１画面の表示が可能となる。このとき、走査線単位で、表示領域及び非表示領域を指定することで、非表示領域では駆動する必要がなくなるため低消費電力化を図ることができる。この非表示領域をパーシャル非表示領域とし、表示領域をパーシャル表示領域とする。

本変形例では、基準クロック生成回路４００が、動作期間のうちパーシャル表示領域の走査期間では、第ｐ（１≦ｐ≦ｎ、ｐは整数）の周波数を有する第ｐの分周クロックＣＫ_ｐを基準クロックＣＫとして出力する。また基準クロック生成回路４００は、動作期間のうちパーシャル非表示領域の走査期間では、第ｑ（１≦ｑ≦ｎ、ｑはｐを除く整数）の周波数を有する第ｑの分周クロックＣＫ_ｑを基準クロックＣＫとして出力する。ここで、第ｐの周波数が、第ｑの周波数より高い。なお第ｐの周波数は、起動期間における第ｋの周波数とすることができる。

この結果、パーシャル非表示領域では、基準クロックＣＫの周波数を低減できるため、表示画像の劣化を回避しながら、消費電力を削減できる。

また図１１のデータ線駆動期間設定レジスタ４５２には、１水平走査期間内のデータ線の駆動期間を指定するための設定値が設定される。また走査線選択期間設定レジスタ４５４には、１水平走査期間内の走査線の選択期間を指定するための設定値が設定される。データ線駆動回路５２０は、データ線駆動期間設定レジスタ４５２により設定された１水平走査期間内の駆動期間を表示期間としてデータ線を駆動する。またデータ線駆動回路５２０は、例えば走査線駆動回路５３０に対して、走査線選択期間設定レジスタの設定値に対応した選択期間を指定できる。

図１４に、データ線の駆動期間及び走査線の選択期間の説明図を示す。

１水平走査期間内の表示期間は、例えばデータ線の駆動期間及び走査線の選択期間と、対向電極電圧の変化タイミングとに基づいて規定される。このとき基準クロック生成回路４００が、動作期間のうち、データ線駆動期間設定レジスタ４５２及び走査線選択期間設定レジスタ４５４に基づいて決定される１水平走査期間内の表示期間では、第ｒ（１≦ｒ≦ｎ、ｒは整数）の周波数を有する第ｒの分周クロックＣＫ_ｒを基準クロックＣＫとして出力する。また基準クロック生成回路４００は、動作期間のうち、当該１水平走査期間内のブランキング期間では、第ｓ（１≦ｓ≦ｎ、ｓはｒを除く整数）の周波数を有する第ｓの分周クロックＣＫ_ｓを基準クロックＣＫとして出力する。ここで、第ｒの周波数が、第ｓの周波数より高い。なお第ｒの周波数は、起動期間における第ｋの周波数とすることができる。

この結果、ブランキング期間では、基準クロックＣＫの周波数を低減できるため、表示画像の劣化を回避しながら、消費電力を削減できる。

更に、図１１の基準クロック復帰時間設定レジスタ４５６には、ブランキング期間における基準クロックＣＫの周波数を復帰させる時間に対応した設定値が設定される。

図１５に、基準クロック復帰時間の説明図を示す。

ブランキング期間において、基準クロック復帰時間設定レジスタ４５６の設定値に対応した時間が経過したとき、基準クロック生成回路４００が、第ｓの分周クロックＣＫ_ｓから第ｒの周波数を有する第ｒの分周クロックＣＫ_ｒに切り換えて、基準クロックＣＫとして出力する。

この結果、ブランキング期間後の次の表示期間では、高い出力能力で生成された電圧を用いて、データ線の駆動等が可能となるため、表示画像の劣化を回避しながら、消費電力を削減できる。

以上のように、本変形例によれば、更に動作期間においても、基準クロックの周波数を変更できるようにし、チャージポンプ回路の出力能力の低下に起因した画質の劣化を防止し、且つ低消費電力化を図ることができるようになる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また本実施形態又はその変形例では、基準クロック生成回路が１つの基準クロックを生成する場合について説明したが、昇圧又は降圧倍率に応じて実現されるチャージポンプ回路の構成に応じて、複数の基準クロックを生成できる。また、チャージポンプ動作用クロックをチャージポンプ回路で生成していたが、基準クロック生成回路が生成してもよい。

更に、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の電気光学装置を含む表示装置の構成例のブロック図。 本実施形態の電気光学装置を含む表示装置の他の構成例のブロック図。 図１又は図２のデータ線駆動回路の構成例のブロック図。 図１又は図２の走査線駆動回路の構成例のブロック図。 本実施形態の電源回路の構成例のブロック図。 図５の基準クロック生成回路の構成例のブロック図。 図６の基準クロック生成回路の動作例のタイミング図。 チャージポンプ回路の構成例の回路図。 チャージポンプ動作用クロックの説明図。 本実施形態の説明図。 本実施形態の変形例における電源回路の構成例のブロック図。 図１１の基準クロック生成回路の構成例のブロック図。 パーシャル表示領域の説明図。 データ線の駆動期間及び走査線の選択期間の説明図。 基準クロック復帰時間の説明図。

符号の説明

１００ 基準クロック生成回路、 １１０ クロック発生回路、 １１２ 分周回路、
１１４ 選択回路、 １２０ ウェイト時間設定レジスタ、
１３０ 周波数設定レジスタ、 １４０ カウンタ、 １４２ 比較器、
１４４ 切換回路、 ２００ チャージポンプ回路、 ３００ 発振回路、
５４２ 電源回路、 ＣＫ 基準クロック、
ＣＫ_１〜ＣＫ_ｎ 第１〜第ｎの分周クロック、 ＣＬＫｉｎ 入力クロック、
Ｃｒｅｓ 切換制御信号、 ＦＣ フライングコンデンサ、
ＳＣ 安定化用コンデンサ、 ＳＣｉｎｔ 起動期間用選択制御信号、
ＳＣＯ 選択制御信号、 ＳＣｓｅｔ 動作期間用選択制御信号、
ＶＤ 高電位側電圧、 Ｖｏｕｔ 出力電圧、 ＶＳ 低電位側電圧

Claims (9)

1. 電圧を昇圧又は降圧するチャージポンプ動作の基準クロックを生成するための基準クロック生成回路であって、
   第１〜第ｎ（ｎは２以上の整数）の周波数のうちの１つの周波数を有する基準クロックを発生するクロック発生回路と、
   ウェイト時間に対応した設定値が設定されるウェイト時間設定レジスタと、
   前記第１〜第ｎの周波数のいずれかに対応する設定値が設定される周波数設定レジスタとを含み、
   前記クロック発生回路が、
   前記チャージポンプ動作の開始後前記ウェイト時間が経過するまでの起動期間では、予め決められた周波数の基準クロックを発生すると共に、
   前記起動期間後の動作期間では、前記周波数設定レジスタの設定値に対応した周波数の基準クロックを発生することを特徴とする基準クロック生成回路。
2. 請求項１において、
   前記クロック発生回路が、
   入力クロックを分周して、互いに周波数が異なる前記第１〜第ｎの周波数を有する第１〜第ｎの分周クロックを生成する分周回路と、
   前記第１〜第ｎの分周クロックの１つを前記基準クロックとして選択して出力する選択回路とを含み、
   前記選択回路が、
   前記起動期間では、前記予め決められた周波数の基準クロックとして第ｋ（１≦ｋ≦ｎ、ｋは整数）の分周クロックを出力すると共に、
   前記動作期間では、前記周波数設定レジスタの設定値に対応した周波数の基準クロックとして第ｊ（１≦ｊ≦ｎ、ｊはｋを除く整数）の分周クロックを出力することを特徴とする基準クロック生成回路。
3. 請求項２において、
   前記第ｋの分周クロックの周波数は、前記第ｊの分周クロックの周波数より高いことを特徴とする基準クロック生成回路。
4. 入力電圧を昇圧又は降圧するための電源回路であって、
   請求項１乃至３のいずれか記載の基準クロック生成回路と、
   前記基準クロック生成回路によって生成された基準クロックに基づいてスイッチ制御される１又は複数のスイッチ素子とを含み、
   前記１又は複数のスイッチ素子に接続されるコンデンサを用いたチャージポンプ動作により前記入力電圧を昇圧又は降圧することを特徴とする電源回路。
5. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
   請求項４記載の電源回路と、
   階調データに対応して、前記電源回路からの電圧に基づいて生成された電圧を前記データ線に供給するための出力バッファとを含むことを特徴する駆動回路。
6. 請求項５において、
   前記複数の走査線の各走査線単位で指定されるパーシャル表示領域を設定するためのパーシャル表示期間設定レジスタを含み、
   前記基準クロック生成回路が、
   前記動作期間のうちパーシャル表示領域の走査期間では、第ｐ（１≦ｐ≦ｎ、ｐは整数）の周波数を有するクロックを前記基準クロックとして出力し、
   前記動作期間のうちパーシャル非表示領域の走査期間では、第ｑ（１≦ｑ≦ｎ、ｑはｐを除く整数）の周波数を有するクロックを前記基準クロックとして出力し、
   前記第ｐの周波数が、前記第ｑの周波数より高いことを特徴とする駆動回路。
7. 請求項５において、
   １水平走査期間内のデータ線の駆動期間を指定するためのデータ線駆動期間設定レジスタと、
   １水平走査期間内の走査線の選択期間を指定するための走査線選択期間設定レジスタとを含み、
   前記基準クロック生成回路が、
   前記動作期間のうち、前記データ線駆動期間設定レジスタ及び前記走査線選択期間設定レジスタに基づいて決定される１水平走査期間内の表示期間では、第ｒ（１≦ｒ≦ｎ、ｒは整数）の周波数を有するクロックを前記基準クロックとして出力し、
   前記動作期間のうち、当該１水平走査期間内のブランキング期間では、第ｓ（１≦ｓ≦ｎ、ｓはｒを除く整数）の周波数を有するクロックを前記基準クロックとして出力し、
   前記第ｒの周波数が、前記第ｓの周波数より高いことを特徴とする駆動回路。
8. 請求項７において、
   前記ブランキング期間における前記基準クロックの周波数を復帰させる時間に対応した設定値が設定される基準クロック復帰設定レジスタを含み、
   前記ブランキング期間において、前記基準クロック復帰時間設定レジスタの設定値に対応した時間が経過したとき、前記基準クロック生成回路が、前記第ｒの周波数を有するクロックを前記基準クロックとして出力することを特徴とする駆動回路。
9. 複数の走査線と、
   複数のデータ線と、
   複数の画素電極と、
   前記複数の走査線を走査する走査線駆動回路と、
   前記複数のデータ線を駆動する請求項５乃至８のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。

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