JP2006324359A

JP2006324359A - Semiconductor chip and semiconductor device

Info

Publication number: JP2006324359A
Application number: JP2005144648A
Authority: JP
Inventors: Hisanobu Furusawa; 尚宜古澤
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-05-17
Filing date: 2005-05-17
Publication date: 2006-11-30
Also published as: US20060261856A1

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor chip capable of using a pad by bonding only the pad to be used among two or more pads, and to provide a semiconductor device. <P>SOLUTION: A semiconductor chip 100 comprises a first pad 1, a second pad 2, an input buffer 3 connected to the pad 1 and the second pad 2, and a circuit block connected to the input buffer 3. Based on a first input signal inputted from the first pad 1, and a second input signal inputted from the second pad 2, the input buffer 3 chooses the first input signal, and inputs it into a circuit block 4. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップ及び半導体装置に関し、特に、パッドの切り替え回路を有する半導体チップ及び半導体装置に関する。 The present invention relates to a semiconductor chip and a semiconductor device, and more particularly to a semiconductor chip and a semiconductor device having a pad switching circuit.

ウエハービジネスにおいて、複数の顧客に出荷を行う場合、顧客に応じてパッドの位置を変更せざるを得ない場合がある。従来のパッドの位置の変更を行う方法として、配線層工程で行う方法と２つのパッドをワイヤードオア結線する方法がある。 In the wafer business, when shipping to a plurality of customers, the position of the pad may have to be changed according to the customers. As a conventional method for changing the position of the pad, there are a method in the wiring layer process and a method in which two pads are wired or connected.

配線層工程により行う方法は、拡散工程での切り替えとなるため、ウエハーの振り回しが効かないという問題がある。又、ワイヤードオア結線による方法は、入力容量の増加という問題がある。 Since the method performed by the wiring layer process is switching in the diffusion process, there is a problem that the wafer does not swing. Also, the method using wired OR connection has a problem of increasing the input capacity.

従来例として、同一内部回路に接続される同一外部信号用パッドを２つ以上備え、外部信号用パッドの接続経路系を内部回路に選択的に接続するスイッチと、そのスイッチの選択状態を決定するための信号が入力されるスイッチ切り替え用パッドとを更に備えた半導体装置が、特開昭６２−２４４１４４号公報に開示されている（特許文献１参照）。 As a conventional example, two or more same external signal pads connected to the same internal circuit are provided, a switch for selectively connecting the connection path system of the external signal pads to the internal circuit, and a selection state of the switch are determined. Japanese Laid-Open Patent Publication No. 62-244144 discloses a semiconductor device further provided with a switch switching pad to which a signal for input is input (see Patent Document 1).

図６は、特開昭６２−２４４１４４号公報に記載の半導体装置の構成図である。図６を参照して、スイッチ切り替え用パッド１３が電圧Ｖｃｃの電源端子１４とボンディングされた場合、ノードＮ１０とノードＮ３０がＨｉｇｈレベルになり、ノードＮ２０がＬｏｗレベルになる。ＮチャネルＭＯＳトランジスタ２０とＰチャネルＭＯＳトランジスタ５０がＯＮし、ＮチャネルＭＯＳトランジスタ３０とＰチャネルＭＯＳトランジスタ４０がＯＦＦになるのでＡ社用パッド１１が内部回路と接続され、Ｂ社用パッド１２は内部回路６０から分離される。 FIG. 6 is a configuration diagram of a semiconductor device described in Japanese Patent Laid-Open No. 62-244144. Referring to FIG. 6, when switch switching pad 13 is bonded to power supply terminal 14 of voltage Vcc, node N10 and node N30 are at a high level, and node N20 is at a low level. Since the N channel MOS transistor 20 and the P channel MOS transistor 50 are turned ON and the N channel MOS transistor 30 and the P channel MOS transistor 40 are turned OFF, the pad 11 for company A is connected to the internal circuit, and the pad 12 for company B is internally Isolated from the circuit 60.

次に、スイッチ切り替え用パッド１３を電圧Ｖｃｃの電源端子１４とボンディングしなかった場合、ＮチャネルＭＯＳトランジスタ１０がＯＮすることにより、ノードＮ１０、ノードＮ３０がＬｏｗレベルになり、ノードＮ２０がＨｉｇｈレベルになる。ＮチャネルＭＯＳトランジスタ３０とＰチャネルＭＯＳトランジスタ４０がＯＮし、ＮチャネルＭＯＳトランジスタ２０とＰチャネルＭＯＳトランジスタ５０がＯＦＦになるので、Ｂ社用パッド１２が内部回路６０と接続され、Ａ社用パッド１１は内部回路６０から分離される。 Next, when the switch switching pad 13 is not bonded to the power supply terminal 14 of the voltage Vcc, the N-channel MOS transistor 10 is turned ON, so that the node N10 and the node N30 are set to the low level, and the node N20 is set to the high level. Become. Since the N-channel MOS transistor 30 and the P-channel MOS transistor 40 are turned ON and the N-channel MOS transistor 20 and the P-channel MOS transistor 50 are turned OFF, the B company pad 12 is connected to the internal circuit 60 and the A company pad 11 Is isolated from the internal circuit 60.

以上のように、内部回路６０にスイッチとそのスイッチを切り替えるためのパッドを設けることにより、スイッチ切り替えのためのパッドにＶｃｃの電源端子１４をボンディングするか、しないかによって、使用するパッドを選択することができる。また、使用しないパッドが内部回路から分離できるため、半導体チップ上に１個のパッドを設けている場合の入力容量とほぼ等しくできるというメリットがある。 As described above, by providing a switch and a pad for switching the switch in the internal circuit 60, a pad to be used is selected depending on whether or not the Vcc power supply terminal 14 is bonded to the switch switching pad. be able to. Further, since the unused pads can be separated from the internal circuit, there is an advantage that the input capacitance can be made almost equal to that when one pad is provided on the semiconductor chip.

しかし、従来の方法では、スイッチ切り替えパッドにボンディングするか、しないかで使用パッドを選択するため、外部信号用パッドが１個の時に比べボンディングしなければいけないパッドが増えてしまう場合がある。又、半導体チップ内にパッド切り替えのためのスイッチとそのスイッチ切り替えのためのパッドを設けなくてはならないためチップ面積がその分大きくなってしまう問題がある。
特開昭６２−２４４１４４号公報 However, in the conventional method, the pad to be used is selected depending on whether or not it is bonded to the switch switching pad, so that there may be an increase in the number of pads that must be bonded as compared with the case where there is one external signal pad. In addition, since a switch for switching pads and a pad for switching the switches must be provided in the semiconductor chip, there is a problem that the chip area is increased accordingly.
Japanese Patent Laid-Open No. 62-244144

本発明の目的は、複数のパッドのうち使用するパッドのみをボンディングして使用できる半導体チップ及び半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor chip and a semiconductor device that can be used by bonding only the pads to be used among a plurality of pads.

本発明の他の目的は、使用するパッドを選択できるチップ面積の小さな半導体チップ及び半導体装置を提供することにある。 Another object of the present invention is to provide a semiconductor chip and a semiconductor device having a small chip area that can select a pad to be used.

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための部］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, the [part for solving problems] will be described using the numbers and symbols used in [Best Mode for Carrying Out the Invention] in parentheses. This number / symbol is added to clarify the correspondence between the description of [Claims] and the description of the best mode for carrying out the invention. It should not be used for interpreting the technical scope of the invention described in [Scope].

本発明による半導体チップ（１００、１００’、１００”）及び半導体装置（２００Ａ、２００Ａ’、２００Ｂ、２００Ｂ’）は、第１のパッド（１）と、第２のパッド（２）と、第１のパッド及び第２のパッドに接続される入力バッファ（３、３’、３および１１、３’及び１１）と、入力バッファ（３、３’、３および１１、３’及び１１）に接続される回路ブロックとを具備する。入力バッファ（３、３’、３および１１、３’及び１１）は、第１のパッド（１）から入力される第１の入力信号と、第２のパッド（２）から入力される第２の入力信号に基づき、第１の入力信号を選択して回路ブロック（４）に入力する。 The semiconductor chip (100, 100 ′, 100 ″) and the semiconductor device (200A, 200A ′, 200B, 200B ′) according to the present invention include a first pad (1), a second pad (2), and a first pad. Connected to the input buffer (3, 3 ', 3 and 11, 3' and 11), and to the input buffer (3, 3 ', 3 and 11, 3' and 11). The input buffer (3, 3 ′, 3 and 11, 3 ′ and 11) includes a first input signal input from the first pad (1) and a second pad ( Based on the second input signal input from 2), the first input signal is selected and input to the circuit block (4).

又、第１のパッド（１）と入力バッファ（３、３’、３および１１、３’及び１１）との間に設けられた第１のノード（Ｎ１）に一端が接続される第１のインピーダンス素子（６、６’）と、第２のパッド（２）と入力バッファ（３、３’、３および１１、３’及び１１）との間に設けられた第２のノード（Ｎ２）に一端が接続される第２のインピーダンス素子（７、７’）とを備える。第１のインピーダンス素子（６、６’）と、第２のインピーダンス素子（７、７’）のそれぞれの他端は、第１の電源（８及び９、８’及び９’）に接続され、入力バッファ（３、３’、３および１１、３’及び１１）は第１のノード（Ｎ１）と第２のノード（Ｎ２）とに接続される第１の論理回路（３、３’）を備える。第１の論理回路（３、３’）は、第１のパッド（１）から入力される第１の信号と、第２のパッド（２）から入力される第２の入力信号に基づき、第１の入力信号を選択して回路ブロック（４）に入力する。 A first node having one end connected to a first node (N1) provided between the first pad (1) and the input buffer (3, 3 ′, 3 and 11, 3 ′ and 11). Impedance element (6, 6 ') and second node (N2) provided between second pad (2) and input buffer (3, 3', 3 and 11, 3 'and 11) And a second impedance element (7, 7 ′) to which one end is connected. The other ends of the first impedance element (6, 6 ′) and the second impedance element (7, 7 ′) are connected to the first power source (8 and 9, 8 ′ and 9 ′), The input buffer (3, 3 ′, 3 and 11, 3 ′ and 11) includes a first logic circuit (3, 3 ′) connected to the first node (N1) and the second node (N2). Prepare. The first logic circuit (3, 3 ') is based on the first signal input from the first pad (1) and the second input signal input from the second pad (2). 1 input signal is selected and input to the circuit block (4).

第１のインピーダンス素子及び第２のインピーダンス素子は、好適にはプルダウン回路（６、７）であり、第１の論理回路は、ＯＲ回路（３）である。このような構成により、外部端子に接続しない未使用のパッド（例えば第２のパッド（２））からの信号レベルをＬｏｗレベルに固定することができ、第１の入力信号と第２の入力信号からＯＲ回路（３）でＯＲ論理を取って選択的に第１の入力信号を回路ブロック（４）に入力することができる。従って、使用するパッドをボンディングすることでパッド選択を行うことができる。すなわち、使用するパッドのみをボンディングするだけで、パッドを選択することができる。 The first impedance element and the second impedance element are preferably pull-down circuits (6, 7), and the first logic circuit is an OR circuit (3). With such a configuration, the signal level from an unused pad (for example, the second pad (2)) that is not connected to the external terminal can be fixed to the Low level, and the first input signal and the second input signal can be fixed. The OR circuit (3) can take OR logic to selectively input the first input signal to the circuit block (4). Therefore, pad selection can be performed by bonding the pad to be used. That is, a pad can be selected by bonding only the pad to be used.

又、第１のインピーダンス素子及び第２のインピーダンス素子は、好適にはプルアップ回路（６’、７’）であり、第１の論理回路は、ＡＮＤ回路である。このような構成により、外部端子に接続しない未使用のパッド（例えば第２のパッド（２））からの信号レベルをＨｉｇｈレベルに固定することができ、第１の入力信号と第２の入力信号からＡＮＤ回路（３’）でＡＮＤ論理を取って選択的に第１の入力信号を回路ブロック（４）に入力することができる。従って、使用するパッドをボンディングすることでパッド選択を行うことができる。すなわち、使用するパッドのみをボンディングするだけで、パッドを選択することができる。 The first impedance element and the second impedance element are preferably pull-up circuits (6 ', 7'), and the first logic circuit is an AND circuit. With such a configuration, the signal level from an unused pad (for example, the second pad (2)) that is not connected to the external terminal can be fixed to a high level, and the first input signal and the second input signal can be fixed. The AND circuit (3 ′) takes AND logic and can selectively input the first input signal to the circuit block (4). Therefore, pad selection can be performed by bonding the pad to be used. That is, a pad can be selected by bonding only the pad to be used.

更に入力バッファ（３、３’、３および１１、３’及び１１）は、第１の論理回路（３、３’）と回路ブロック（４）との間に第２の論理回路（１１）を更に備え、第２の論理回路（１１）は、第１の論理回路（３、３’）で選択された第１の入力信号と、同期信号が入力され、第１の入力信号と同期信号とに応じた第３の入力信号を回路ブロック（４）に入力する。このような構成により、同期が必要な第１の入力信号に対し同期を取って回路ブロックに信号を入力することができる。 Further, the input buffer (3, 3 ′, 3 and 11, 3 ′ and 11) includes a second logic circuit (11) between the first logic circuit (3, 3 ′) and the circuit block (4). The second logic circuit (11) further includes a first input signal selected by the first logic circuit (3, 3 ′), a synchronization signal, and the first input signal and the synchronization signal. The third input signal corresponding to is input to the circuit block (4). With such a configuration, a signal can be input to the circuit block in synchronization with the first input signal that needs to be synchronized.

本発明による半導体装置は、半導体チップ（１００、１００’、１００”）と外部端子（１１０、１１０’）とを具備し、第１のパッド（１）と第２のパッド（２）のうち、どちらか一方（例えば第１のパッド（１））がボンディングされた場合、第１のパッド（１）は、外部端子（１１０、１１０’）から入力される入力信号を第１の入力信号として入力バッファ３、３’、３および１１、３’及び１１）に入力し、入力バッファ３、３’、３および１１、３’及び１１）は、第１の信号を回路ブロック（４）に入力する。このように、本発明による半導体装置は、スイッチ切り替えのための信号によりパッド選択するのではなく、ボンディングしたパッドに内部回路を動作させる信号を入れることによりパッドを選択することができる。 The semiconductor device according to the present invention includes a semiconductor chip (100, 100 ′, 100 ″) and an external terminal (110, 110 ′). Of the first pad (1) and the second pad (2), When either one (for example, the first pad (1)) is bonded, the first pad (1) inputs the input signal input from the external terminal (110, 110 ′) as the first input signal. The buffers 3, 3 ′, 3 and 11, 3 ′ and 11) are input, and the input buffers 3, 3 ′, 3 and 11, 3 ′ and 11) input the first signal to the circuit block (4). Thus, the semiconductor device according to the present invention can select a pad by inputting a signal for operating an internal circuit to a bonded pad, instead of selecting a pad by a signal for switching a switch.

本発明による半導体チップ及び半導体装置によれば、複数のパッドのうち使用するパッドのみをボンディングして使用できる
又、使用パッドを選択でき、且つチップ面積を小さくできる。 According to the semiconductor chip and the semiconductor device according to the present invention, it is possible to use only the pads to be used among a plurality of pads by bonding. Further, the used pads can be selected and the chip area can be reduced.

以下、添付図面を参照して、本発明による半導体チップ及び半導体装置の実施の形態が説明される。本実施の形態においては、Ａ社向けとＢ社向けの二つの同一外部信号用パッド（パッド１及びパッド２）を設けた半導体チップ１００を一例に実施の形態が説明される。 Embodiments of a semiconductor chip and a semiconductor device according to the present invention will be described below with reference to the accompanying drawings. In the present embodiment, the embodiment will be described by taking as an example a semiconductor chip 100 provided with two identical external signal pads (pad 1 and pad 2) for company A and company B.

（第１の実施の形態）
図１は、本発明による半導体チップ１００の第１の実施の形態における構成を示すブロック図である。
図１を参照して、本発明による半導体チップ１００は、Ａ社用に使用されるパッド１と、Ｂ社用に使用されるパッド２と、内部回路５とを具備する半導体チップ１００であって、内部回路５は、回路ブロック４と、回路ブロック４に接続される入力バッファとしてのＯＲ回路３とを備える。ＯＲ回路３は、配線Ｌ１上のノードＮ１及び配線Ｌ２上のノードＮ２を介して、それぞれパッド１及びパッド２に接続される。又、入力リーク規格以下を満たす抵抗値を有するインピーダンス素子が、ノードＮ１及びノードＮ２にそれぞれ接続される。本実施の形態では、インピーダンス素子としてプルダウン抵抗６がノードＮ１に接続され、その他端はグランド８に接続される。同様に、インピーダンス素子としてプルダウン抵抗７がノードＮ２に接続され、その他端はグランド９に接続される。 (First embodiment)
FIG. 1 is a block diagram showing a configuration of a semiconductor chip 100 according to the first embodiment of the present invention.
Referring to FIG. 1, a semiconductor chip 100 according to the present invention is a semiconductor chip 100 including a pad 1 used for a company A, a pad 2 used for a company B, and an internal circuit 5. The internal circuit 5 includes a circuit block 4 and an OR circuit 3 as an input buffer connected to the circuit block 4. The OR circuit 3 is connected to the pads 1 and 2 via the node N1 on the wiring L1 and the node N2 on the wiring L2, respectively. Impedance elements having resistance values that satisfy the input leak standard or lower are connected to the nodes N1 and N2, respectively. In the present embodiment, the pull-down resistor 6 is connected to the node N1 as an impedance element, and the other end is connected to the ground 8. Similarly, a pull-down resistor 7 is connected to the node N2 as an impedance element, and the other end is connected to the ground 9.

（Ａ社向けの半導体装置２００Ａの場合）
図４（ａ）及び図５（ａ）を参照して、本発明による半導体チップ１００を搭載したＡ社向けの半導体装置２００Ａ及び２００Ａ’の構成の一例が示される。図４（ａ）は、本発明による半導体チップ１００がワイヤーボンディングによってパッドと外部端子が接続されたＡ社向けの半導体装置２００Ａの構成図である。半導体装置２００Ａの構成は、Ａ社用の配線基板１２０上にある外部端子１１０に、Ａ社用のパッド１がボンディングされ、パッド２がボンディングされない構成である。又、図５（ａ）は、本発明による半導体チップ１００がはんだボールによってパッドと外部端子がボンディングされたＡ社向けの半導体装置２００Ａ’の構成図である。半導体装置２００Ａ’の構成は、Ａ社用のプリント基板１３０上にある外部端子１１０に、Ａ社用のパッド１が配線基板１２０を介してボンディングされ、パッド２はボンディングされない構成である。 (In the case of the semiconductor device 200A for company A)
With reference to FIG. 4A and FIG. 5A, an example of the configuration of the semiconductor devices 200A and 200A ′ for the company A on which the semiconductor chip 100 according to the present invention is mounted is shown. FIG. 4A is a configuration diagram of a semiconductor device 200A for company A in which a semiconductor chip 100 according to the present invention has a pad and an external terminal connected by wire bonding. The configuration of the semiconductor device 200A is a configuration in which the pad 1 for A company is bonded to the external terminal 110 on the wiring board 120 for A company, and the pad 2 is not bonded. FIG. 5A is a configuration diagram of a semiconductor device 200A ′ for company A in which a semiconductor chip 100 according to the present invention is bonded to pads and external terminals by solder balls. The configuration of the semiconductor device 200A ′ is a configuration in which the pad 1 for company A is bonded to the external terminal 110 on the printed board 130 for company A via the wiring board 120, and the pad 2 is not bonded.

このように、Ａ社用のパッド１がボンディングされ、Ｂ社用のパッド２はボンディングされないため、図１を参照して、未使用のパッド２に接続されるプルダウン抵抗７によって、ノードＮ２の信号レベルは、入力リーク規格を満足する範囲内でＬＯＷレベルに固定される。ＯＲ回路３には、外部端子１１０からパッド１を介して入力される信号が入力され、配線Ｌ２を介してＬｏｗレベルの信号が入力される。このため、ＯＲ回路３は、パッド１から入力された信号に依存した信号を内部回路５の回路ブロック４に送信することができる。この際、ＯＲ回路３は、別々の配線（配線Ｌ１及び配線Ｌ２）でパッド１及びパッド２に接続されているため、パッド１から見た入力容量は、半導体チップ１００上に１個のパッドを設けている場合とほぼ等しくできる。 Since the pad 1 for company A is bonded and the pad 2 for company B is not bonded in this way, referring to FIG. 1, the signal of the node N2 is supplied by the pull-down resistor 7 connected to the unused pad 2. The level is fixed to the LOW level within a range satisfying the input leak standard. A signal input from the external terminal 110 via the pad 1 is input to the OR circuit 3, and a low level signal is input via the wiring L2. For this reason, the OR circuit 3 can transmit a signal dependent on the signal input from the pad 1 to the circuit block 4 of the internal circuit 5. At this time, since the OR circuit 3 is connected to the pad 1 and the pad 2 by separate wirings (the wiring L1 and the wiring L2), the input capacitance viewed from the pad 1 has one pad on the semiconductor chip 100. It can be almost equal to the case where it is provided.

（Ｂ社向けの半導体装置２００Ｂの場合）
図４（ｂ）及び図５（ｂ）を参照して、本発明による半導体チップ１００を搭載したＢ社向けの半導体装置２００Ｂ及び２００Ｂ’の構成が示される。図４（ｂ）は、本発明による半導体チップ１００がワイヤーボンディングによってパッドと外部端子が接続されたＢ社向けの半導体装置２００Ｂの構成図である。半導体装置２００Ｂの構成は、Ｂ社用の配線基板１２０’上にある外部端子１１０’に、Ｂ社用のパッド２がボンディングされ、パッド１がボンディングされない構成である。又、図５（ｂ）は、本発明による半導体チップ１００がはんだボールによってパッドと外部端子がボンディングされたＢ社向けの半導体装置２００Ｂ’の構成図である。半導体装置２００Ｂ’の構成は、Ｂ社用のプリント基板１３０’上にある外部端子１１０’に、Ｂ社用のパッド２が配線基板１２０’を介してボンディングされ、パッド１はボンディングされない構成である。 (In the case of the semiconductor device 200B for company B)
With reference to FIG. 4B and FIG. 5B, the configurations of semiconductor devices 200B and 200B ′ for the B company on which the semiconductor chip 100 according to the present invention is mounted are shown. FIG. 4B is a configuration diagram of a semiconductor device 200B for company B in which the pads and external terminals of the semiconductor chip 100 according to the present invention are connected by wire bonding. The configuration of the semiconductor device 200B is a configuration in which the pad 2 for company B is bonded to the external terminal 110 ′ on the wiring board 120 ′ for company B, and the pad 1 is not bonded. FIG. 5B is a configuration diagram of a semiconductor device 200B ′ for company B, in which a semiconductor chip 100 according to the present invention is bonded to pads and external terminals by solder balls. The configuration of the semiconductor device 200B ′ is a configuration in which the pad 2 for company B is bonded to the external terminal 110 ′ on the printed board 130 ′ for company B via the wiring board 120 ′, and the pad 1 is not bonded. .

このように、Ｂ社用のパッド２がボンディングされ、Ａ社用のパッド１はボンディングされないため、図１を参照して、未使用のパッド１に接続されるプルダウン抵抗６によって、ノードＮ１の信号レベルは、入力リーク規格を満足する範囲内でＬＯＷレベルに固定される。これにより、外部端子１１０’からパッド２を介して入力された信号に依存した信号を回路ブロック４に送ることができる。又、パッド２から見た配線の入力容量も半導体チップ１００上に１個のパッドを設けている場合とほぼ等しくできる。 In this way, the pad 2 for company B is bonded and the pad 1 for company A is not bonded. Therefore, referring to FIG. 1, the pull-down resistor 6 connected to the unused pad 1 causes a signal at the node N1. The level is fixed to the LOW level within a range satisfying the input leak standard. As a result, a signal dependent on the signal input from the external terminal 110 ′ via the pad 2 can be sent to the circuit block 4. Further, the input capacitance of the wiring as viewed from the pad 2 can be made almost equal to the case where one pad is provided on the semiconductor chip 100.

以上のように未使用パッドに接続される配線をＬｏｗレベルに固定し、入力バッファでＯＲ論理を取っているため、使用するパッドをボンディングすることによりパッドの選択を行うことができる。このため、使用するパッドのみをボンディングすればよく、使用しないパッドをボンディングする必要がなくなり、基板に接続するコスト及び時間を削減できる。 As described above, since the wiring connected to the unused pad is fixed at the Low level and the OR logic is taken in the input buffer, the pad can be selected by bonding the pad to be used. For this reason, it is only necessary to bond the pads to be used, and it is not necessary to bond the pads that are not used, and the cost and time for connecting to the substrate can be reduced.

又、パッドの選択を使用するパッドをボンディングするか、しないかで選択できるため、パッドを切り替えるためのスイッチ回路やスイッチ切り替えのためのパッドを必要とせず、チップサイズを抑えることができる。 In addition, since the pad that uses the pad selection can be selected by bonding or not, a switch circuit for switching the pad and a pad for switching the switch are not required, and the chip size can be reduced.

更に、入力バッファとしてＯＲ回路３を用い、パッド１及びパッド２のそれぞれと別の配線で接続しているため、外部端子に接続されたパッドから見た入力容量を、半導体チップ１００内にパッドが１個しか存在しない場合の入力容量とほぼ同等にできる。 Further, since the OR circuit 3 is used as an input buffer and is connected to each of the pads 1 and 2 by different wirings, the input capacitance viewed from the pad connected to the external terminal is stored in the semiconductor chip 100. The input capacity when there is only one can be made approximately the same.

（第２の実施の形態）
図２は、本発明による半導体チップの第２の実施の形態における構成を示すブロック図である。
図２を参照して、第２の実施の形態における半導体チップ１００’は、入力バッファとして、第１の実施の形態におけるＯＲ回路３に換えてＡＮＤ回路３’を具備する。又、インピーダンス素子としてプルアップ抵抗６’がノードＮ１に接続され、その他端はＶＣＣ電源８’に接続される。同様に、インピーダンス素子としてプルアップ抵抗７’がノードＮ２に接続され、その他端はＶＣＣ電源９’に接続される。第１の実施の形態と同じ符号の構成は説明が省略される。 (Second Embodiment)
FIG. 2 is a block diagram showing the configuration of the semiconductor chip according to the second embodiment of the present invention.
Referring to FIG. 2, the semiconductor chip 100 ′ in the second embodiment includes an AND circuit 3 ′ as an input buffer in place of the OR circuit 3 in the first embodiment. Further, a pull-up resistor 6 'is connected to the node N1 as an impedance element, and the other end is connected to the VCC power supply 8'. Similarly, a pull-up resistor 7 ′ as an impedance element is connected to the node N2, and the other end is connected to the VCC power supply 9 ′. The description of the same reference numerals as those in the first embodiment is omitted.

（Ａ社向けの半導体装置の場合）
本発明による半導体チップ１００’を基板上の外部端子に接続する際、Ａ社用のパッド１は使用され、Ｂ社用のパッド２は使用されないように、パッド１は外部端子１１０にボンディングされ、パッド２はボンディングされない。この際、未使用のパッド２に接続されるプルアップ抵抗７’によって、ノードＮ２の信号レベルは、入力リーク規格を満足する範囲内でＨｉｇｈレベルに固定される。 (In the case of a semiconductor device for Company A)
When the semiconductor chip 100 ′ according to the present invention is connected to the external terminal on the substrate, the pad 1 is bonded to the external terminal 110 so that the pad 1 for company A is used and the pad 2 for company B is not used. The pad 2 is not bonded. At this time, the signal level of the node N2 is fixed to the high level within a range satisfying the input leak standard by the pull-up resistor 7 ′ connected to the unused pad 2.

ＡＮＤ回路３’には、外部端子１１０からパッド１を介して入力される信号が入力され、配線Ｌ２を介してＨｉｇｈレベルの信号が入力される。このため、ＡＮＤ回路３’は、パッド１から入力された信号に依存した信号を内部回路５の回路ブロック４に送信することができる。この際、ＡＮＤ回路３’は、別々の配線（配線Ｌ１及び配線Ｌ２）でパッド１及びパッド２に接続されているため、パッド１から見た入力容量は、半導体チップ１００’上に１個のパッドを設けている場合とほぼ等しくできる。 A signal input from the external terminal 110 through the pad 1 is input to the AND circuit 3 ′, and a high level signal is input through the wiring L <b> 2. Therefore, the AND circuit 3 ′ can transmit a signal depending on the signal input from the pad 1 to the circuit block 4 of the internal circuit 5. At this time, since the AND circuit 3 ′ is connected to the pads 1 and 2 by separate wirings (wiring L1 and wiring L2), the input capacitance viewed from the pad 1 is one on the semiconductor chip 100 ′. This can be almost the same as when a pad is provided.

（Ｂ社向けの半導体装置の場合）
Ｂ社向けの半導体装置の場合、Ｂ社用のパッド２が外部端子１１０’にボンディングされ、Ａ社用のパッド１はボンディングされず、配線Ｌ１上のノードＮ１の信号レベルは、Ｈｉｇｈレベルに固定される。これにより、外部端子からパッド２を介して入力された信号に依存した信号を回路ブロック４に送ることができる。又、パッド２から見た配線の入力容量も半導体チップ１００’上に１個のパッドを設けている場合とほぼ等しくできる。 (In the case of a semiconductor device for Company B)
In the case of the semiconductor device for company B, the pad 2 for company B is bonded to the external terminal 110 ′, the pad 1 for company A is not bonded, and the signal level of the node N1 on the wiring L1 is fixed to the high level. Is done. As a result, a signal dependent on the signal input from the external terminal via the pad 2 can be sent to the circuit block 4. Further, the input capacitance of the wiring as viewed from the pad 2 can be made substantially equal to the case where one pad is provided on the semiconductor chip 100 ′.

以上のように未使用パッドに接続される配線をＨｉｇｈレベルに固定し、入力バッファでＡＮＤ論理を取っているため、使用するパッドをボンディングすることによりパッドの選択を行うことができる。このため、使用するパッドのみをボンディングすればよく、使用しないパッドをボンディングする必要がなくなり、基板に接続するコスト及び時間を削減できる。 As described above, since the wiring connected to the unused pad is fixed at the high level and the AND logic is taken in the input buffer, the pad can be selected by bonding the pad to be used. For this reason, it is only necessary to bond the pads to be used, and it is not necessary to bond the pads that are not used, and the cost and time for connecting to the substrate can be reduced.

更に、入力バッファとしてＡＮＤ回路３’を用い、パッド１及びパッド２のそれぞれと別の配線で接続しているため、外部端子に接続されたパッドから見た入力容量を、半導体チップ１００’内にパッドが１個しか存在しない場合の入力容量とほぼ同等にできる。 Further, since the AND circuit 3 ′ is used as an input buffer and is connected to each of the pads 1 and 2 by different wirings, the input capacitance viewed from the pad connected to the external terminal is stored in the semiconductor chip 100 ′. It can be made almost equal to the input capacity when only one pad is present.

（第３の実施の形態）
図３は、本発明による半導体チップの第３の実施の形態における構成を示すブロック図である。
第３の実施の形態では、外部端子から入力される信号が、他の信号（同期信号）と同期を取る必要がある場合について実施の形態が説明される。図３を参照して、第３の実施の形態における半導体チップ１００”の入力バッファとして、第１の実施の形態における半導体チップ１００の構成におけるＯＲ回路３と回路ブロック４の間にＡＮＤ結合やＯＲ結合による同期回路１０が設けられ、外部から同期信号が入力されるパッド１１を備える。 (Third embodiment)
FIG. 3 is a block diagram showing the configuration of the semiconductor chip according to the third embodiment of the present invention.
In the third embodiment, the embodiment will be described in the case where a signal input from an external terminal needs to be synchronized with another signal (synchronization signal). Referring to FIG. 3, as an input buffer of the semiconductor chip 100 ″ in the third embodiment, AND coupling or OR between the OR circuit 3 and the circuit block 4 in the configuration of the semiconductor chip 100 in the first embodiment. A synchronization circuit 10 by coupling is provided and includes a pad 11 to which a synchronization signal is input from the outside.

パッド１１と同期回路１０とは接続され、パッド１１を介して入力される同期信号と、ＯＲ回路３から入力される信号とのＯＲ結合やＡＮＤ結合（複合論理）を取ることで、同期に応答した信号を回路ブロックに入力することができる。又、同様に、第２の実施の形態におけるＡＮＤ回路３’と回路ブロック４との間に同期回路１０が設けられ、外部から同期信号が入力されるパッド１１を備える構成でもよい。 The pad 11 and the synchronization circuit 10 are connected and respond to synchronization by taking an OR coupling or AND coupling (combined logic) of the synchronization signal input via the pad 11 and the signal input from the OR circuit 3. The processed signal can be input to the circuit block. Similarly, the synchronization circuit 10 may be provided between the AND circuit 3 ′ and the circuit block 4 in the second embodiment, and a pad 11 to which a synchronization signal is input from the outside may be provided.

以上のように、本発明による半導体チップは、スイッチ切り替えのための信号によりパッドを選択するのではなく、ボンディングしたパッドに内部回路を動作させる信号を入れることによりパッドを選択する。このため、パッドを切り替えるためのスイッチ回路やスイッチ切り替えのためのパッドや信号の入力を必要としないためチップサイズを抑えることができる。
又、従来の方法ではスイッチ回路を用いているためスイッチに用いているトランジスタのインピーダンスを経由しなければならないが本発明による半導体チップはスイッチ回路を用いてないため、出力パッドとしても適用可能である。 As described above, the semiconductor chip according to the present invention selects a pad by inputting a signal for operating an internal circuit to a bonded pad, instead of selecting a pad by a signal for switching a switch. For this reason, since it is not necessary to input a switch circuit for switching pads, a pad for switching switches, or signal input, the chip size can be reduced.
In addition, since the conventional method uses a switch circuit, it must pass through the impedance of the transistor used for the switch. However, the semiconductor chip according to the present invention does not use the switch circuit, and therefore can be applied as an output pad. .

このように、本発明によれば、顧客によるパッド選択の自由度を広げながら、入力容量、チップサイズを増大させない半導体チップを提供できる。 Thus, according to the present invention, it is possible to provide a semiconductor chip that does not increase the input capacitance and the chip size while expanding the degree of freedom of pad selection by the customer.

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。 The embodiment of the present invention has been described in detail above, but the specific configuration is not limited to the above-described embodiment, and changes within a scope not departing from the gist of the present invention are included in the present invention. .

図１は、本発明による半導体チップの第１の実施の形態における構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a semiconductor chip according to a first embodiment of the present invention. 図２は、本発明による半導体チップの第２の実施の形態における構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the semiconductor chip according to the second embodiment of the present invention. 図３は、本発明による半導体チップの第３の実施の形態における構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of the semiconductor chip according to the third embodiment of the present invention. 図４（ａ）は、本発明による半導体チップがワイヤーボンディングによってパッドと外部端子が接続されたＡ社向けの半導体装置の構成図である。図４（ｂ）は、本発明による半導体チップがワイヤーボンディングによってパッドと外部端子が接続されたＢ社向けの半導体装置の構成図である。FIG. 4A is a configuration diagram of a semiconductor device for company A in which a semiconductor chip according to the present invention has a pad and an external terminal connected by wire bonding. FIG. 4B is a configuration diagram of a semiconductor device for company B in which a semiconductor chip according to the present invention has a pad and an external terminal connected by wire bonding. 図５（ａ）は、本発明による半導体チップがはんだボールによってパッドと外部端子がボンディングされたＡ社向けの半導体装置の構成図である。図５（ｂ）は、本発明による半導体チップがはんだボールによってパッドと外部端子がボンディングされたＢ社向けの半導体装置の構成図である。FIG. 5A is a configuration diagram of a semiconductor device for Company A in which a semiconductor chip according to the present invention is bonded to pads and external terminals by solder balls. FIG. 5B is a configuration diagram of a semiconductor device for company B in which a semiconductor chip according to the present invention is bonded to pads and external terminals by solder balls. 図６は、従来技術による半導体チップの構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a semiconductor chip according to the prior art.

Explanation of symbols

１、２、１１：パッド
３：ＯＲ回路
３’：ＡＮＤ回路
４：回路ブロック
５：内部回路
６、７：プルダウン抵抗
６’、７’：プルアップ抵抗
８、９：グランド
８’、９’：ＶＣＣ電源
１０：同期回路
Ｎ１、Ｎ２：ノード
Ｌ１、Ｌ２：配線
１００、１００’、１００”：半導体チップ
１１０、１１０’：外部端子
１２０、１２０’：配線基板
１３０、１３０’：プリント基板
２００Ａ、２００Ａ’、２００Ｂ、２００Ｂ’：半導体装置 1, 2, 11: Pad 3: OR circuit 3 ': AND circuit 4: Circuit block 5: Internal circuit 6, 7: Pull-down resistor 6', 7 ': Pull-up resistor 8, 9: Ground 8', 9 ': VCC power supply 10: Synchronous circuit N1, N2: Nodes L1, L2: Wiring 100, 100 ′, 100 ″: Semiconductor chip 110, 110 ′: External terminal 120, 120 ′: Wiring board 130, 130 ′: Printed board 200A, 200A ', 200B, 200B': Semiconductor device

Claims

A first pad, a second pad,
An input buffer connected to the first pad and the second pad;
A circuit block connected to the input buffer,
The input buffer selects the first input signal based on a first input signal input from the first pad and a second input signal input from the second pad, and is a circuit block. Enter into the semiconductor chip.

The semiconductor chip according to claim 1,
A first impedance element having one end connected to a first node provided between the first pad and the input buffer;
A second impedance element having one end connected to a second node provided between the second pad and the input buffer;
The other end of each of the first impedance element and the second impedance element is connected to a first power source,
The input buffer includes a first logic circuit connected to the first node and the second node;
The first logic circuit selects the first input signal based on a first signal input from the first pad and a second input signal input from the second pad. Semiconductor chip that is input to the circuit block.

The semiconductor chip according to claim 2,
The first impedance element and the second impedance element are pull-down circuits,
The first logic circuit is an OR circuit.

The semiconductor chip according to claim 2,
The first impedance element and the second impedance element are pull-up circuits,
The first logic circuit is an AND circuit.

The semiconductor chip according to any one of claims 2 to 4,
The input buffer further includes a second logic circuit between the first logic circuit and the circuit block;
The second logic circuit receives a first input signal selected by the first logic circuit and a synchronization signal, and a third input signal corresponding to the first input signal and the synchronization signal. A semiconductor chip that inputs the circuit block into the circuit block.

A semiconductor chip according to any one of claims 1 to 5;
An external terminal,
Of the first pad and the second pad, the first pad is bonded to the external terminal,
The first pad inputs an input signal input from the external terminal to the input buffer as the first input signal,
The input buffer inputs the first signal to the circuit block.